JP2829998B2 - Refresh control device - Google Patents
Refresh control deviceInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はダイナミック型メモリに関し、特に、そのリ
フレッシュ制御装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic memory, and more particularly, to a refresh control device thereof.
［従来の技術］ マイクロプロセッサ及び周辺装置とダイナミック・メ
モリ・ユニットをインターフェースする場合には、マイ
クロプロセッサ及び周辺装置より出力される信号からダ
イナミック・メモリ・ユニットに適合する信号を作り出
すと共に、リフレッシュを定期的に行うための回路が必
要である。2. Description of the Related Art When an interface between a microprocessor and a peripheral device and a dynamic memory unit is used, a signal suitable for the dynamic memory unit is generated from signals output from the microprocessor and the peripheral device, and refresh is performed periodically. A circuit for performing the operation is required.
第３図にマイクロプロセッサによるダイナミック・メ
モリに対するリフレッシュ制御装置の従来例を示す。ア
ドレス・デコーダ102は、マイクロプロセッサ101からの
メモリ・アクセス要求信号128により必要なメモリ・デ
バイスを選択する。リフレッシュ・タイマ103は、ダイ
ナミック・メモリを一定間隔でリフレッシュするための
リフレッシュ要求信号121を発生する。このリフレッシ
ュ要求信号121は、ダイナミック・メモリのデータを保
持するために許容される最長のリフレッシュ・タイミン
グより充分早いタイミングに設定される。リフレッシュ
・アービタ104は、リフレッシュ要求信号121毎にマイク
ロプロセッサ101のメモリ・アクセスの要求を待たせる
ように競合を裁定し、マイクロプロセッサ101にバス・
サイクル待ち合わせ要求信号129を出力し、マイクロプ
ロセッサ101はリフレッシュ・サイクル期間中メモリ・
アクセスを行わないことにしている。アドレス・マルチ
プレクサ105は、マイクロプロセッサ101からのメイン・
アドレス・バス123と、リフレッシュ・アドレス・カウ
ンタ107からのリフレッシュ・アドレス・バス124とをア
ドレス選択信号122によって選択し、ダイナミック・メ
モリ・アドレス・バス125とする。ダイナミック・メモ
リ・ユニット106は、このダイナミック・メモリ・アド
レス・バス125、タイミング・ジェネレータからの各種
信号▲▼，▲▼，▲▼と、データ・バ
ス130にデータ・バス・バッファ109を通したデータ信号
を入力とするダイナミック・メモリ群である。タイミン
グ・ジェネレータ108は、ダイナミック・メモリに適合
するように、▲▼，▲▼，▲▼等のタ
イミング信号を作り出す。FIG. 3 shows a conventional example of a refresh control device for a dynamic memory by a microprocessor. The address decoder 102 selects a required memory device according to a memory access request signal 128 from the microprocessor 101. The refresh timer 103 generates a refresh request signal 121 for refreshing the dynamic memory at regular intervals. The refresh request signal 121 is set at a timing sufficiently earlier than the longest refresh timing allowed to hold the data of the dynamic memory. The refresh arbiter 104 arbitrates contention so that the microprocessor 101 waits for a memory access request from the microprocessor 101 for each refresh request signal 121.
The microprocessor 101 outputs a cycle wait request signal 129, and the microprocessor 101
No access is made. Address multiplexer 105 is the main multiplexer from microprocessor 101.
The address bus 123 and the refresh address bus 124 from the refresh address counter 107 are selected by the address selection signal 122 to form a dynamic memory address bus 125. The dynamic memory unit 106 includes the dynamic memory address bus 125, various signals ▲ ▼, ▲ ▼, ▲ ▼ from the timing generator, and data passed through the data bus buffer 109 to the data bus 130. This is a group of dynamic memories that receive signals. The timing generator 108 generates timing signals such as ▼, ▼, ▲, etc. so as to be compatible with the dynamic memory.
［発明が解決しようとする問題点］ 上述した従来のダイナミック・メモリ・リフレッシュ
方式においては、マイクロプロセッサ及び周辺装置から
のメモリ・アクセス要求がダイナミック・メモリのリフ
レッシュ・サイクル期間であった場合、マイクロプロセ
ッサ及び周辺装置はメモリ・アクセスを行わず複数回に
わたってメモリ・アクセスを禁止されることになるの
で、データ処理速度が低下するという問題点がある。[Problems to be Solved by the Invention] In the conventional dynamic memory refresh method described above, when a memory access request from a microprocessor and a peripheral device is during a refresh cycle period of the dynamic memory, the microprocessor In addition, since the memory access is prohibited a plurality of times without performing the memory access to the peripheral device, the data processing speed is reduced.
［発明の従来技術に対する相違点］ 上述した従来のダイナミック・メモリ・リフレッシュ
方式では、ダイナミック・メモリのプログラム領域また
はデータ領域のいずれかに属する使用領域、不使用領域
のいかんにかかわらず全ての領域についてリフレッシュ
することに対し、本発明は使用領域のみについてリフレ
ッシュすることにより、不使用領域をリフレッシュして
いた期間にもマイクロプロセッサ及び周辺装置からのメ
モ・アクセス要求を受け付けるという相違点を有する。[Differences of the Invention from the Prior Art] In the above-described conventional dynamic memory refresh method, all areas are used regardless of the used area and the unused area belonging to either the program area or the data area of the dynamic memory. In contrast to refreshing, the present invention has a difference in that by refreshing only the used area, a memo access request from the microprocessor and the peripheral device is received even during the period of refreshing the unused area.
［問題点を解決するための手段］ 本願発明の第１の要旨は、ダイナミックメモリの使用
領域のみをリフレッシュするリフレッシュ制御装置にお
いて、前記ダイナミックメモリのアドレス毎に使用領域
か否かの情報を記憶する記憶手段と、リフレッシュタイ
ミングを計数するリフレッシュタイマと、リフレッシュ
アドレスを生成するリフレッシュアドレスカウンタと、
前記リフレッシュアドレスカウンタの出力をアドレスと
して前記記憶手段から読み出される使用領域か否かの前
記情報が未使用領域を示す情報であると前記リフレッシ
ュタイマからリフレッシュタイミング出力されてもリフ
レッシュしないように制御する手段と、前記読み出され
た情報が未使用領域を示す情報である場合に前記リフレ
ッシュアドレスに代えてメインアドレスをダイナミック
メモリに与えるようにする手段とを有することを特徴と
するリフレッシュ制御装置であり。本願発明の第２の要
旨は、ダイナミックメモリの使用領域のみをリフレッシ
ュするリフレッシュ制御装置において、前記ダイナミッ
クメモリの使用領域と未使用領域の境界アドレスを記憶
する記憶手段と、リフレッシュタイミングを計数するリ
フレッシュタイマと、リフレッシュアドレスを生成する
リフレッシュアドレスカウンタと、前記カウンタの出力
アドレスと前記記憶手段から読み出したアドレスとを比
較する手段と、前記比較した結果よりカウンタの出力ア
ドレスが未使用領域であると前記リフレッシュタイマか
らリフレッシュタイミング出力されてもリフレッシュし
ないように制御する手段とを有することである。[Means for Solving the Problems] A first gist of the present invention resides in a refresh control device that refreshes only a used area of a dynamic memory, and stores information on whether or not a used area is used for each address of the dynamic memory. Storage means, a refresh timer for counting refresh timing, a refresh address counter for generating a refresh address,
Means for controlling not to refresh even if a refresh timing is output from the refresh timer, if the information indicating whether or not the used area is read from the storage means as an address using the output of the refresh address counter as information indicating an unused area; And a means for providing a main address to the dynamic memory in place of the refresh address when the read information is information indicating an unused area. According to a second aspect of the present invention, in a refresh control device for refreshing only a used area of a dynamic memory, a storage means for storing a boundary address between a used area and an unused area of the dynamic memory, and a refresh timer for counting refresh timing A refresh address counter for generating a refresh address; a means for comparing an output address of the counter with an address read from the storage means; and determining that the output address of the counter is an unused area based on the result of the comparison. Means for controlling not to refresh even when the refresh timing is output from the timer.
［実施例］ 次に、本発明の第１実施例について図面を参照して説
明する。Next, a first embodiment of the present invention will be described with reference to the drawings.
第１図に第１実施例のダイナミック・メモリ制御回路
の回路図を示す。本実施例ではダイナミック・メモリ・
ユニット106をアクセスする上位メイン・アドレス・バ
ス126を信号▲▼のタイミングで出力するロウ・
アドレスとしてダイナミック・メモリを▲▼オン
リ・リフレッシュ・モードで動作させる。従って、アド
レス・レジスタ201には、上位メイン・アドレス126側を
指定することになり、下位メイン・アドレス127側は指
定できない。このように、ダイナミック・メモリの上位
アドレス側を指定することでダイナミック・メモリユニ
ットのアドレス空間をブロック毎に分けて使用領域／不
使用領域の指定をすることになる。アドレス・レジスタ
201はリフレッシュ・アドレス・バス124と同じビット幅
を持ち、I/Oポートに割り当てる。ここに、ダイナミッ
ク・メモリ・ユニット106の使用領域と不使用領域の境
界アドレスを登録する。バリッド・フラグ202はアドレ
ス・レジスタ201が有効であることを意味するフラグで
ある。これらのアドレス・レジスタ201とバリッド・フ
ラグ202とはI/Oアクセス要求信号222とアドレス・デコ
ーダ203によりマイクロプロセッサ101より、読み込みま
たは書き込みを制御される。リフレッシュ・アドレス・
コンパレータ204は、アドレス・レジスタ201の出力とリ
フレッシュ・アドレス・バス124のアドレスを比較して
リフレッシュ・アドレス・バス124のアドレスの方が大
きい場合にリフレッシュ不要信号221をアクティブにな
るようにする。この時、バリッド・フラグ202との論理
積205を求めリフレッシュ不要信号221をマスクする。リ
フレッシュ・アービタ104はこのリフレッシュ不要信号2
21により、リフレッシュ・サイクル期間であってもマイ
クロプロセッサ101からダイナミック・メモリ・ユニッ
ト106へのアクセスを可能とさせる。FIG. 1 shows a circuit diagram of the dynamic memory control circuit of the first embodiment. In this embodiment, the dynamic memory
A row that outputs the upper main address bus 126 accessing the unit 106 at the timing of the signal ▲ ▼
The dynamic memory is operated in the only refresh mode as the address. Therefore, the address register 201 specifies the upper main address 126 side, and cannot specify the lower main address 127 side. In this way, by specifying the upper address side of the dynamic memory, the address space of the dynamic memory unit is divided into blocks and the used area / unused area is specified. Address register
201 has the same bit width as the refresh address bus 124 and is assigned to an I / O port. Here, the boundary address between the used area and the unused area of the dynamic memory unit 106 is registered. The valid flag 202 is a flag indicating that the address register 201 is valid. The reading or writing of the address register 201 and the valid flag 202 is controlled by the microprocessor 101 by the I / O access request signal 222 and the address decoder 203. Refresh address
The comparator 204 compares the output of the address register 201 with the address of the refresh address bus 124, and activates the refresh unnecessary signal 221 when the address of the refresh address bus 124 is larger. At this time, the logical product 205 with the valid flag 202 is obtained and the refresh unnecessary signal 221 is masked. The refresh arbiter 104 generates the refresh unnecessary signal 2
21 allows the microprocessor 101 to access the dynamic memory unit 106 even during the refresh cycle period.
次に、動作について説明する。マイクロプロセッサ10
1からアドレス・レジスタ201にｎを書き込み、バリッド
・フラグ202を「１」に立てておく。この場合、ダイナ
ミック・メモリ106の使用領域ブロックはダイナミック
・メモリ106の上位アドレス側の０番地からｎ番地に、
不使用領域ブロックはダイナミック・メモリ106の上位
アドレス側のｎ＋１番地からメモリの最後までとなる。Next, the operation will be described. Microprocessor 10
From 1 is written n into the address register 201, and the valid flag 202 is set to "1". In this case, the used area block of the dynamic memory 106 is changed from address 0 on the upper address side of the dynamic memory 106 to address n,
The unused area block extends from address n + 1 on the upper address side of the dynamic memory 106 to the end of the memory.
まず、リフレッシュ・アドレス・カウンタ107がｍ番
地［０≦ｍ＜ｎ］を指している場合、つまり、ダイナミ
ック・メモリの使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103がある一定期間毎にリ
フレッシュ要求信号121をアクティブにすると、リフレ
ッシュ・アービタ104は、リフレッシュ・アドレス・カ
ウンタ107に１番地インクリメントすることを通知し、
ｍ＋１番地をリフレッシュ・アドレス124として出力す
る。このリフレッシュ・アドレス124m＋１番地とアドレ
ス・レジスタ201の出力とをリフレッシュ・アドレス・
コンパレータ204によって比較する。リフレッシュ・ア
ドレス・コンパレータはこのリフレッシュ・アドレス12
4はダイナミック・メモリ106の使用領域ブロックである
と判断するので、リフレッシュ不要信号221はインアク
ティブ状態となる。この時、リフレッシュ・アービタ10
4は、アドレス選択信号122を使ってアドレス・マルチプ
レクサ105により、ダイナミック・メモリ・アドレス125
はリフレッシュ・アドレス124m＋１番地を出力し、リフ
レッシュを開始させる。このリフレッシュ動作中に、マ
イクロプロセッサ101からのメモリ・アクセス要求信号1
28がアクティブとなった場合、バス・サイクル待ち合わ
せ要求信号129をリフレッシュが終了するまでアクティ
ブにしてマイクロ・プロセッサを待たせる。First, consider a case where the refresh address counter 107 points to the address m [0 ≦ m <n], that is, a case where the refresh address counter 107 points to a use area block of the dynamic memory. When the refresh timer 103 activates the refresh request signal 121 at regular intervals, the refresh arbiter 104 notifies the refresh address counter 107 that the address is incremented by one, and
The address m + 1 is output as the refresh address 124. The refresh address 124m + 1 and the output of the address register 201 are compared with the refresh address
The comparison is performed by the comparator 204. The refresh address comparator uses this refresh address 12
Since 4 is determined to be a use area block of the dynamic memory 106, the refresh unnecessary signal 221 becomes inactive. At this time, refresh arbiter 10
4 is a dynamic memory address 125 by the address multiplexer 105 using the address selection signal 122.
Outputs the refresh address 124m + 1 and starts the refresh. During this refresh operation, the memory access request signal 1
When 28 becomes active, the bus cycle wait request signal 129 is activated until the refresh is completed to cause the microprocessor to wait.
同様に、リフレッシュ・アドレス・カウンタ107がｋ
番地［ｎ≦ｋ］を指している場合、つまり、ダイナミッ
ク・メモリの不使用領域ブロックを指している場合を考
える。リフレッシュ・タイマ103からのリフレッシュ要
求信号121がアクティブとなるとリフレッシュ・アドレ
ス124はｋ＋１番地を示す。このリフレッシュ・アドレ
ス124k＋１番地とアドレス・レジスタ201の出力をリフ
レッシュ・アドレス・コンパレータ204によって比較す
ると、このリフレッシュ・アドレス124はダイナミック
・メモリ106の不使用領域ブロックであると判断され、
リフレッシュ不要信号221はアクティブ状態になる。こ
の時、リフレッシュ・アービタ104はアドレス選択信号1
22を使ってアドレス・マルチプレクサ105により、ダイ
ナミック・メモリ・アドレス125にメイン・アドレス123
を出力し、マイクロプロセッサ101からのメモリ・アク
セス要求信号128がアクティブとなった場合、マイクロ
プロセッサ101はダイナミック・メモリ106へのアクセス
を実行する。Similarly, if the refresh address counter 107
Consider a case in which an address [n ≦ k] is pointed, that is, a point in which an unused area block of a dynamic memory is pointed. When the refresh request signal 121 from the refresh timer 103 becomes active, the refresh address 124 indicates the address k + 1. When the refresh address 124k + 1 is compared with the output of the address register 201 by the refresh address comparator 204, it is determined that the refresh address 124 is an unused area block of the dynamic memory 106.
The refresh unnecessary signal 221 becomes active. At this time, the refresh arbiter 104 outputs the address selection signal 1
22 and the address multiplexer 105, the main address 123 is added to the dynamic memory address 125.
Is output, and when the memory access request signal 128 from the microprocessor 101 becomes active, the microprocessor 101 executes access to the dynamic memory 106.
次に、本発明の第２実施例について図面を参照して説
明する。Next, a second embodiment of the present invention will be described with reference to the drawings.
第２図に第２実施例のダイナミック・メモリ制御回路
の回路図を示す。ダイナミック・メモリ・ユニット106
をアクセスする上位メイン・アドレス・バス126を、▲
▼のタイミングで出力するロウ・アドレスとして
▲▼オンリ・リフレッシュ・モードで動作させ
る。バリッド・メモリ301はリフレッシュ・アドレス・
バス124のそれぞれのアドレスに対して、使用領域ブロ
ックまたは不使用領域ブロックのどちらかを表すバリッ
ド・フラグを持つメモリである。FIG. 2 shows a circuit diagram of the dynamic memory control circuit of the second embodiment. Dynamic memory unit 106
The upper main address bus 126 for accessing
Operate in the ▼ -only refresh mode as the row address output at the timing of ▼. Valid memory 301 has a refresh address
A memory having a valid flag indicating either a used area block or an unused area block for each address of the bus 124.
マイクロプロセッサ101からアドレス・レジスタ201に
ｎを書き込み、バリッド・ビット303にダイナミック・
メモリ106の使用領域の時は「１」を、不使用領域の時
は「０」を設定する。そして、リフレッシュ・マルチプ
レクサ304をアドレス・レジスタ302の出力側にすること
によりバリッド・メモリ301のアドレス・レジスタ302を
アドレスとするｎ番地のところにバリッド・ビット303
の出力を書き込む。このリフレッシュ・マルチプレクサ
304はマイクロプロセッサ101がバリッド・メモリ301を
アクセスするとき以外は、常にリフレッシュ・アドレス
124を選択する。こうすることで、ダイナミック・メモ
リの上位アドレス側を指定することでダイナミック・メ
モリ・ユニット106のアドレス空間の全てをブロック毎
に分けて使用領域／不使用領域の指定をすることができ
る。Write n to the address register 201 from the microprocessor 101, and write the dynamic bit to the valid bit 303.
“1” is set for the used area of the memory 106, and “0” is set for the unused area. Then, by setting the refresh multiplexer 304 on the output side of the address register 302, the valid bit 303 is set at the address n of the valid memory 301 whose address is the address register 302.
Write the output of This refresh multiplexer
304 is always a refresh address except when the microprocessor 101 accesses the valid memory 301.
Select 124. In this way, by specifying the upper address side of the dynamic memory, it is possible to divide the entire address space of the dynamic memory unit 106 into blocks and to specify the use area / non-use area.
まず、リフレッシュ・アドレス・カウンタ107がｍ番
地を指している場合を考える。リフリッシュ、タイマ10
3がある一定期間毎にリフレッシュ要求信号121をアクテ
ィブにする。このリフレッシュ要求信号121がアクティ
ブになるとリフレッシュ・アービタ104はリフレッシュ
・アドレス・カウンタ107に１番地インクリメントする
ことを通知し、ｍ＋１番地をリフレッシュ・アドレス12
4として出力する。このリフレッシュ・アドレス124m＋
１番地はリフレッシュ・マルチプレクサ304を通りバリ
ッド・メモリ301に出力する。バリッド・メモリ301は、
このアドレスｍ＋１番地に対応するバリッド・フラグを
リフレッシュ不要信号321としてリフレッシュ・アービ
タ104に出力する。このバリッド・フラグによりリフレ
ッシュ不要信号321はダイナミック・メモリ106の使用領
域ブロックであればインアクティブにし、不使用領域ブ
ロックであればアクティブにする。First, consider the case where the refresh address counter 107 points to address m. Refresh, timer 10
3 activates the refresh request signal 121 every certain period. When the refresh request signal 121 becomes active, the refresh arbiter 104 notifies the refresh address counter 107 that the address is incremented by one, and sets the address m + 1 to the refresh address 12.
Output as 4. This refresh address 124m +
The address 1 is output to the valid memory 301 through the refresh multiplexer 304. Valid memory 301
The valid flag corresponding to the address m + 1 is output to the refresh arbiter 104 as the refresh unnecessary signal 321. By this valid flag, the refresh unnecessary signal 321 is made inactive in a used area block of the dynamic memory 106, and made active in an unused area block.
ここで、リフレッシュ不要信号321がインアクティブ
の時、リフレッシュ・アービタ104は、アドレス選択信
号122を使ってアドレス・マルチプレクサ105により、ダ
イナミック・メモリ・アドレス125にリフレッシュ・ア
ドレス124m＋１番地を出力し、リフレッシュを始める。
このリフレッシュ動作中に、マイクロ・プロセッサ101
からのメモリ・アクセス要求信号128がアクティブとな
った場合、バス・サイクル待ち合わせ要求信号129をリ
フレッシュが終了するまでアクティブにしてマイクロプ
ロセッサを待たせる。Here, when the refresh unnecessary signal 321 is inactive, the refresh arbiter 104 outputs the refresh address 124m + 1 to the dynamic memory address 125 by the address multiplexer 105 using the address selection signal 122, and performs refresh. start.
During this refresh operation, the microprocessor 101
When the memory access request signal 128 is activated, the bus cycle wait request signal 129 is activated until the refresh is completed, and the microprocessor is made to wait.
次に、リフレッシュ不要信号321がアクティブの時、
リフレッシュ・アービタ104は、アドレス選択信号122を
使ってアドレス・マルチプレクサ105により、ダイナミ
ック・メモリ・アドレス125にメイン・アドレス123を出
力し、マイクロプロセッサ101からのメモリ・アクセス
要求信号128がアクティブとなった場合、マイクロプロ
セッサ101はダイナミック・メモリ106へのアクセスを実
行する。Next, when the refresh unnecessary signal 321 is active,
The refresh arbiter 104 outputs the main address 123 to the dynamic memory address 125 by the address multiplexer 105 using the address selection signal 122, and the memory access request signal 128 from the microprocessor 101 becomes active. In that case, the microprocessor 101 executes an access to the dynamic memory 106.
［発明の効果］ 以上説明したように本発明は、ダイナミック・メモリ
の不使用領域、すなわちプログラム領域及びデータ領域
のどちらにも属さない領域においてリフレッシュを行わ
ないことにより、この実行しないリフレッシュ・サイク
ル期間にマイクロプロセッサ及び周辺装置からのメモリ
・アクセス動作が起こった場合もリフレッシュを待つ必
要がなくなり、データ処理の低下を阻止できる効果があ
る。[Effects of the Invention] As described above, the present invention does not perform refresh in an unused area of a dynamic memory, that is, an area which does not belong to any of a program area and a data area. In addition, even when a memory access operation from a microprocessor and a peripheral device occurs, there is no need to wait for a refresh, so that there is an effect of preventing a decrease in data processing.
第１図は本発明の第１実施例を示した回路図、第２図は
本発明の第２実施例を示した回路図、第３図は従来例の
ダイナミック・メモリ制御回路を示した回路図である。 101……マイクロプロセッサ、 102……アドレス・デコーダ、 103……リフレッシュ・タイマ、 104……リフレッシュ・アービタ、 105……アドレス・マルチプレクサ、 106……ダイナミック・メモリ・ユニット、 107……リフレッシュ・アドレス・カウンタ、 108……タイミング・ジェネレータ、 109……データ・バス・バッファ、 121……リフレッシュ要求信号、 122……アドレス選択信号、 123……メイン・アドレス・バス、 124……リフレッシュ・アドレス・バス、 125……ダイナミック・メモリ・アドレス・バス、 126……上位メイン・アドレス・バス、 127……下位メイン・アドレス・バス、 128……メモリ・アクセス要求信号、 129……バス・サイクル待ち合わせ要求信号、 130……データ・バス、 201……アドレス・レジスタ、 202……バリッド・フラグ、 203……アドレス・デコーダ、 204……リフレッシュ・アドレス・コンパレータ、 205……論理積ゲート、 221……リフレッシュ不要信号、 222……I/Oアクセス要求信号、 301……バリッド・メモリ、 302……アドレス・レジスタ、 303……バリッド・ビット、 304……リフレッシュ・マルチプレクサ、 305……アドレス・デコーダ、 321……リフレッシュ不要信号、 322……I/Oアクセス要求信号。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a circuit diagram showing a second embodiment of the present invention, and FIG. 3 is a circuit showing a conventional dynamic memory control circuit. FIG. 101: microprocessor, 102: address decoder, 103: refresh timer, 104: refresh arbiter, 105: address multiplexer, 106: dynamic memory unit, 107: refresh address Counter 108 timing generator 109 data bus buffer 121 refresh request signal 122 address select signal 123 main address bus 124 refresh address bus 125 dynamic memory address bus 126 upper main address bus 127 lower main address bus 128 memory access request signal 129 bus cycle wait request signal 130: Data bus, 201: Address register, 202: Valid flag 203: Address decoder, 204: Refresh address comparator, 205: AND gate, 221: Refresh unnecessary signal, 222: I / O access request signal, 301: Valid memory, 302: Address register, 303: Valid bit, 304: Refresh multiplexer, 305: Address decoder, 321: Refresh unnecessary signal, 322: I / O access request signal.
Claims (2)
レッシュするリフレッシュ制御装置において、前記ダイ
ナミックメモリのアドレス毎に使用領域か否かの情報を
記憶する記憶手段と、リフレッシュタイミングを計数す
るリフレッシュタイマと、リフレッシュアドレスを生成
するリフレッシュアドレスカウンタと、前記リフレッシ
ュアドレスカウンタの出力をアドレスとして前記記憶手
段から読み出される使用領域か否かの前記情報が未使用
領域を示す情報であると前記リフレッシュタイマからリ
フレッシュタイミング出力されてもリフレッシュしない
ように制御する手段と、前記読み出された情報が未使用
領域を示す情報である場合に前記リフレッシュアドレス
に代えてメインアドレスをダイナミックメモリに与える
ようにする手段とを有することを特徴とするリフレッシ
ュ制御装置。1. A refresh control device for refreshing only a use area of a dynamic memory, a storage means for storing information on whether or not the use area is used for each address of the dynamic memory, a refresh timer for counting a refresh timing, and a refresh timer. A refresh address counter for generating an address; and a refresh timing output from the refresh timer when the information indicating whether or not the used area is read from the storage means as an address using the output of the refresh address counter is information indicating an unused area. Means for controlling so as not to refresh even if the read information is information indicating an unused area, and means for giving a main address to the dynamic memory instead of the refresh address. Refresh control apparatus characterized by having.
レッシュするリフレッシュ制御装置において、前記ダイ
ナミックメモリの使用領域と未使用領域の境界アドレス
を記憶する記憶手段と、リフレッシュタイミングを計数
するリフレッシュタイマと、リフレッシュアドレスを生
成するリフレッシュアドレスカウンタと、前記カウンタ
の出力アドレスと前記記憶手段から読み出したアドレス
とを比較する手段と、前記比較した結果よりカウンタの
出力アドレスが未使用領域であると前記リフレッシュタ
イマからリフレッシュタイミング出力されてもリフレッ
シュしないように制御する手段とを有することを特徴と
するリフレッシュ制御装置。2. A refresh controller for refreshing only a used area of a dynamic memory, a storage means for storing a boundary address between a used area and an unused area of the dynamic memory, a refresh timer for counting refresh timing, and a refresh address. A refresh address counter for generating a counter, an output address of the counter and an address read from the storage means, and a refresh timing from the refresh timer when the output address of the counter is an unused area based on the comparison result. Means for controlling so as not to refresh even when output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331712A JP2829998B2 (en) | 1988-12-27 | 1988-12-27 | Refresh control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331712A JP2829998B2 (en) | 1988-12-27 | 1988-12-27 | Refresh control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177081A JPH02177081A (en) | 1990-07-10 |
| JP2829998B2 true JP2829998B2 (en) | 1998-12-02 |
Family
ID=18246746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331712A Expired - Fee Related JP2829998B2 (en) | 1988-12-27 | 1988-12-27 | Refresh control device |
Country Status (1)
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|---|---|
| JP (1) | JP2829998B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4036487B2 (en) | 1995-08-18 | 2008-01-23 | 株式会社ルネサステクノロジ | Semiconductor memory device and semiconductor circuit device |
| KR100479821B1 (en) | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | Circuit and method for controlling refresh operation for semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313196A (en) * | 1986-07-04 | 1988-01-20 | Hitachi Ltd | Refreshing system |
-
1988
- 1988-12-27 JP JP63331712A patent/JP2829998B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177081A (en) | 1990-07-10 |
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