JP2829605B2 - ディジタル無線周波受信機 - Google Patents
ディジタル無線周波受信機Info
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Description
【発明の詳細な説明】
発明の分野
本発明は無線通信の分野に関するものであり、特に実
質上ディジタル回路で実現される無線周波受信機に関す
る。 発明の背景 従来の無線通信機は主としてアナログ回路で実現され
ている。アナログ構成要素の固有の特性のため可能な信
号処理量が制限される。たとえば、アナログ増幅器のノ
イズおよびゲイン特性により被処理アナログ信号のダイ
ナミックレンジが制限される。その他、アナログ情報は
複雑な信号処理を可能にするような仕方で格納すること
は容易ではない。 アナログ処理を使用して以前行っていた動作をディジ
タル信号処理で置き換えて使用すれば、アナログ構成要
素に加わる温度、湿度、老化のような外部の影響から生
ずるこれら動作の望ましくない変動が除かれる。その
上、ディジタル信号処理技術はプログラム可能な動作特
性、特徴という点から見て柔軟性を備えている。たとえ
ば、ディジタル中間周波数（IF）集積回路はそのチャン
ネル周波数、そのサンプリング速度、およびある程度、
そのフィルタ応答に関してプログラム可能である。交互
に格納されたプログラムを実行するディジタル信号処理
装置（DSP）はいろいろなろ波および復調を行って完全
に異なる形式の無線機を実現することができる。またDS
Pは適応等化のような高級な処理技術を導入するのに使
用することができる。 ディジタル受信機構造の他の長所はDSPおよびIF回路
を「逆にして」ディジタル的に実施される送信機につい
て対応する動作を行うことができるように設計すること
ができることである。半二重動作では、回路は単に「方
向」を逆にするように切換えることができるが、全二重
動作では２個のIFフィルタが必要になる。 実質上ディジタル受信機を可能とする第１の技術は高
速（20〜100MHz）、高分解能（10〜12ビット）のAD変換
器である。ディジタル受信機構造を技術的に可能とする
第２の要因はVLSI ICの実施により到達できる高度な集
積と高速度とであり、最終的には、たとえば、40kHzの
サンプリング速度を有する４極４ゼロ倍精度ディジタル
・フィルタを現在のディジタル信号処理装置で実現する
ことができる。本発明はこれら新しい技術をフロントエ
ンド・アナログ処理およびディジタルろ波の改良された
技法と組合わせて実質上ディジタル受信機の設計を可能
とするものである。 本発明の受信機構造は移動無線機の製造技術と動作特
性とに、革命的変化をもたらすことができる。さらに、
この手法により無線機を最小数の部品で組立てることが
でき、これは直ちに部品を減らし、製造コストを下げる
とともに、無線機の信頼性と稼働性とをも改善すること
になる。 発明の概要と目的 要約すれば、本発明はアンテナの出力でプレセレクト
されてからディジタル形式に変換される受信RF信号で動
作する全ディジタル無線受信機を目的としている。本発
明の受信機はプレセレクタ、高速アナログ・ディジタル
（AD）変換器、実質上ベースバンド周波数に出力信号を
有するディジタル的に構成された中間周波数（IF）選択
部、および最終的選択または等化、復調、および復調後
処理を行う汎用ディジタル信号処理装置（DSP）集積回
路を具備している。 したがって、ディジタル的に構成される無線受信機を
提供するのが本発明の目的である。 複数の送信スキームを容易に受信できるようにする無
線受信機構造を提供するのが本発明の他の目的である。 本発明のさらに他の目的は集積回路技術を利用して実
質上実現することができる無線受信機構造を提供するこ
とである。 本発明のさらに他の目的はAD変換器の分解能とステッ
プサイズ要求とを減少するように比較的高速で動作する
ディジタル受信機IFフィルタの設計を提供することであ
る。 図面の簡単な説明 第１図は本発明のディジタル受信機の機能を示すブロ
ック図である。 第２図は本発明のディジタル受信機のフロントエンド
回路の概要図である。 第３図は本発明のディジタル・ゼロI.F.選択部のブロ
ック図である。 第4a図は第１図に引用したディジタル発振器の概要ブ
ロック図である。 第4b図は第３図のディジタル・ゼロI.F.選択部に適合
可能な擬似乱数ディザー発生器の概要図である。 第5a図は所要の「高速」狭帯域低域フィルタのブロッ
ク図である。 第5b図は第5a図の高速低域フィルタの分解式近似法の
ブロック図である。 第6a図から第6d図までは第５図の高速低域フィルタの
特性の詳細を示す周波数図である。 第７図は第5b図の、分解式「高速」低域フィルタに使
用する２次狭帯域低域無限インパルス応答（IIR）フィ
ルタの概要図である。 第８図は第5b図の分解式高速低域フィルタに使用す
る、サンプリング速度の半分にノッチを有する２次有限
インパルス応答（FIR）フィルタの概要図である。 第9a図から第9c図までは第３図に関連して述べた時分
割多重「低速」低域フィルタに使用する時分割多重２次
低域IIRフィルタの概要図である。 第10図はサンプリング速度を80kHzから40kHzにさらに
下げるのに使用する５次低域FIRフィルタのブロック図
である。 第11図は復調に先立ち最終選択および通過帯域等化に
使用する４次低域IIRフィルタのブロック図である。 第12図は汎用DSPで実現できるFM復調器のブロック図
である。 第13a図から第13c図までは本発明の文脈でフェーザー
の原理の詳細を説明する図である。 第14a図と第14b図とは本発明のFM復調器の背景ルーチ
ンの動作の詳細を説明する流れ図である。 第15a図と第15b図とは第15a図と関連して説明したス
ケール・ルーチンの動作の流れ図である。 第16a図から第16c図までは本発明のディジタル復調器
の残りの部分の動作の詳細を説明する流れ図である。 発明の詳細な説明 第１図は３つの主要動作を備えたディジタル受信機の
機能を示す。図は受信機ダイバシティの例を示していな
いが、当業者には本発明の受信機に使用するため種々の
ダイバシティ手法を適用できることが明らかである。特
に、「フロントエンド」部104は、第２図にさらに詳細
に示してあるが、アナログ無線周波数（RF）信号を受信
するアンテナ102とディジタル的に構成されたIF選択部1
10とのインターフェースとなる。プレセレクタ106は到
来信号を広帯域ろ波して後続のAD変換プロセスでエイリ
アシングが生じないようにする。ADブロック108は本発
明の受信機構造のディジタル処理に必要なゲインおよび
サンプルホールド動作を含む。 次の主要部であるIF選択部110は、第３図と関連して
以下でさらに詳述するが、複素指数関数形信号（直角信
号、正弦と余弦）を発生する直角局部発振器（LO）116
となる。この信号の周波数はシステム・チャンネル周波
数入力「Ａ」により選択される。直角ミキサ112はディ
ジタル乗算器を使用して所要の狭帯域チャンネルを約0H
zのIF周波数まで周波数シフトさせる。高速選択部114は
数個の縦続接続された狭帯域低域フィルタ部を備えてお
り、これはゼロ周波数近くに中心を持つ所要信号から高
い周波数の不要信号を除去する。この低域ろ波によりAD
変換器108の出力における大きな速度から「バックエン
ド」部120への入力におけるチャンネル帯域と同程度の
速度にまで徐々にサンプリング速度を下げることができ
る。 「バックエンド」部120は汎用無線構造をシステムの
無線形式入力「Ｂ」で示される特定の無線機用途に特に
仕立てられたものに「特殊化させる」のに使用される。
その最良の構成は汎用ディジタル信号処理装置（DSP）
を備えている。最終選択部124は変調の形式とチャンネ
ルの特性とにしたがって無線信号を復調する前に必要な
追加ろ波を行う。たとえば、ディジタル・データ通信シ
ステムに対して適応チャンネル等化を行うことができ
る。このフィルタ部124は隣接チャンネル減衰と、乗算
器無し（低域）フィルタを実現するのに必要な粗い係数
量子化から生ずる高速選択フィルタ114の特性の不完全
さを補償する通過帯域等化とをも行う。復調部126は音
声データおよび周波数シフトキー（FSK）データのFM復
調を含む多くの形式の復調を実現するようにソフトウェ
ア・プログラムすることができる。復調された音声信号
は、類似記号121および122で示されるように、アナログ
形に逆変換してから拡声器を通して増幅され再生され
る。別案として、ディジタル音声メッセージを後の再生
のためディジタル・メモリ123にディジタルで格納する
ことができる。データ通信システム（図示せず）では、
復調されたデータ記号はさらに処理のためコンピュータ
に、または即時再生のためコンピュータ端末に送ること
ができる。その他に、自動周波数トラッキング128を行
う制御情報を「バックエンド」部120で発生することが
できる。最後に、クロック発生部118は正確なダウン変
換が必要なときAD変換の入力サンプリング速度を制御す
るため、ディジタル回路を正規の方法で動作させるた
め、およびおそらく後続システムと同期させるため出力
サンプリング速度を制御するために必要である。ここで
説明する典型的実施例では、サンプリング速度fsは20MH
zに取ってあり、受信する周波数の帯域の中心は約875MH
zにある。 第２図は本発明のディジタル受信機のフロントエンド
回路の概要図である。この回路は無線周波数信号の選択
された帯域をディジタル化するように動作する。本発明
はサンプリングを直接RF周波数で行うようになってい
る。ただし、広帯域プレセレクションはサンプリング前
にRFアナログ・フィルタで行われる。RFフィルタ202と2
06との機能はスプリアス応答に対する選択を行うことで
ある。これらのスプリアス応答には従来の受信機のフロ
ントエンドで見られるような映像、半IFスーパー、Able
−Bakerスパーなどがある。これらスパーの他に、選択
はサンプリング過程から生ずることがある周波数につい
ても行われなければならない。最大許容帯域幅は、実際
のフィルタはこれをかなり下げるが、ナイキストの帯域
幅（fs/2、ただしfsはサンプリング速度）に限られる。 それぞれが約4MHzの帯域幅を持つ第２図に示す２極お
よび５極のフィルタを使用すれば、20MHzの速度でサン
プルするときエイリアス周波数に対して90dBを超える除
去を行う。アンテナ224に入る信号に対して選択を行う
他に、フィルタ206はRF増幅器204で発生する第１のサン
プルホールド208に入る広帯域雑音を帯域制限する。こ
れは、雑音のエイリアシングを防止し、これによりフロ
ントエンド200の雑音指数を効果的に増すのに必要であ
る。RF前置増幅器204はRF信号をシステムの感度に必要
な信号対雑音比を得るのに充分なレベルにまで増幅する
のに使用される。帯域が異なれば異なるフィルタが必要
であるから、フィルタ構造（202および206）の１部とし
てRF増幅器204を備えるのが実用的である。本発明の受
信機はゲインが約28dBで雑音指数が約5dBのRF増幅器204
を備えている。 クロック212とサンプリング・パルス発生器210とは第
１のサンプルホールド208、第２のサンプルホールド22
0、アナログ・ディジタル変換器222、およびディジタル
・ゼロIF選択部（図示せず）にクロック信号とサンプリ
ング・パルスとを供給する。クロックの発生は広く入手
可能な20MHzの水晶発振器で行われる。ディジタル信号
処理装置（図示せず）が使用する40MHzの信号はアナロ
グ倍化回路により20MHzを２倍して得られる。 パルス発生器210は20MHzのクロック信号（近似正弦
波）を非常に狭いパルスに整形するのに使用される。サ
ンプリング・パルスの幅は受信したい最高周波数帯域に
よって決まる。約300psecのパルス幅は約1GHzまでほぼ
一様な振幅を有する高調波の「くし」を発生する。これ
は本発明の受信機の約875MHzの動作周波数で動作させる
のに必要である。パルスの発生は従来のステップリカバ
リーダイオードとリンギング回路とを用いて行うことが
できる。この種の回路は、カリフォルニア州95131、サ
ンホセ、トリンブル・ロード350、ヒューレットパッカ
ードマイクロ波半導体部門から入手できるヒューレット
パッカード・アプリケーション・ノート第920号、「ス
テップリカバリーダイオードとSRDモジュールとを使用
する高調波の発生」と題する出版物に記されている。 ブロック202、204、および206で増幅され選択された
信号の帯域は第１のサンプルホールド208でサンプルさ
れる。これは従来のRF受信機におけるダウンコンバーテ
ィングと類似している。フラッシュ・アナログ・ディジ
タル変換器は信号を効果的にサンプルするが、実用的変
換器には帯域制限入力があるので、変換の前にサンプリ
ングを行う必要がある。また、現在まで、既知の高分解
能（＞10ビット）、高速変換器はすべて２段階変換プロ
セスを利用している。この種の変換器には第２のサンプ
ルホールド回路220が必要である。 獲得時間、精度、および垂下特性の実際的制限を克服
するには二重サンプリングが必要である。第１のサンプ
ルホールドは非常に速く、本発明の受信機では300psec
の範囲で、獲得しなければならない。これにはサンプル
からサンプルへほぼ入力信号の電圧までコンデンサを充
電するため小さなホールド・コンデンサを使用しなけれ
ばならない。サンプリング間隔内で入力信号の値まで完
全に充電することができないため、おだやかなろ波処理
が生ずるがこれは陸上移動通信に、典型的に使用される
狭帯域信号に対しては無視できると考えることができ
る。第１のサンプルホールドに小さなホールド・コンデ
ンサを使用すると２段階アナログ・ディジタル変換器に
使用するには許容できない程のドループ速度を生ずる。
また、第１のサンプルホールドが使用することができる
ような比較的簡単なホールド回路の整定時間は２段階変
換器には不適当である。これらの理由から、高精度の第
２のサンプルホールド220を使用する。信号は効果的に
ダウンコンバートされているので、信号ははるかにゆっ
くり変化している。これにより獲得時間とホールド・コ
ンデンサとを大きくすることができる。既知の２段階変
換器ではサンプリング周期よりかなり小さい（典型的に
はサンプリング周期の1/2以下）時間でステップサイズ
の1/2以下でドループするサンプルホールドが必要であ
る。 第１のサンプルホールド（208）はショットキダイオ
ードブリッジとバッファ増幅器として２重ゲートMOSFET
とを使用する従来の技術にしたがって構成することがで
きる。第２のサンプルホールドはショットキダイオード
ブリッジを用い、別にバックバイアスしてホールド・モ
ードでのドループを制限して実現することができる。入
力として差動構成のＪ−FETを備える高速増幅器と高ダ
イナミックレンジ・フォロワーとがバッファ増幅器とし
て動作する。 広帯域増幅器209はアナログ・ディジタル変換器の量
子化雑音に打勝つために信号をさらに増幅するために必
要である。増幅器209はサンプルされた信号を増幅する
のに使用される。したがってこれは広帯域でなければな
らない。高ダイナミックレンジも増幅器の非線形により
信号が歪むことのないようにするのに必要である。増幅
器209の雑音指数はRF増幅器204が発生する「テークオー
バー」ゲインの量と感度に対する全体的雑音要件とによ
って決まる。モトローラのMHW591 CATV広帯域増幅器が
本発明の800MHz受信機に使用する広帯域増幅器として使
用するのに適している。ここに説明した形式と同様のAD
変換器の構造がヒューレット・パッカード・ジャーナ
ル、Vol.33,No.11,pp.9〜29,1982年11月の「10ビット、
20Ms/sアナログ・ディジタル変換システムの設計」と題
するMuto、Peetz、およびRehner著の論文に示されてい
る。 本発明の教示によれば、ディザー信号218はコンバイ
ナ／アイソレータ218でサンプルされた信号に加えられ
る。コンバイナ／アイソレータは広帯域増幅器に存在す
る非線形性とディザー源とが低域雑音を他の周波数に変
換しないようにするのに役立つ。ディザー218の目的は
アナログ・ディジタル変換器の量子化雑音を一様に分布
させることである。ナイキスト帯域にわたって雑音フロ
アが一様に散布されると量子化により発生する相互変換
歪が固有の問題となるのが防止されるとともに、最下位
ビット・レベルより下で信号の回復ができ、AD変換する
前の所要ゲインが低くなり、変換器の前の段階における
非線形から生ずる問題が少なくなる。ディザー信号218
は、信号を変換期間中一定に保たなければならないた
め、２段階変換器を使用する場合には第２のサンプルホ
ールド220の前に加えなければならない。ディザー源218
は雑音ダイオードのようなアナログ雑音源を用いて実現
することができる。ディザー信号の一般的特性と利点と
はIEEE TRANSACTIONS ON COMMUNICATIONS TECHNOLOGY,p
p.162〜165,1964年12月のSchuchman,L.による論文「デ
ィザー信号とその量子化雑音におよぼす影響」に記され
ている。 信号に加えられる雑音は情報からスペクトル的に分離
されるべきである。本発明の800MHz受信機で行われるサ
ンプリングは情報を約3MHzと7MHzとの間に置く。低域フ
ィルタ216は雑音が情報信号に加わらないようにする。
本発明の受信機には低域フィルタ216として遮断周波数
が1.5MHzの５極楕円フィルタが設けられている。低域フ
ィルタ216の雑音等価帯域幅より上のディザー信号の平
均電圧レベルはアナログ・ディジタル変換器の約５ステ
ップサイズより大きくすべきである。ディザー信号がAD
変換器222でクリッピングを起こさないよう注意を払わ
なければならない。 アナログ・ディジタル変換器222はアナログ信号をデ
ィジタル信号に変換する。この変換器は目的とする受信
機の用途の動的環境にわたり信号を受入れることができ
なければならない。陸上移動通信の用途では、最低10A/
Dビットが必要であり、理論的研究から12ビット変換器
が提供するダイナミックレンジは現存するすべての従来
型の陸上移動受信機と同等でなければならないことが示
されている。アナログ・ディジタル変換器222に関して
第１に重要な２つの因子はサンプリング速度とステップ
サイズとである。ステップサイズは量子雑音フロアを引
取るために変換器の前に必要なゲインの量を決める。ス
テップサイズが大きくなれば、所要ゲインが大きくな
る。ゲインの量が大きければ変換器の前で非線形効果が
生ずる。変換速度はフロントエンド・フィルタの許容帯
域幅を決定し、また量子化雑音をより大きな帯域幅に分
布させることにより所要ゲインを減らすので、変換速度
も非常に重要である。 本発明の800MHzディジタル受信機に使用して満足なア
ナログ・ディジタル変換器222はステップサイズが約3mV
の２段階10ビット変換器であり、これは50MHzより大き
な速さで変換を行うことができる。本発明の原理によれ
ば、20MHzの速さでサンプルした0.3μＶの信号を受信す
るとき帯域幅が30kHzの受信機で約10dBの検出後信号対
雑音比を実現するには約54dBのフロントエンド・ゲイン
が必要である。変換器222の前に大きなゲイン量を必要
とするためシステムの非線形性能が制限される。相互変
調比（IMR）は従来の受信機で達成されるよりいく分小
さい約65dBに限られる。当業者にはステップサイズを約
200μＶに減らせばIMR＞80dBを達成することができるこ
とが明らかであろう。この値は現存する従来方式の800M
Hz受信機のほとんどと同程度である。 今度は第３図を参照すると、本発明の実施に適合でき
るディジタル・ゼロIF選択部（DZISS）がブロック図の
形で描かれている。ディジタル・ゼロIF選択部は第２図
のフロントエンド回路200と第１図のバックエンドDSP12
0との間に配設されており、フロントエンド200が出力す
る変調ディジタルRF信号をバックエンドDSP120が処理す
るベースバンド信号に変換するように動作する。DZISS3
00は同相ミキサ304、直角位相ミキサ306、ディジタル直
角局部発振器（LO）302（同相LO信号309と直角位相LO信
号311とを発生する）、２つの「高速」ディジタル低減
フィルタ308と310、２つの「低速」ディジタル低域フィ
ルタ312と313、およびクロック源（図示せず）を具備し
ている。 本発明の実施例によれば同じディジタル情報が入力ポ
ート303と307とでそれぞれ同相ミキサ304と直角位相ミ
キサ306とに加えられる。一般に、ポート303と307とは
単一の線路ではなく、多数ビット（たとえば、10または
12ビット）ディジタルワードを表わす複数の線路であ
る。与えられた用途に使用されるディジタルワードの実
際の長さは、必要な分解能、必要なダイナミックレン
ジ、および受信RF信号をサンプリングする周波数を含む
多数の要因によって変る。たとえば、12ビットのワード
長は、20MHzでサンプルされた典型的な無線信号を受信
する際に受入れ可能な性能を示すと考えられる。 ミキサ304と306とはそれぞれ第２の入力直角LO線309
と311とを備えている。上記のAD出力信号の場合のよう
に、LO信号は１本だけの接続ではなく、位相が90゜離れ
ている（すなわち、正弦および余弦波形の）、複数ビッ
トの離散的時間を表わす信号である。ミキサ304と306と
はA/D入力ワードとLOワードとの算術乗算を行い、ミキ
サ304および306の出力ポートからそれぞれディジタル低
域フィルタ308および310の入力ポートに加えられる出力
ワードを形成するように結果を丸める。LOとミキサとの
出力信号のディジタルワード長は受入れ可能な雑音性能
を得るように選択することができる。ディジタル・ワー
ドが長くなるにつれて、信号を表わすのにより多くの量
子化レベルを利用できるようになる。当業者にはよく理
解できるとおり、量子化増分を小さくすれば雑音性能が
改善される。上述の直角混合プロセスはアナログ「ゼロ
IF」あるいは直接変換受信機で行なわれるものと似てい
る。しかしながら、真に線形のディジタル乗算器を使用
すれば、アナログ直接変換の場合に生ずる、不要信号の
DCへの２次混合、および他の望ましくない効果が排除さ
れる。 乗算器304と306とが行う直角混合は所要の信号をほぼ
0Hzの中心周波数に周波数変換するように働き、この場
合周波数変換の量はチャンネル周波数制御器305で決め
ることができる。次いで得られる直角信号は低域ろ波さ
れて帯域外雑音と不要信号とを除去する。本発明の好ま
しい実施例では、この選択は２段階で行われる。最初の
段階は高速反復ディジタル・フィルタ部308と310とで形
成される。ディジタルフィルタ308と310とは構造が同一
であり、反復フィルタ・トポロジーから形成することが
できるが、これについては以下にさらに詳細に説明する
ことにする。残りの選択はそれぞれ「よりおそい」反復
フィルタ312および313で行われる。このような構成の選
定については以下でより詳細に説明する。ろ波プロセス
に続き、ディジタル信号はさらに処理のためバックエン
ドDSP120に出力される。 第4a図は第３図に関連して述べたディジタル発振器の
概要ブロック図である。直角発振器の機能は直角混合プ
ロセスで利用される余弦および正弦波形のディジタル化
され、サンプルされた形を作り出すことであることを想
起しよう。ディジタル・ゼロIF選択部の実現はこれら波
形の正確、安定なディジタル表現を発生する能力にかか
っている。本発明の要件に特に適している等級のディジ
タル発振器はROM（固定記憶装置）ルックアップの概念
に基いて実現される。複素正弦波 のサンプルを有するディジタル信号の発生を考える。こ
こでfcは所要の発振器周波数である。 従来の通信理論によれば このようにして所要の余弦および正弦波形を複素正弦波
形の、それぞれ実数部および虚数部と見做すことができ
る。 のサンプル形は連続時間変換ｔを離散的時間変数nTで置
換えることにより得られる。ここでｎは計数整数（1,2,
3…）であり、Ｔはサンプリング周期で1/fs＝1/サンプ
リング速さに等しい。この離散的時間信号はしたがって と等価である。 この信号を発生するROMルックアップ法は周波数変数f
cの他に時間変数をも離散的にすることから得られる。f
c＝kfs/2N（ただしｋとＮとは整数である）とすれば、 2N個の異なる位相に対する余弦および正弦値だけを発
生すればよいことがわかる。これらの値を発生する１つ
の方法は、直接ROMルックアップと呼ばれるが、基本的
には2N対の値（余弦および正弦）を含んでいるROM表を
使用することから成り、この表に整数nk（位相に比例）
を含んでいるレジスタによりアドレスする。位相レジス
タは各サンプル時間（ｎに対応）に値ｋ（所要の周波数
fcに対応）だけ増すことにより増値される。得られる周
波数分解能はΔｆ＝fs/2Nであり、ここで2N個の個別の
周波数を発生することができる。 用途により、直接ROMルックアップ法には多量のROMを
使用することがある。ROMの大きさは余弦および正弦波
形の対称性を活用していく分減らすことができる。この
ような性質により表の記述項の数を2N対から2N/8対に減
らすことができる。この減少によってもROMの大きさは
まだ大きすぎることがある。このような場合には、因数
分解（Factored）ROMルックアップと呼ばれる技法を採
用してさらにROMの大きさを減らすことができる。 本発明のディジタル局部発振器400は単位の大きさの
フェーザーは「粗」フェーザーと「精」フェーザーとい
う複素積に分解することができるという事実を利用する
因数分解ROMルックアップ法を使用している。このよう
に、単位の大きさのフェーザーｅｊφは信号を に分割して表わすことができる。したがって、単位の大
きさのフェーザーは別々の粗値フェーザーと精値フェー
ザーとをROMに格納することによって実現することがで
きる。この２つのフェーザーは共に掛け合わされて直角
混合に必要な離散的時間正弦および余弦の値を生ずる。
この因数分解の利点は粗値および精値のフェーザーを格
納するのに必要なROMの量を直接ROMルックアップ法の場
合から大幅に減少できるということである。このROMの
大きさの減少に対して支払われる費用は粗および精フェ
ーザーの複素乗算を行う回路を取入れるものである。一
般に、複素数の乗算は４個の乗算器と２個の加算器とで
実現することができる。精値フェーザーを正しく選択
し、小さな角の余弦は１で近似することができるという
ことを想起して、余弦精値フェーザー用ROMを削除する
ことができる。さらに、小角の余弦値を１と近似して、
複素乗積を発生するのに必要な乗算構造から２個の乗算
器を排除することができる。この結果、因数分解ROM構
成において費用と大きさとが節約される。 なお第4a図を参照すると、因数分解ROM法を用いて実
現されたディジタル直角局部発振器400がブロック図形
式で描かれている。AD変換器によりサンプルされる帯域
内の、所要周波数に比例するＮビットの２進数で表わさ
れた周波数情報はチャンネル周波数ラッチ402にロード
される。チャンネル周波数ラッチ402は多くの異なる形
態で実現することができる。たとえば、Ｎ＝20と仮定し
てモトローラ社製の５個の縦続接続74LS175（ワクッド
Ｄフリップフロップ）その他が受入れ可能な構成を作り
出す。当業者はチャンネル周波数ラッチ402は種々の手
段でロードすることができることを認めるであろう。た
とえば、単一周波無線ではチャンネル周波数ラッチには
単一の２進数を永久的にロードすることができる。複周
波数無線機では、チャンネル周波数ラッチ402にEPROMま
たはROMルックアップ表または他のマイクロプロセッサ
で計算されラッチされたものからロードすることができ
る。 チャンネル周波数ラッチ402の出力は２進加算器404と
結合している。当業者にはディジタル直角局部発振器40
0に関する次の説明において機能ブロック間のすべての
結合線は実際は複数ビットの２進ワードであって単一の
結線ではないことを理解するであろう。加算器404の出
力は位相アキュムレータ406と結合している。位相アキ
ュムレータ406はＮビットの２進ラッチとして構成する
ことができ、これはアドレスされるROMの次のロケーシ
ョンのアドレスをホールドするのに使用される。このよ
うにして、位相アキュムレータ406の出力は余弦粗値ROM
418、正弦粗値ROM416、および正弦精値ROM414と直接結
合することができる（精値余弦ROMは、１で近似される
ので不要であることを想起すること）。さらに、位相ア
キュムレータ406の出力は加算器404に送り返されてチャ
ンネル周波数ラッチ402にあるチャンネル周波数情報を
表わす２進数に加えられる（モジュロ2N）。位相アキュ
ムレータ406の出力はクロックパルスごとに１回更新さ
れる。クロックパルスは一般にサンプリング周波数であ
る。この２進加算の結果位相アクキュムレータ406は最
後のアドレスとチャンネル周波数ラッチに入っている２
進ベクトルとの２進和（位相に比例）を保持しているこ
とになる。この数は直角局部発振器の信号cos2πfcnTと
sin2πfcnTとを作り出すのに必要な次のアドレスを示し
ている。 好ましい実施例では、ROMの大きさは、ディジタル・
ディザ信号を位相アキュムレータ406の出力に加え、結
果をROM表にアドレスする前に切り縮めることにより、
減らすことができ、あるいは同等に、周波数の分解能を
ROMの大きさを増やさずに向上することができる。局部
発振器の周波数分解能は位相アキュムレータのデータ径
路幅（Ｎ）と必要なサンプリング速度fsとで規定され
る。周波数分解能を増す最も率直な方法はさらに多くの
ビットを位相アキュムレータに加え、ROM表の大きさを
大きくすることである。ただし、これはROMの大きさを
位相アキュムレータに加えるビットごとに２倍にしなけ
ればならないから解決法としては高価となる可能性があ
る。他のオプションはビットを位相アキュムレータに加
えるがROMルックアップを行う前に付加的なビットを切
捨てることである。これは位相をはげしく丸め、局部発
振器の出力にスパーを生ずることになる。このスパーを
回避するためには低レベルのディザ信号を切捨て前にア
キュムレータ出力に加える。 本発明の原理によれば、２進ディザ信号を切捨て前に
位相アキュムレータ406の出力に加えることにより、ROM
の大きさを大きくすることなく、出力にスパーを導入す
ることなく、ディジタル発振器の周波数分解能を高める
ことができる。これを行うため、ディジタル発振器400
に幅Ｌビットの、一様確率密度の擬似ランダム「ホワイ
トノイズ」信号を発生するＬビット・ディザ源408が設
けられている。ディザ源408は位相アキュムレータ406か
らの位相ワード出力ごとに新しいＬビット・ディザ・ワ
ードを発生するようにサンプリング周波数fsでクロック
されている。Ｎビット・ディザ・ワードはディザ源408
からのＬビット・ディザ・ワード出力にゼロとなるＭ＝
Ｎ−Ｌを付加することにより形成される。この複合Ｎビ
ット・ディザ信号はＮビット２進加算器410により、モ
ジュロ2Nで、位相アキュムレータ406のＮビット出力に
加えられる。加算器410の和出力は次にＭビットに切捨
てられる（切捨ては図示せず）。実際上はこの切捨てプ
ロセスは単にディジタル加算器410の出力に発生する最
下位ビットを無視することにより達成される。切捨て操
作自身はROMの大きさが小さくなったことを考慮する。 ２進位相ワードを量子化しあるいは切捨てれば発生す
る正弦または余弦波形に歪あるいは雑音が生ずる。位相
は周期関数（鋸波）であるから、量子化により生ずる雑
音も、いく分不規則になっている他は周期的である。周
期雑音は発振器の出力スペクトル中に離散的「スパー」
を生じ、これはそのレベルがあるしきい値を超す場合は
ほとんどの用途において望ましくないものである。位相
量子化の前にディザ信号を加えると位相雑音が不規則に
なり、出力にもっと望ましいホワイトノイズ・スペクト
ルが生ずる。２進位相ワードはＮビットの２進ワードで
表わされる。ディザ信号はＬビットの擬似ランダム２進
ワードから構成され、このワードはＮビットの位相ワー
ドに加算される。このプロセスから２進ワードＮ＝Ｌ＋
Ｍビットが生ずる。この２進ワードは次にＭビットの２
進位相ワードに切捨てられるが、これには上述のスプリ
アス信号が比較的少ない。 発振器の出力雑音に及ぼす位相量子化の影響は次の解
析により示すことができる。所要の発振器出力は次の方
程式で記述される。 位相角を誤差∂（ｎ）で量子化すれば、実際の出力は
次のように記述される。 ｗ（ｎ）＝ｅｊ［φ（ｎ）＋∂（ｎ）］ 導入される誤差は Ｅ（ｎ）＝ｗ（ｎ）−ｗ（ｎ）＝ｅ
ｊ［φ（ｎ）＋∂（ｎ）］−ｅｊφ（ｎ） ＝ｅｊφ（ｎ）［ｅｊ∂（ｎ）−
１］ ∂（ｎ）が非常に小さい（＜＜１）当該の場合には、
ｅｊ∂（ｎ）は１＋ｊ∂（ｎ）で近似することができ、
したがって Ｅ（ｎ）＝ｅｊφ（ｎ）・ｊ∂（ｎ） が得られる。 Ｅ（ｎ）のスペクトルは簡単に位相量子化雑音∂
（ｎ）のスペクトルの周波数変換（およびｊによる重要
でないスケーリング）として見ることができる。このよ
うに、∂（ｎ）がランダムまたは「ホワイト」である場
合には、Ｅ（ｎ）もそのようになる。さらに、Ｅ（ｎ）
のべきが∂（ｎ）のべきに等しく、位相雑音により発生
した出力雑音レベルを容易に推定することができる。 ディザ信号のパワーレベルの選択には雑音ホワイト化
効果と出力雑音パワーレベルとの間の妥協が入って来
る。ディザのパワーが増す（ディザ信号中のビットの数
Ｌを大きくすることにより）にしたがい、雑音は一層白
くなるが、位相雑音全体のパワーも同様に大きくなる。
ディザ信号が一様な確率密度を示す場合には、Ｌ＝Ｎ−
Ｍを選択すれば、これは位相量子化雑音を完全にホワイ
トにするに必要な最小のディザ信号であるから、好まし
いレベルのディザ・パワーを生ずることがわかる。した
がって、好ましい実施例では、ディザ・ビットの数Ｌは
切捨てプロセスで捨てたビットの数に等しい。一様確率
密度以外のディザ信号を利用できることにも注意すべき
である。ただし、一様密度は最も容易に発生されるので
望ましい。Ｌ＝Ｎ−Ｍの場合、位相雑音の変化（パワ
ー）はディザ信号の等価位相変化の２倍に等しい。Ｎと
fsとから決まる望ましい周波数分解能を与えると、Ｌと
Ｍ、およびしたがって必要なROMの大きさは発振器出力
におけるホワイトノイズの許容レベルによって決まる。 例として、fs＝20MHz、Ｎ＝20ビットの場合、周波数
分解能は19.07Hzである。ディザ無しでＭ＝17ビットに
切捨て（ROMの大きさを1/8に小さく）すると発振器出力
にスパーが生じ、これは１つの特定の周波数に対して所
要信号のレベルより98dB低い。切捨て前に３ビットのデ
ィザ信号を加えると誤差信号か白くなり、スパーが除去
される。本発明の原理によれば、ディジタル発振器の周
波数分解能は、与えられたレベルの出力雑音に対して、
単にもっと多くのビットを周波数ラッチと位相ラッチ、
およびディザ信号に加えることにより、ばく然と大きく
なる可能性がある。Ｍによって決まるROMの大きさは変
らない。切捨て後残っているＭビットの２進ワードは、
その出力がROM418、416および414に結合しているROMア
ドレス・ラッチ412と結合している。アドレスを受信す
ると、ROM418、416および414は受信アドレスに存在して
いるディジタル２進ワードをそのそれぞれの出力ポート
に出力する。次にディジタル直角信号が３つの２進数か
ら算術的に発生する。 先に述べたように、ROM416および418の出力信号は粗
位相の余弦および正弦に比例する２進数である。ROM414
の出力信号は精位相の正弦に比例する２進数である。精
余弦近似の誤差を最小にするためには、使用する精位相
値は正軸のまわりに集中する値である。ROMアドレス・
ラッチ412の出力はMcビットの粗アドレスとMfビットの
精アドレスに分割されているＭビットの数であり、ここ
でＭ＝Mc＋Mfである。粗位相は であり、PcはMcビットの粗アドレスに対応する整数であ
る。精位相は であり、PfはMfビットの精アドレスに対応する整数であ
る。たとえば、Mc＝10、Mf＝７であれば、ROM表の記述
項は下の第１表および第２表に示すように構成される。 余弦波形（すなわち、複素波形の実数成分）を発生す
るには、正弦粗値ROM418と正弦精値ROM414との出力を最
初に乗算器426で掛け合せる。乗算器426の出力を加算回
路440に送り、ここでこれを余弦粗値ROM416の出力から
差引く（２の補数形）。この演算プロセスから余弦値が
得られ、これはポート441に出力され、第３図の直角ミ
キサ304に結合される。ディジタル直角LOの正弦値を発
生するには余弦粗値ROM416と正弦精値ROM414との出力を
乗算器428で掛け合せる。乗算器428の出力は加算回路44
2に送られ、ここで正弦粗値ROM418の出力と加算され
る。加算回路442は接続443を経由して離散的時間正弦値
ディジタル・ワードを出力するが、これは第３図の直角
ミキサ306に結合される。したがって、正弦および余弦
信号の離散的時間値は算術的に計算されるので、最小限
のROMスペースを用いて完全な90゜の位相制御が達成さ
れる。ラッチ420、422、424、434、および438はディジ
タル発振器の高速動作を容易にするパイプライン構成と
なる。遅れ430と436とは各種信号径路の遅れを等化する
ために設けられている。 因数分解ROM LOは受入れ可能な周波数分解能を維持
しながらROMのエリアを減少させる。たとえば、20MHzで
動作するディジタル直角LOを実現するには、粗値ROM41
6、418を各々1024×16のROMで構成することができ、精
値正弦ROM414を128×８のROMで構成することができる。
これからほぼ34,000ビットのROMを使用して約20Hzの周
波数分解能が得られる。因数分解ROMの構成は、位相ア
キュムレータを除けば、フィードバック的に接続されて
いる回路が無いから高サンプリング速度の動作には望ま
しい。これによってLO回路の残り（特に乗算器426と428
で、これは速度の主な隘路になっている）をパイプライ
ンにして非常な高速動作を達成することができる。パイ
プライン構成は、当業者には良く理解できるとおり、乗
算器自身の中のような一定の臨界点にラッチを導入する
ことから成っている。したがって、因数分解ROM LOは
所定周波数を示す離散的時間ディジタル直角信号を出力
するものと記すことができる。 本発明の装置と組合せて使用するのに好適なディジタ
ル加算器は幾つかの47LS181型４ビット演算論理ユニッ
ト装置を並列に接続して構成された形式のものである。
これらの装置はアリゾナ州85036、フェニックス、私書
箱2092、モトローラ社から入手できる「モトローラ・シ
ョットキTTLデータブック」と題するデータ・マニアル
に示され説明されている。ROM418、416および414は、カ
リフォルニア州94088、サニーベール、イースト・アー
ギュス・アベニュー811、私書箱3409、シグネティクス
・コーポレーションから入手でき且つ「シグネティクス
・バイポーラメモリ・データ・マニアル」（1984年）に
記されている82LS181のような既知のROM装置により形成
することができる。両乗算器426と428とは、たとえば、
カリフォルニア州92038、ラホラ、私書箱2472、ティー
アールダブリュ・インコーポレーテッドのティーアール
ダブリュ電子部品グループが製造しているMPY016Kによ
り実現することができる。 必要な粗値ROMの量は余弦および正弦波形の対称性を
活用し、これによりフェーザー単位円の第１の８分円
（すなわち、最初の45゜）に存在する単位の大きさのフ
ェーザーの値だけを格納することによってさらに減らす
ことができる。当業者は単位の大きさのフェーザーは36
0゜を通じて回転する正弦あるいは余弦の値を表わすこ
とを認めるであろう。正弦波形の対称的性格のため、単
位円の第１の８分円上の余弦および正弦の波形の値は他
の８分円上の波形の値と同じである。ただし、符号が変
り役割が逆になる（すなわち、正弦が余弦になり、また
その逆）ことがある。したがって、必要な唯一の粗値フ
ェーザーは、どの８円分に現在フェーザーが存在するか
のインジケータがあり、現在の８分円にしたがって粗余
弦ROM416と粗正弦ROM418との出力を否定し（すなわち符
号を変え）および／または交換する回路があれば、第１
の８分円にあるものである。８分円インジケータはROM
アドレスの３つの２進ビットを用いて容易に作ることが
できる。たとえば、３つの最上位ビット（MSB）を８分
円（octant）を示すのに使用することができ、残りのビ
ットを粗値フェーザーのためROMをアドレスするのに使
用することができる。 第4b図は本発明のディジタル発振器と適合する形式の
ディジタル・ディザ発生器の例の概要図である。ディジ
タル・ディザ信号は幾つかの既知の擬似ランダム・シー
ケンス発生技術のいずれかを用いて発生することができ
る。ある形式のディザ、あるいは乱数発生器はRADIO EL
ECTRONICS AND COMMUNICATIONS,Vol.25,No.4,pp.88〜9
0,1982年のG.I.Donovの論文「高速乱数発生器」に示さ
れ説明されている。 今度は第4b図を参照すると、本発明の実施例に有利に
利用することができるフィードバック・シフトレジスタ
擬似ランダム・シーケンス発生器が回路図として示され
ている。第4b図のシーケンス発生器はＬビットのディジ
タル・ディザ信号を第4a図の２進加算器410に供給する
のに使用される。ディザ発生器408は、縦続的に接続さ
れた複数のフリップフロップ464から499により形成する
ことができるＲビットのシフトレジスタ460を備えてい
る。本発明の好ましい実施例では、並列３ビットのディ
ザ信号がそれぞれフリップフロップ478、491、および49
9の出力でシフトレジスタから取出される。排他的ORゲ
ート462への入力はフリップフロップ464、493、498、お
よび499の出力に結合されている。排他的ORゲート462の
出力はフリップフロップ464の入力に結合されている。
シフトレジスタは３ビットの擬似ランダム・ディザ信号
を発生するが、これは第4a図の位相アキュムレータ406
の出力に加えられる。本発明の実施例において使用され
ているフリップフロップ464〜499および排他的ORゲート
462ばかりでなく他の装置も幾つかの周知の論理装置の
いずれかとすることができる。ただし、高速度TTLは特
に本発明の実施例に適応している。他の論理ファミリー
を使用する構成も当業者には明らかである。第4b図のデ
ィザ発生器は本発明のディジタル発振器と組合せて満足
に動作するディジタル・ディザ発生器の１形式の例とし
て示してある。当業者には、ディジタル・ディザ発生器
が、切捨てから生ずる位相雑音を「ホワイト化」するた
め、その周期が少なくとも2Nサンプルと長く、その確率
密度が一様であるＬビットの数の擬似ランダム・シーケ
ンスを行うものであれば、他の多くのディジタル・ディ
ザ発生器も有利に利用できることが明らかである。 第３図に示したとおり、中間周波（IF）フィルタ部は
AD変換器から20Mサンプル／秒の速さでデータを受信
し、受信した信号をdc（ゼロIF周波数）と混合し、受信
した信号を低域ろ波して所要信号を抽出し、その信号を
第１図のバックエンド120に（劇的に）低くなったたサ
ンプリング速度で送出する。好ましい実施例では、低域
ろ波とサンプル速度の減少とは別個の動作ではなく、サ
ンプリング速度は、不要信号（除去されない場合にはエ
イリアシングを起す可能性がある）がろ波されるにした
がい、フィルタ部間で徐々に低下する。入力サンプリン
グ速度（ここで記述する典型的な実施例ではfs＝20MH
z）で動作するフィルタ部は最初の部分だけである。こ
の速度で動作する他の回路は直角局部発振器（LO）とミ
キサとだけである。このように、ディジタル・ゼロIF選
択部の全体の動作速度の上限を設定するのはこの高速回
路である。高速動作は本発明のディジタル受信機にとっ
ては、フロントエンド・サンプルホールドおよびAD変換
器で発生する相互変調問題を最小にし、充分広帯域の信
号を受信できるようにするのに非常に重要である。 第5a図は第３図の「高速」狭帯域低域フィルタ308と3
10とのブロック図である。直角局部発振器302とミキサ3
04および306とは非フィードバック回路（主としてROMお
よび乗算器）であって、パイプラインまたは他の形式の
並列構成によってその速さを高めることができる。ただ
し、低域フィルタ部308、310は反復（無限インパルス応
答）フィルタとして構成されているので、パイプライン
式にしてその速さを高めることはできない。その速さは
閉じた（フィードバック）径路の周りの最大遅れによっ
て決まる。本発明の低域フィルタを実施する場合、この
径路には２個のディジタル加算器と１個のラッチとが含
まれる。ADサンプリング速度を制限し、したがって、デ
ィジタル受信機の全体的性能を制限する可能性があるの
はこの径路である。この非常な高速を達成する際の問題
のため、フィルタは２つの10MHzTTLフィルタをはさみ込
むことにより設計された。通常サンプリング速度をもっ
と低くすることに関連するエイリアシングの問題は不要
なフィルタ極の金くにゼロを追加することによって緩和
される。 第5a図の「高速」低域部546は、第5b図に示すよう
に、２つの1/2速度部と混合フィルタとに分解される。
この修正によりディジタルIF部が、そうしない場合に可
能な速さの２倍で動作することができ、本発明のディジ
タル受信機の性能を改善できる可能性を生ずる。本発明
の「分解式」フィルタを第３図および第５図と関連して
示す。その他のフィルタ分解技法は、たとえばIEEE TRA
NSACTIONS ON ACOUSTICS,SPEECH,AND SIGNAL PROCESSIN
G,Vol.ASSP−24,No.2,1976年４月のエム・ベランガ、ジ
ー・ボナロットおよびエム・コウドリュースの論文「多
相回路網によるディジタルろ波：サンプル速度変更とフ
ィルタバンクへの応用」に説明されている。 混合フィルタ554は非反復フィルタである。この混合
フィルタは、第８図にさらに詳細に示してあるが、分解
により導入される極を解消するのにfs/2（ｚ＝−１）で
２つのゼロを使用している。このようなフィルタは加算
器とラッチとだけで（すなわち、乗算器なしで）構成す
ることができ、したがって追加するハードウェアは最小
限で済む。 分解にはハードウェアを追加する必要があるが、２つ
の1/2速度回路が必要とする電力は単一の全速回路と同
じである（混合フィルタの追加電力を無視して）から、
名目上消費電力が増えるに過ぎない（CMOS構成の場
合）。 第６図は数種の大きさで描いて分解プロセスを詳細に
示したものである。特に、第6a図は、入力サンプリング
速度fsが20MHzの場合に、第１の２極部の元の構成形の
応答を示したものである。第6b図は２つの10MHzの部分
から生ずる「分解」特性を示しており、第6c図は続く
「混合」フィルタの応答を示している。最後に、第6d図
は第6b図と第6c図との複合（すなわち、カスケード）を
示しており、これは10MHzにある「ノッチ」（これはfs/
2にある２つのゼロから生じ、近くにある２つの極を相
殺する）を除いては、事実上第6a図と区別することがで
きない。 分解フィルタは次のように表わすことができる。 ここでｘとｙとはそれぞれ複数のフィルタ入力と出力と
である（すなわち、これらには実数部と虚数部とがあ
る）。また、hdは分解フィルタの多項式係数であり、ND
＝２は元の全速フィルタの次数である。20MHzの分解フ
ィルタはz-2（次の節に示すように）の項で表わすこと
ができるから、10MHzの回路を用いて実現することがで
きる。この回路では hd（ｉ）＝hh（i/2）、ｉ偶数 0 ｉ奇数 ここでhhは元の高速係数である。 次にデシメーティング（10分の１を取る）フィルタは
次のように表わすことができる。ステップ２ 変数ｉを2jに変えるとこの和は次のように簡単にな
る。 この公式から、デシメーティング・フィルタの入力ｘ
と出力ｙとは第5a図に示すように、２つの流れに分解す
ることができる。 x(y)（ｍ）＝ｘ（2m＋ｙ） y(y)（ｍ）＝ｙ（2m＋ｙ） ただし ｙ＝mod（n,2）‰｛0,1｝ 上のデシメーティング・フィルタの総和でｎに2m＋１
を代入すると が得られる。 最後に、２つの分解デシメーティング、フィルタ（ｙ
＝0,1）は次のように表わすことができる。 所要フィルタは極ｚ＝zpを備えていると仮定すると、
対応するフィルタ特性は次のように表わすことができ
る。 Ｈ＝（１−zpz-1）-1 この極が180゜離れて「繰返される」場合には、次の
特性が得られる。 Ｈ′＝［（１−zpz-1）（１−zpeｊπz-1）］-1 ＝［（１−zpz-1）（１＋zpz-1）］-1 ＝（１−zp 2z-2）-1 得られる特性はz-2の項で表わされているので、（前
節で示したように）それぞれが極z2＝zp 2を備えている
２つの1/2速度フィルタに分解することができる。 本発明のディジタル・ゼロIF選択部構成の低域フィル
タ部は次の形式を用いて実現されるが、これは係数ａお
よびｂの項で書かれる。ここでｂ＝caである。 zp＝（１−ｄ）ejq（d,q＜＜１） とした場合の極の組zp,zp ＊について 係数は ａ＠2d ｂ＝d2＋q2 である。 1/2速度フィルタの場合、極の組はzp 2と（zp 2）＊と
である。 zp 2＝［（１−ｄ）ejq］２ ＠（１−2d）ej2q であるから1/2速度フィルタの係数は全速の場合の類似
により全速の場合の係数の項で求めることができる。 ａ′＝２（2d） ＝2a ｂ′（2d）２＋（2q）２ ＝４（d2＋q2） ＝4b この設計を第5b図に示す。２次IIRフィルタはIEEE TR
ANSACTIONS ON CIRCUITS AND SYSTEMS,Vol.CAS−27,No.
12,1975年12月のAgarwal,A.C.,Burrus C.S.の論文「非
常に低感度且つ雑音が丸められた新しい反復ディジタル
・フィルタ構造」に説明されている。AgarwalとBurrus
が提案したフィルタ構造IIは本発明の目的ですべてのフ
ィードバックループの周りで遅れが最小になるように修
正された。本発明のフィルタ構造を第７図に示す。 ディジタル・フィルタ構造は全て基本的には同じ３つ
の構成要素から作り上げられている。すなわち、加算
器、乗算器、および遅れ回路（一般にラッチまたはRA
M）である。ディジタル・フィルタの性能に影響する因
子は全てフィルタの各種パラメータは量子化されてい
る、すなわち、それらはアナログ・フィルタで利用でき
る無限精度ではなく有限精度を備えているという事実と
関係している。ディジタル・フィルタの有限精度は基本
的にはディジタル・フィルタの構成により制御しなけれ
ばならない３つの大きな性能効果を生ずる。 係数の切捨て丸めはこれら効果の１つである。ディジ
タル・フィルタに現われる常数値係数はその周波数応答
を決める。これら係数を有限数のビットでディジタル的
に表わすことができるように丸めるとフィルタの応答が
永久的に予測可能に変化する。これはアナログ・フィル
タでRLCの値を変えることと類似している。ただし、デ
ィジタル・フィルタはアナログ・フィルタの場合のよう
に温度変動という損害を受けることはない。一般に、フ
ィルタのＱが高くなれば（すなわち、サンプリング速度
に比べて帯域幅が狭くなれば）、特別な構造を採用しな
いかぎり、係数の丸めによって周波数応答が一層ゆがめ
られる。フィルタ構造を賢明に選択することは、IFフィ
ルタは一般に極端に帯域が狭い、すなわちＱの高いフィ
ルタであるという事実に照らして、重要な事柄である。 丸められた雑音はディジタル・フィルタで制御しなけ
ればならないもう１つの性能特性である。ディジタル・
フィルタに入るデータは有限のビット数に丸められてお
り、ほとんど必ずフィルタ内のある点でさらに丸めを実
行しなければなない。このような丸めの操作からディジ
タル・フィルタ内に誤差信号すなわち雑音信号が発生す
る。たとえば、フィルタで使用するディジタル・ワード
の長さが16ビットであり、係数が10ビットで表わされて
いるとすれば、各乗算演算によって25ビットの積が生
じ、これを結果がメモリに戻される前に16ビットに丸め
なければならない。 ディジタル・フィルタで制御しなければならない最後
の大きな効果はオーバフローのレベルである。データ・
サンプルは有限のビット数で表わされるという事実はフ
ィルタ内の各ノードに関して最大許容絶対値が存在する
が、これは、超過した場合、オーバフローの現象（２の
補数２進演算を利用する場合には一般にラップアラウン
ド）を生ずることを意味する。この最大許容データ値
は、先に述べた丸め雑音のレベルと結合して、フィルタ
のダイナミックレンジを決定する。 ディジタル・フィルタを構成するには幾つかの従来の
構造を移用することができる。率直な設計法は１次およ
び２次の直接形フィルタの部分を所定のフィルタ次数に
なるまで縦続接続することである。この方法の長所はそ
の簡潔さ、規則正しさ、および実際のフィルタ設計の容
易なことである。ただし、従来の方法は、ほとんどが狭
帯域フィルタを実現するには高精度の（たとえば16ビッ
トの）フィルタ係数表現が必要であるという事実から生
ずる多くの欠点がある。このためフィルタ部のフィード
バック径路に高度に複雑な乗算（たとえば16・20ビッ
ト）が必要である。乗算はフィルタの動作にきびしい速
度と時間との制限を課す。さらに、速度論理回路に普通
に使用されるパイプライン構成はフィードバックループ
に利用することができない。最後に、高精度、高速乗算
器は莫大な量の電力を消費する。 今度は第７図を参照すると、ディジタル低域フィルタ
部700がブロック図の形で描かれている。DZISSに採用さ
れているフィルタは、帯域幅が狭く且つ、高速、ディジ
タル・フィルタに関するパラメータ量子化の前述の悪効
果に感度が低くなるように最適化された反復フィルタ
（すなわち、出力信号がフィルタ構造の重要な点でフィ
ードバックされ、スケールされ、加算される）である。
第７図の２次狭帯域低域無限インパルス応答（IIR）フ
ィルタは第5b図の分解「高速」低域フィルタに使用さ
れ、AD変換器の速さで動作する。この高速動作を達成す
るには分解が役立つが、ハードウェアを追加する必要が
ある。すなわち、２次IIR部分を１つのかわりに２つと
し、その他の場合には不要な２次FIR部を追加しなけれ
ばならない。 ディジタル低域フィルタ700は第5b図の機能ブロック5
50および552で描いた機能を行う。ディジタル低域フィ
ルタ700は４個のディジタル加算器（２の補数）704、70
8、712、および716、２個のディジタル遅れすなわちラ
ッチ710と718、および２個の２進シフタ706と714から構
成されている。ディジタル直角局部発振器400の説明で
先に記したように、第３図に示した低域フィルタ308、3
10および312、および313の個々の結線は複数ビットのデ
ィジタルワードであって、１本の電線ではない。 ディジタル・フィルタ700への入力信号はディジタル
加算器704の非反転入力702に加えられる。ディジタル加
算器704への第２の反転入力はディジタル遅れ718から取
られ、フィルタ回路の出力720からフィードバックされ
る。ディジタル加算器704から得られる差（２の補数）
は次にゲイン要素706の入力に加えられる。ゲイン要素7
06はシフトした第１の和信号をディジタル加算器708の
１つの入力として与える。 ビットシフタ706はディジタル加算器704から出力され
たデータワードの全てのビットをNcビットだけ右に（す
なわち、最下位ビットの方へ）シフトし、 に等しい係数ｃを乗算する。このビットシフトは、デー
タ線をディジタル加算器704から加算器708まで適切に径
路を定めることにより実現される。このようにして、デ
ィジタル・フィルタ部700の高速動作が容易になる。と
いうのは従来の乗算回路で実現される係数乗算に存在す
るように、ビットシフタ706に関連して時間遅れが存在
しないからである。 ディジタル加算器708はシフトされた第１の和信号に
遅れ710に保持されているディジタル加算器708の最後の
出力を加算する。さらに、ディジタル加算器708の最後
のすなわち前の出力がディジタル加算器712に加えられ
る。ディジタル加算器712への第２の反転入力はディジ
タル遅れ718から取られるが、これは前述のように、デ
ィジタル・フィルタの出力720から取られる。ディジタ
ル加算器712の結果はディジタル加算器716と結合してい
るビットシフタ714に加えられる。ビットシフタ714はデ
ィジタル加算器712から出力されるデータワードのすべ
てのビットを右にNaビットだけシフトし、 に等しい係数ａを乗ずる。ビットシフタ714は時間遅れ
を受けないのでやはり高速動作を容易にする。それぞれ
ビットシフタ706と714とに関連するパラメータNcとNaと
はディジタル・フィルタ部700の周波数応答を制御し、
前の分析で示したように、目的とする用途に適切な応答
を発生するように選定することができる。ディジタル加
算器716は第２のシフトされた和信号を遅れ718に保持さ
れている716の前の出力に加える。遅れ718の出力はディ
ジタル低域フィルタ部700の出力でもあり、先に加算回
路704の入力に加えられた入力信号702の帯域制限された
表現を表わしている。 第８図は第5b図の分解高速低域フィルタに使用され
る、サンプリング速度の1/2にノッチを有する２次混合
有限インパルス応答（FIR）フィルタのブロック図であ
る。フィルタ800への入力802は第5b図に示すように、フ
ィルタ700の出力720に結合されている。第８図によれ
ば、ディジタル・フィルタ800はそれぞれディジタル遅
れ810と814、およびディジタル加算器812と816に結合し
ているディジタルシフタ804、806、および808を具備し
ている。ディジタルシフタ804、806、および808はそれ
ぞれゲイン1/4、1/2、および1/4を使用して、単位円
上、サンプリング周波数の1/2の所に２つのゼロを有す
るフィルタを実現している。これらディジタル・フィル
タは入力802をそれぞれ２、１、および２ビットだけ右
にシフトする。このような「ビット・シフト」は電線接
続を適切な径路を通すことにより実現できるから、これ
らゲイン動作は実際時間を消費せず、実際のハードウェ
アを必要としない。第１の部分和はゲイン要素806のス
ケールされた出力を第１の入力として、遅れ要素810か
ら得られるゲイン要素804の前の、すなわち最後の、ス
ケールされた出力を、第２の入力として使用して加算器
812で形成される。同様に、出力818はゲイン要素808の
スケールされた出力を第１の入力として、遅れ要素814
から得られる加算器812の前の、すなわち最後の第１の
部分和を第２の入力として使用して加算器816で形成さ
れる第２の部分和として得られる。このフィルタの伝達
関数は次のように書くことができる。 Ｈ（ｚ）＝Ｙ（ｚ）/X（ｚ）＝（1/4）［１＋z-1（２
＋z-1）］ 出力を計算するには、このFIRフィルタは、IIR部分で
２つの加算と１つのラッチ操作と比較して、１つの加算
と１つのラッチ操作とを行うだけでよいので、FIR混合
フィルタは完全入力サンプリング速度（20MHz）で容易
に動作する。別の設計では加算器を別の制御回路を使用
してもっと低いサンプリング速度で動作させることがで
きる。これによりFIRフィルタを、フィルタ動作にデシ
メーションを組合わせることによって、もっとゆっくり
した速さで動作させることができる。すなわち、低いサ
ンプリング速度で動作する後続フィルタ部により必要と
される出力だけを計算することができる。CMOS構成で
は、消費電力は動作速度が低くなると一般的に少なくな
る。したがって、FIR混合フィルタの消費電力はある制
御回路の経費で減らすことができる。 第３図の「高速」フィルタ308と310および「低速」低
域フィルタ312と313の間で、サンプリング速度の減少す
なわちデシメーションを行うのが望ましい。当業者には
周知のとおり、可能なサンプリング速度の減少の程度は
「高速」低域フィルタが行う減衰の量によって決まる。
たとえば、20MHzの入力サンプリング速度を利用し、
「高速」フィルタを下の第３表に掲げた係数を有する分
解フィルタとして構成すれば、2MHzの出力サンプリング
速度を使用することができ、「高速」フィルタによって
100Dbを超すエイリアシング保護を行うことができる。 「低速」低域フィルタ312と313とは２極フィルタ部の
数段により実現することができる。たとえば、３段の場
合には、それぞれが第9a、9b、および9c図の構造を有
し、第３表に掲げた係数を使用する。ここで低速１、低
速２、および低速３はそれぞれ第9a、9b、および9c図に
対応する。こうしてサンプリング速度を2MHzから80kHz
に減らすことができる。 代りのハードウェア節約設定は同相サンプルおよび直
角サンプルのサンプル流れを挿入すること、および３段
階の時分割多重ろ波を使用することを取入れている。こ
れには非多重設計の場合に動作する速さの２倍の速さで
動作するフィルタが必要であるが、サンプリング速度は
高速フィルタより10倍低くなるので、この多重フィルタ
もやはり第１ろ波段の1/5の速さで動作することにな
る。 第9a図は「低速」低域フィルタの時分割多重構成に使
用される第１の時分割多重２次低域IIRろ波段のブロッ
ク図である。第9a図から第9c図までは第７図に描いたも
のと同様のフィルタ構造の時分割多重形式を示す。第７
図の構造と第９図の多重形式との主な差違は遅れ要素の
長さが２倍になっていることである。したがって単一ラ
ッチのハードウェアで実施したz-1要素を使用する代り
に、直列に構成された２つのラッチとして実現されるz
-2要素を使用する。この構造の効果はフィルタが各サン
プルを交互に同相サンプル処理および直角サンプル処理
することである。以下の説明で、第９図の動作を詳細に
説明する。ディジタル・フィルタ900aで処理した後、信
号は第２ろ波段900bに次いで900cで示した第３ろ波段に
結合される。ディジタル・フィルタ900a、900b、および
900cの全体のフィルタ構造は同一であり、したがってデ
ィジタル・フィルタ900aだけを詳細に説明する。 ただし、ディジタル・フィルタ900a、900b、および90
0cのデータ径路とフィルタ応答とは、それぞれ第9a、9
b、および9c図と第３表とに示したように、わずかに異
なっている。 ディジタル低域フィルタ900aは４個のディジタル加算
器（２の補数）904a、908a、912a、および916a、910aと
918aとに２つずつの４個のディジタル・ラッチ、および
２個の２進シフタ906aと914aから構成されている。ディ
ジタル・フィルタ900aへの入力信号はディジタル加算器
904aの非反転入力902aに加えられる。ディジタル加算器
904aへの第２の反転入力はディジタル・ラッチ対918aか
ら取られ、フィルタ回路の出力920aからフィードバック
される。ディジタル加算器904aから得られた差（２の補
数）は次に、ディジタル加算器908aの１つの入力として
シフトされた第１の和信号を与えるビットシフタ906aの
入力に加えられる。 ビットシフタ906aはディジタル加算器904aから出力さ
れたデータワードのすべてのビットをNcビットだけ右に
（すなわち、最下位ビットの方に）シフトし、 に等しい係数を乗する。ビットシフトはディジタル加算
器904aから加算器908aへデータ線を適切に引回して実施
することができる。このようにして、ディジタル・フィ
ルタ部900aの高速動作が容易に行われる。それは従来の
乗算回路で実施する係数乗算に存在するような時間遅れ
がビットシフタ906aに関しては存在しないからである。 ディジタル加算器908aはシフトされた第１の和信号に
ディジタル加算器908aの出力をラッチ対910aに保持して
２サンプル時間過ぎてから加える。さらに、ラッチ910a
に保持されているディジタル加算器908aの出力はディジ
タル加算器912aに加えられる。ディジタル加算器912aへ
の第２の反転入力はラッチ対918aから取られるが、これ
は、前述のように、ディジタル・フィルタの出力920aか
ら取られる。ディジタル加算器912aの結果はディジタル
加算器912aに結合されているビットシフタ914aに加えら
れる。ビットシフタ914aはディジタル加算器912aから出
力されたデータワードの全ビットをNaビットだけ右にシ
フトし、 に等しい係数を掛ける。ビットシフタ914aは時間遅れが
生じないのでやはり高速動作を助長する。ビットシフタ
906aと914aにそれぞれ関連するパラメータNcとNaとはデ
ィジタル・フィルタ部900aの周波数応答を制御するが、
目的とする用途に適切な応答を生ずるように選定するこ
とができる。ディジタル加算器916aは第２のシフトされ
た和信号を遅れ918aに保持されている916aの前の出力に
加える。遅れ918aの出力はディジタル低域フィルタ部90
0aの出力でもあり、先に加算回路904aの入力に加えられ
た入力信号902aの帯域制限された形を表わしている。 当業者には、たとえば（全体で）４個の低減フィルタ
部の各々の間でもっとゆっくりしたサンプル速度の低減
を行うことができることが明らかであろう。サンプル速
度をゆっくり低減すると出力サンプリング速度に対する
入力サンプリング速度の比を確定する際にはるかに融通
性が得られるという点でかなりな利点が生ずる。これに
よって出力サンプリング速度を制約するADサンプリング
速度をほとんど任意に所定のプレセレクタ通過帯域に合
うように設定することができる。第３の（そして最後
の）「低速」低域フィルタ部の出力で、より高い周波数
のチャンネルに充分な減衰が加えられているので、2MHz
から80kHzへのデシメーションにより生ずるエイリアシ
ングはほぼゼロ周波数に中心がある所望の帯域に干渉す
ることはない。 第１図の高速選択部114によるフィルタ処理とデシメ
ーションの後、回復したディジタル信号は直角成分を備
えた受信ディジタル信号を有している。受信ディジタル
信号の直角特性のため元のRF信号に存在する位相情報は
一連の処理を通じて確実に保存される。受信直角ディジ
タル信号は第１図のディジタル受信機バックエンド120
に結合される。このディジタル受信機バックエンドは、
前述のように、プログラム可能な汎用ディジタル信号処
理I.C.で都合よく構成されている。無線機バックエンド
120は回復データまたはオーディオ信号を発生するのに
使用されるディジタル・ベースバンド信号を発生するの
に必要な処理をさらに行う。その他に無線機バックエン
ド120は回復信号の最終復調前ろ波と復調後処理とを行
う。第10図および第11図はディジタル信号処理I.C.に関
して最終復調前選択を行うのに好適なディジタル・フィ
ルタ構造の詳細を示している。第12図は本発明の教示に
よるFM信号の復調に好適な１つの技法の詳細を示してい
る。 第10図はサンプリング速度を80kHzから40kHzにさらに
下げることができるようにさらに減衰を加え、しかも所
定帯域に無視し得るほどのエイリアシング歪しか生じな
い５次非反復フィルタ1000を示す。このフィルタは40kH
z（複素サンプル）という比較的低い出力サンプリング
速度で動作するので、汎用ディジタル信号処理装置で構
成することができる。このような処理装置は典型的にパ
イプライン式乗算演算1004、1010、1016、1026、1030、
1036、および累算演算1006、1012、1020、1024、および
1032によく適しているので、「直接形」フィルタ構造を
選定した。 第11図は４個の極と４個のゼロ点とを有する直接形フ
ィルタ構造1100を示す。この構造は複合受信機フィルタ
の通過帯域応答を平滑にするのに使用され、汎用ディジ
タル信号処理装置による一連の乗算演算1104、1112、11
18、1120、1126、1132、1140、1146、および1150、累算
演算1106、1114、1116、1112、1108、1130、1136、およ
び1144で構成することができる。単精度（典型的には16
ビット・ワード長）演算は移動無線の用途に対してタイ
ナミックレンジが充分でないから、DSP構成による倍精
度演算を使用することが必要である。当業者にはバック
エンドDSPに異なるフィルタ係数を選択して最終選択部
の帯域幅を種々にプログラムすることができることが明
らかであろう。また、異なるダウンサンプリング速度を
使用して、あるいは乗算器無し低域フィルタ部に異なる
配線式ゲイン要素（たとえば、二者択一セレクタによ
る）を使用して種々の選択帯域幅を得ることができる。 第12図は本発明のディジタル無線機構造に適合するデ
ィジタルFM復調器の図である。実際に、ディジタル復調
は、とりわけ、ディジタル信号処理装置が行う１つの任
務である。第12図によれば、リミッタ部1202は同相チャ
ンネル逆計算発生器1210を伴うスケーリング段1204とプ
ロダクト乗算器1212とを有している。プロダクト乗算器
ではスケールされ回転された同相（Ｉ′）成分の逆数が
スケールされ回転された信号ベクトル・サンプルの位相
角の正切の値に等しい項を発生するスケールされ回転さ
れた位相はずれ（Ｑ′）成分と掛け合わされる。ディジ
タル乗算器1212は存在する可能性のある入力信号ベクト
ルの振幅変動を理想的に制限するように動作する。ディ
ジタル乗算器1212から送られる項は回転されスケールさ
れた信号ベクトル・サンプルの正切を表わしている。こ
の項はその出力が回転されスケールされた信号ベクトル
の位相角に等しい逆正切発生段1214で処理される。この
量はディジタル加算器1216により粗位相アキュムレータ
1206からの粗位相値出力に加えられるとき入力信号ベク
トル・サンプルの全位相角を表わす。ディジタル加算器
1218の出力で発生する、現存の信号ベクトル・サンプル
とディジタル遅れ1210で発生する遅れ出力との差信号は
出力復調メッセージの１サンプルを表わす。 第13a図から第13c図までは本発明に関連したフェーザ
ーの原理の詳細を示す図である。さて第13a図を参照す
ると、スケーラー1204の機能は大きさが変動する入力信
号ベクトルの振幅を図示の陰線を施した部分にスケール
することである。粗位相アキュムレータ1206は信号ベク
トルの粗位相角φｃを求め、逆正切発生段1212の出力
は、第13b図に示すように、信号ベクトルの精位相φｆ
に等しい。この信号ベクトルφｆはベクトル回転により
−π/4≦φｆ≦＋π/4の範囲（第13b図の陰線の範囲）
に押し込められる。ディジタル加算器1216の出力で発生
したこれら２つの量の和は入力信号ベクトル・サンプル
の全位相角φ（ｎ）を表わす。ディジタル加算器1218が
発生する、第13c図に示す、現在の位相サンプルφ
（ｎ）とディジタル遅れ1220が発生する位相サンプルφ
（ｎ−１）との差分値Δ（φ（ｎ））は復調出力メッセ
ージの１つのサンプルを表わす。復調出力メッセージを
表わすサンプルの流れは、FM検波に続いて一般的に行わ
れるように、低域ろ波してメッセージ帯域外の雑音を除
去することができる。 当業者には上の図で説明したディジタル復調器は個別
のハードウェアのディジタル乗算器、加算器、レジスタ
などを用いて実施することができることが明らかであろ
う。本発明のディジタル復調器はディジタル信号処理装
置として知られているクラスの装置を用いて実現するの
に特に適している。本発明はマサチュセッツ州01760、
ナティック、ナティック・エグゼクティブ・パーク１、
NEC Electronics U.S.A.社から入手できるNEC D7720、
またはテキサス州752265、ダラス、私書箱225012、テキ
サス・インスツルメンツ社から入手できるTMS32010のよ
うな多様な周知のディジタル信号処理装置を用いて満足
に実施することができる。ディジタル信号処理装置は一
般にハードウェアの高速ディジタル乗算器の他に所定の
アルゴリズムにしたがってディジタルのデータ流れを処
理する能力を備えている。 第14a図および第14b図はディジタル信号処理装置を用
いて構成した本発明の背景処理の詳細を示す流れ図であ
る。本発明のあらゆる説明において、同相および位相ず
れの信号ベクトル成分を今後はそれぞれ成分ＩおよびＱ
と呼ぶことにする。本発明のアルゴリズムは1402で始ま
るが、ここでディジタル信号処理装置に判断1404を実行
させてＩ成分の符号を決める。判断1404の結果に基き、
Ｑ成分の符号が判断1406と1448とで決められる。次に、
Ｉ成分とＱ成分との差がそれぞれＱ−Ｉ、Ｉ−Ｑ、Ｑ−
Ｉ、およびＱ＋Ｉの値から成る数値を発生する項番141
0、1408、1472、および1450により求められる。それぞ
れの結果の符号はそれぞれ判断1430、1412、1474、およ
び1452で決められる。これらの判断の結果に基いて、よ
り大きな絶対値を有する成分（ＩまたはＱ）が知られ、
信号ベクトルが存在する８分円（octant、すなわち、π
/4の倍数）も知られる。この値は、０より小さければ、
それぞれ項番1420、1486、1476、および1462で補数化さ
れる。ＩチャンネルまたはＱチャンネルの最大絶対値を
表わす値はそれぞれ項番1442、1432、1422、1414、148
8、1478、1466、または1454によりプログラムスタック
に押し込まれ、今後数量SMAXと称する。数量SMAXはそれ
ぞれ項番1444、1434、1424、1416、1490、1480、1466、
または1456によりスケール・サブルーチンを呼出し、入
力信号ベクトル・サンプルに加えるスケーリングの正し
い量を決定するのに使用される。スケール・サブルーチ
ンは正しくスケールされた信号ベクトル成分ＩおよびＱ
を戻す。次に、信号ベクトルの８分円位置に基き、粗位
相値がそれぞれ項番1446、1436、1426、1418、1492、14
82、1468、または1460により一時格納ロケーションに格
納される。 この値は−π≦φ（ｃ）≦πの範囲にわたり常にπ/2
ラジアンの倍数になる。次に信号ベクトルはそれぞれ項
番1440、1428、1492、1484、1470、または1460により保
存されていた粗位相値の負値だけ幾何学的に回転され
る。結果として得られるスケールされ回転された信号成
分を今後はＩ′およびＱ′信号ベクトル成分と呼ぶ。こ
のベクトル回転の効果は信号ベクトルを回転した信号ベ
クトル成分Ｉ′およびＱ′が−π/4≦Qf≦π/4の範囲に
位相角を有する複合ベクトルを生ずるように回転させる
ことである。 第15a図と第15b図とは上の第14a住と関連して説明し
たスケール・サブルーチンの動作の流れ図である。スケ
ール・サブルーチン1500はSMAXの値を調べて信号ベクト
ル成分ＩおよびＱに加えるスケーリングの正しい量を求
める。このサブルーチンの動作は信号ベクトル成分を表
わすのに使用する分解能あるいはビット数によって変
る。スケール・サブルーチンの動作を信号ベクトル成分
を表わすのに長さ32ビットのワードを使用する場合につ
いて説明することにする。1502でスケール・サブルーチ
ンに入ると、数量SMAXの最上位ワード（MSW）が判断150
4により０と比較される。SMAXのMSWが０より大きけれ
ば、SMAXの最下位ワード（LSW）を捨て、MSWを項番1506
によりスケーリングしきい値と比較する。SMAXのMSWが
０に等しいことがわかれば、MSWを捨て、LSWを項番1528
でスケーリングしきい値と比較する。それぞれ項番1506
および1528から発生する比較の結果はそれぞれ判断1508
および1530により０に対して試験され、結果が０より大
きいことがわかれば、信号ベクトル成分のスケーリング
は必要でなく、サブルーチンは項番1550を通ってルーチ
ンがサブルーチン1500を作動させた点に出る。SMAXが保
持しているワード（すなわち、MSWまたはLSW）がしきい
値より小さければ、そのワードはそれぞれ判断1510、お
よび1532によりその絶対値が255より大きいか試験され
確認される。これはSMAXの保持ワードの上位８ビットが
０以上であるかを確認することと同等である。この試験
の結果が真（すなわち、SMAXのMSWまたはLSWが255より
大きい）であれば、保持ワードはそれぞれ1514または15
36により256で割られる。これはSMAXの保持ワードの上
位８ビットをこのワードの下位８ビットにシフトする効
果を有している。判断1510または1532の結果が保持ワー
ドが255より小さいことを示せば、割り算は行われな
い。この数量は今度はROMデータ表に格納されている値
を選択するため、項番1516、1512、1538、または1534に
よりアドレス・オフセットとして使用され、スケーリン
グ係数は項番1520、1540によりROMから検索される。こ
の係数は、前の判断1510または1532により、この信号ベ
クトル成分をスケールするのに必要な正しい値に調節さ
れる。最後に信号ベクトル成分は項番1522と1524、また
は1542と1546により復調器内部で加えられる近似で使用
するように正しい範囲にスケールされ、ルーチンは項番
1526または1548を通して呼出し手順に出て戻る。 今度は第16a図を参照して、Ｉ′ベクトル成分の逆数
を求める。この処理は関数ｆ（ｘ）＝1/xに６次のチェ
ビシェフ多項式近似を実行して行う。 この関数を近似する多項式は次のとおりである。 ｆ（ｘ）＝（1/x）〜 ｛［［［［［C7（ｘ−１）＋C6］（ｘ−１）＋C5］
（ｘ−１）＋C4］（ｘ−１）＋C3］（ｘ−１）＋C2］
（ｘ−１）＋C1｝ ただしｘ＝１′ であり、C1＝＋1.00000,C2＝−1.0027,C3＝＋1.00278,C
4＝−0.91392,C5＝＋0.91392,C6＝−1.62475,C7＝＋1.6
2475 である。 本発明の原理によれば、Ｑ′成分は項番1604によりプ
ログラムスタック格納領域に押込まれ、数量（Ｉ′−
１）は項番1606により計算されるが、この数量を今後数
量ARGと呼ぶ。係線C7は項番1608でデータROMから取り出
され、項番1610でARGと掛け合わされて数量TMPを作る。
計数C6は項番1612でデータROMからフェッチされ、項番1
614でTMPに加えられてTMPの新しい値を生ずる。このパ
ターンは項番1616から1644によりＱ′成分が項番1648で
プログラムスタック記憶装置から取り出され、項番1650
でTMPと掛け合わされて数量tanφｆ＝Ｑ′/I′に対する
近似を生ずるまで順次繰返される。 項番1650で得られた数量の逆正切を今度は求める。 この処理は関数 φｆ＝tan-1（ｘ） に対して５次のチェビシェフ多項式近似を実施して行わ
れる。 この関数を近似する多項式は次のとおりである。 tan-1（ｘ）〜 ｘ｛［［［［C6（ｙ）＋C5］ｙ＋C4］ｙ＋C3］ｙ＋C
2］ｙ＋C1｝ ここで ｘ＝Ｑ′/I′ ｙ＝x2＝（Ｑ′/I′）２ C6＝−0.01343,C5＝＋0.05737,C4＝−0.12109,C3＝＋
0.19556,C2＝−0.33301,C1＝＋0.99997 数量ｘ＝（Ｑ′/I′）は項番1652でプログラムスタッ
ク記憶装置に押し上げられ、平方数ｙ＝x2の値は、今度
はARGと呼ぶが、項番1654で計算される。先に説明した
逆数値の計算と同様の、チェーン式方法で、数量（Ｑ′
/I′）の逆正切の量を項番1656から1692までで計算す
る。この処理の結果は回転した信号ベクトルの位相角ま
たは入力信号ベクトル・サンプルの精位相角を表わす符
号付きの値である。入力信号ベクトル・サンプルの粗位
相の値は項番1694により一時格納ロケーションから検索
され、項番1696で逆正切計算の結果と加算される。 この結果は入力信号ベクトル・サンプルの位相角を表
わす。前の入力信号ベクトル・サンプルの位相角φｎ−
１は項番1700によりプログラムスタックから呼出され
る。現在の位相サンプルは項番1702でプログラムスタッ
クに押上げられる。最後に、前の位相サンプルと現在の
位相サンプルとの差が項番1704で計算され、復調メッセ
ージｍ（ｎ）の出力サンプルを生ずる。 メッセージ・サンプルｍ（ｎ）は復調音声信号をサン
プルした形で備えている。復調音声信号は、上述のよう
に、アナログ形に逆変換し、次に増幅して拡声器を通し
て再生することができる。代りに、ディジタル音声メッ
セージは後に使用するためのディジタル・メモリ123に
ディジタルで格納することができる。 データ通信システム（図示せず）では、復調データ記
号はさらに処理するためコンピュータへ、あるいは直ち
に表示するためコンピュータ端末へ送ることができる。 要約すれば、ディジタル無線受信機について記述し
た。本発明のディジタル受信機はアンテナの出力でプレ
セレクトされてからディジタル形に変換される受信信号
で動作する全ディジタル無線受信機を考えている。本発
明の受信機はプレセレクタ、高速アナログ・ディジタル
（A/D）変換器、実質上ベースバンド周波数の出力を有
するディジタル構成中間周波数（IF）選択部、および復
調とオーディオろ波とを行う汎用ディジタル信号処理装
置（DSP）を具備する。本発明の他の使用法および修正
は当業者には本発明の精神および範囲から逸脱すること
なく明らかであろう。
質上ディジタル回路で実現される無線周波受信機に関す
る。 発明の背景 従来の無線通信機は主としてアナログ回路で実現され
ている。アナログ構成要素の固有の特性のため可能な信
号処理量が制限される。たとえば、アナログ増幅器のノ
イズおよびゲイン特性により被処理アナログ信号のダイ
ナミックレンジが制限される。その他、アナログ情報は
複雑な信号処理を可能にするような仕方で格納すること
は容易ではない。 アナログ処理を使用して以前行っていた動作をディジ
タル信号処理で置き換えて使用すれば、アナログ構成要
素に加わる温度、湿度、老化のような外部の影響から生
ずるこれら動作の望ましくない変動が除かれる。その
上、ディジタル信号処理技術はプログラム可能な動作特
性、特徴という点から見て柔軟性を備えている。たとえ
ば、ディジタル中間周波数（IF）集積回路はそのチャン
ネル周波数、そのサンプリング速度、およびある程度、
そのフィルタ応答に関してプログラム可能である。交互
に格納されたプログラムを実行するディジタル信号処理
装置（DSP）はいろいろなろ波および復調を行って完全
に異なる形式の無線機を実現することができる。またDS
Pは適応等化のような高級な処理技術を導入するのに使
用することができる。 ディジタル受信機構造の他の長所はDSPおよびIF回路
を「逆にして」ディジタル的に実施される送信機につい
て対応する動作を行うことができるように設計すること
ができることである。半二重動作では、回路は単に「方
向」を逆にするように切換えることができるが、全二重
動作では２個のIFフィルタが必要になる。 実質上ディジタル受信機を可能とする第１の技術は高
速（20〜100MHz）、高分解能（10〜12ビット）のAD変換
器である。ディジタル受信機構造を技術的に可能とする
第２の要因はVLSI ICの実施により到達できる高度な集
積と高速度とであり、最終的には、たとえば、40kHzの
サンプリング速度を有する４極４ゼロ倍精度ディジタル
・フィルタを現在のディジタル信号処理装置で実現する
ことができる。本発明はこれら新しい技術をフロントエ
ンド・アナログ処理およびディジタルろ波の改良された
技法と組合わせて実質上ディジタル受信機の設計を可能
とするものである。 本発明の受信機構造は移動無線機の製造技術と動作特
性とに、革命的変化をもたらすことができる。さらに、
この手法により無線機を最小数の部品で組立てることが
でき、これは直ちに部品を減らし、製造コストを下げる
とともに、無線機の信頼性と稼働性とをも改善すること
になる。 発明の概要と目的 要約すれば、本発明はアンテナの出力でプレセレクト
されてからディジタル形式に変換される受信RF信号で動
作する全ディジタル無線受信機を目的としている。本発
明の受信機はプレセレクタ、高速アナログ・ディジタル
（AD）変換器、実質上ベースバンド周波数に出力信号を
有するディジタル的に構成された中間周波数（IF）選択
部、および最終的選択または等化、復調、および復調後
処理を行う汎用ディジタル信号処理装置（DSP）集積回
路を具備している。 したがって、ディジタル的に構成される無線受信機を
提供するのが本発明の目的である。 複数の送信スキームを容易に受信できるようにする無
線受信機構造を提供するのが本発明の他の目的である。 本発明のさらに他の目的は集積回路技術を利用して実
質上実現することができる無線受信機構造を提供するこ
とである。 本発明のさらに他の目的はAD変換器の分解能とステッ
プサイズ要求とを減少するように比較的高速で動作する
ディジタル受信機IFフィルタの設計を提供することであ
る。 図面の簡単な説明 第１図は本発明のディジタル受信機の機能を示すブロ
ック図である。 第２図は本発明のディジタル受信機のフロントエンド
回路の概要図である。 第３図は本発明のディジタル・ゼロI.F.選択部のブロ
ック図である。 第4a図は第１図に引用したディジタル発振器の概要ブ
ロック図である。 第4b図は第３図のディジタル・ゼロI.F.選択部に適合
可能な擬似乱数ディザー発生器の概要図である。 第5a図は所要の「高速」狭帯域低域フィルタのブロッ
ク図である。 第5b図は第5a図の高速低域フィルタの分解式近似法の
ブロック図である。 第6a図から第6d図までは第５図の高速低域フィルタの
特性の詳細を示す周波数図である。 第７図は第5b図の、分解式「高速」低域フィルタに使
用する２次狭帯域低域無限インパルス応答（IIR）フィ
ルタの概要図である。 第８図は第5b図の分解式高速低域フィルタに使用す
る、サンプリング速度の半分にノッチを有する２次有限
インパルス応答（FIR）フィルタの概要図である。 第9a図から第9c図までは第３図に関連して述べた時分
割多重「低速」低域フィルタに使用する時分割多重２次
低域IIRフィルタの概要図である。 第10図はサンプリング速度を80kHzから40kHzにさらに
下げるのに使用する５次低域FIRフィルタのブロック図
である。 第11図は復調に先立ち最終選択および通過帯域等化に
使用する４次低域IIRフィルタのブロック図である。 第12図は汎用DSPで実現できるFM復調器のブロック図
である。 第13a図から第13c図までは本発明の文脈でフェーザー
の原理の詳細を説明する図である。 第14a図と第14b図とは本発明のFM復調器の背景ルーチ
ンの動作の詳細を説明する流れ図である。 第15a図と第15b図とは第15a図と関連して説明したス
ケール・ルーチンの動作の流れ図である。 第16a図から第16c図までは本発明のディジタル復調器
の残りの部分の動作の詳細を説明する流れ図である。 発明の詳細な説明 第１図は３つの主要動作を備えたディジタル受信機の
機能を示す。図は受信機ダイバシティの例を示していな
いが、当業者には本発明の受信機に使用するため種々の
ダイバシティ手法を適用できることが明らかである。特
に、「フロントエンド」部104は、第２図にさらに詳細
に示してあるが、アナログ無線周波数（RF）信号を受信
するアンテナ102とディジタル的に構成されたIF選択部1
10とのインターフェースとなる。プレセレクタ106は到
来信号を広帯域ろ波して後続のAD変換プロセスでエイリ
アシングが生じないようにする。ADブロック108は本発
明の受信機構造のディジタル処理に必要なゲインおよび
サンプルホールド動作を含む。 次の主要部であるIF選択部110は、第３図と関連して
以下でさらに詳述するが、複素指数関数形信号（直角信
号、正弦と余弦）を発生する直角局部発振器（LO）116
となる。この信号の周波数はシステム・チャンネル周波
数入力「Ａ」により選択される。直角ミキサ112はディ
ジタル乗算器を使用して所要の狭帯域チャンネルを約0H
zのIF周波数まで周波数シフトさせる。高速選択部114は
数個の縦続接続された狭帯域低域フィルタ部を備えてお
り、これはゼロ周波数近くに中心を持つ所要信号から高
い周波数の不要信号を除去する。この低域ろ波によりAD
変換器108の出力における大きな速度から「バックエン
ド」部120への入力におけるチャンネル帯域と同程度の
速度にまで徐々にサンプリング速度を下げることができ
る。 「バックエンド」部120は汎用無線構造をシステムの
無線形式入力「Ｂ」で示される特定の無線機用途に特に
仕立てられたものに「特殊化させる」のに使用される。
その最良の構成は汎用ディジタル信号処理装置（DSP）
を備えている。最終選択部124は変調の形式とチャンネ
ルの特性とにしたがって無線信号を復調する前に必要な
追加ろ波を行う。たとえば、ディジタル・データ通信シ
ステムに対して適応チャンネル等化を行うことができ
る。このフィルタ部124は隣接チャンネル減衰と、乗算
器無し（低域）フィルタを実現するのに必要な粗い係数
量子化から生ずる高速選択フィルタ114の特性の不完全
さを補償する通過帯域等化とをも行う。復調部126は音
声データおよび周波数シフトキー（FSK）データのFM復
調を含む多くの形式の復調を実現するようにソフトウェ
ア・プログラムすることができる。復調された音声信号
は、類似記号121および122で示されるように、アナログ
形に逆変換してから拡声器を通して増幅され再生され
る。別案として、ディジタル音声メッセージを後の再生
のためディジタル・メモリ123にディジタルで格納する
ことができる。データ通信システム（図示せず）では、
復調されたデータ記号はさらに処理のためコンピュータ
に、または即時再生のためコンピュータ端末に送ること
ができる。その他に、自動周波数トラッキング128を行
う制御情報を「バックエンド」部120で発生することが
できる。最後に、クロック発生部118は正確なダウン変
換が必要なときAD変換の入力サンプリング速度を制御す
るため、ディジタル回路を正規の方法で動作させるた
め、およびおそらく後続システムと同期させるため出力
サンプリング速度を制御するために必要である。ここで
説明する典型的実施例では、サンプリング速度fsは20MH
zに取ってあり、受信する周波数の帯域の中心は約875MH
zにある。 第２図は本発明のディジタル受信機のフロントエンド
回路の概要図である。この回路は無線周波数信号の選択
された帯域をディジタル化するように動作する。本発明
はサンプリングを直接RF周波数で行うようになってい
る。ただし、広帯域プレセレクションはサンプリング前
にRFアナログ・フィルタで行われる。RFフィルタ202と2
06との機能はスプリアス応答に対する選択を行うことで
ある。これらのスプリアス応答には従来の受信機のフロ
ントエンドで見られるような映像、半IFスーパー、Able
−Bakerスパーなどがある。これらスパーの他に、選択
はサンプリング過程から生ずることがある周波数につい
ても行われなければならない。最大許容帯域幅は、実際
のフィルタはこれをかなり下げるが、ナイキストの帯域
幅（fs/2、ただしfsはサンプリング速度）に限られる。 それぞれが約4MHzの帯域幅を持つ第２図に示す２極お
よび５極のフィルタを使用すれば、20MHzの速度でサン
プルするときエイリアス周波数に対して90dBを超える除
去を行う。アンテナ224に入る信号に対して選択を行う
他に、フィルタ206はRF増幅器204で発生する第１のサン
プルホールド208に入る広帯域雑音を帯域制限する。こ
れは、雑音のエイリアシングを防止し、これによりフロ
ントエンド200の雑音指数を効果的に増すのに必要であ
る。RF前置増幅器204はRF信号をシステムの感度に必要
な信号対雑音比を得るのに充分なレベルにまで増幅する
のに使用される。帯域が異なれば異なるフィルタが必要
であるから、フィルタ構造（202および206）の１部とし
てRF増幅器204を備えるのが実用的である。本発明の受
信機はゲインが約28dBで雑音指数が約5dBのRF増幅器204
を備えている。 クロック212とサンプリング・パルス発生器210とは第
１のサンプルホールド208、第２のサンプルホールド22
0、アナログ・ディジタル変換器222、およびディジタル
・ゼロIF選択部（図示せず）にクロック信号とサンプリ
ング・パルスとを供給する。クロックの発生は広く入手
可能な20MHzの水晶発振器で行われる。ディジタル信号
処理装置（図示せず）が使用する40MHzの信号はアナロ
グ倍化回路により20MHzを２倍して得られる。 パルス発生器210は20MHzのクロック信号（近似正弦
波）を非常に狭いパルスに整形するのに使用される。サ
ンプリング・パルスの幅は受信したい最高周波数帯域に
よって決まる。約300psecのパルス幅は約1GHzまでほぼ
一様な振幅を有する高調波の「くし」を発生する。これ
は本発明の受信機の約875MHzの動作周波数で動作させる
のに必要である。パルスの発生は従来のステップリカバ
リーダイオードとリンギング回路とを用いて行うことが
できる。この種の回路は、カリフォルニア州95131、サ
ンホセ、トリンブル・ロード350、ヒューレットパッカ
ードマイクロ波半導体部門から入手できるヒューレット
パッカード・アプリケーション・ノート第920号、「ス
テップリカバリーダイオードとSRDモジュールとを使用
する高調波の発生」と題する出版物に記されている。 ブロック202、204、および206で増幅され選択された
信号の帯域は第１のサンプルホールド208でサンプルさ
れる。これは従来のRF受信機におけるダウンコンバーテ
ィングと類似している。フラッシュ・アナログ・ディジ
タル変換器は信号を効果的にサンプルするが、実用的変
換器には帯域制限入力があるので、変換の前にサンプリ
ングを行う必要がある。また、現在まで、既知の高分解
能（＞10ビット）、高速変換器はすべて２段階変換プロ
セスを利用している。この種の変換器には第２のサンプ
ルホールド回路220が必要である。 獲得時間、精度、および垂下特性の実際的制限を克服
するには二重サンプリングが必要である。第１のサンプ
ルホールドは非常に速く、本発明の受信機では300psec
の範囲で、獲得しなければならない。これにはサンプル
からサンプルへほぼ入力信号の電圧までコンデンサを充
電するため小さなホールド・コンデンサを使用しなけれ
ばならない。サンプリング間隔内で入力信号の値まで完
全に充電することができないため、おだやかなろ波処理
が生ずるがこれは陸上移動通信に、典型的に使用される
狭帯域信号に対しては無視できると考えることができ
る。第１のサンプルホールドに小さなホールド・コンデ
ンサを使用すると２段階アナログ・ディジタル変換器に
使用するには許容できない程のドループ速度を生ずる。
また、第１のサンプルホールドが使用することができる
ような比較的簡単なホールド回路の整定時間は２段階変
換器には不適当である。これらの理由から、高精度の第
２のサンプルホールド220を使用する。信号は効果的に
ダウンコンバートされているので、信号ははるかにゆっ
くり変化している。これにより獲得時間とホールド・コ
ンデンサとを大きくすることができる。既知の２段階変
換器ではサンプリング周期よりかなり小さい（典型的に
はサンプリング周期の1/2以下）時間でステップサイズ
の1/2以下でドループするサンプルホールドが必要であ
る。 第１のサンプルホールド（208）はショットキダイオ
ードブリッジとバッファ増幅器として２重ゲートMOSFET
とを使用する従来の技術にしたがって構成することがで
きる。第２のサンプルホールドはショットキダイオード
ブリッジを用い、別にバックバイアスしてホールド・モ
ードでのドループを制限して実現することができる。入
力として差動構成のＪ−FETを備える高速増幅器と高ダ
イナミックレンジ・フォロワーとがバッファ増幅器とし
て動作する。 広帯域増幅器209はアナログ・ディジタル変換器の量
子化雑音に打勝つために信号をさらに増幅するために必
要である。増幅器209はサンプルされた信号を増幅する
のに使用される。したがってこれは広帯域でなければな
らない。高ダイナミックレンジも増幅器の非線形により
信号が歪むことのないようにするのに必要である。増幅
器209の雑音指数はRF増幅器204が発生する「テークオー
バー」ゲインの量と感度に対する全体的雑音要件とによ
って決まる。モトローラのMHW591 CATV広帯域増幅器が
本発明の800MHz受信機に使用する広帯域増幅器として使
用するのに適している。ここに説明した形式と同様のAD
変換器の構造がヒューレット・パッカード・ジャーナ
ル、Vol.33,No.11,pp.9〜29,1982年11月の「10ビット、
20Ms/sアナログ・ディジタル変換システムの設計」と題
するMuto、Peetz、およびRehner著の論文に示されてい
る。 本発明の教示によれば、ディザー信号218はコンバイ
ナ／アイソレータ218でサンプルされた信号に加えられ
る。コンバイナ／アイソレータは広帯域増幅器に存在す
る非線形性とディザー源とが低域雑音を他の周波数に変
換しないようにするのに役立つ。ディザー218の目的は
アナログ・ディジタル変換器の量子化雑音を一様に分布
させることである。ナイキスト帯域にわたって雑音フロ
アが一様に散布されると量子化により発生する相互変換
歪が固有の問題となるのが防止されるとともに、最下位
ビット・レベルより下で信号の回復ができ、AD変換する
前の所要ゲインが低くなり、変換器の前の段階における
非線形から生ずる問題が少なくなる。ディザー信号218
は、信号を変換期間中一定に保たなければならないた
め、２段階変換器を使用する場合には第２のサンプルホ
ールド220の前に加えなければならない。ディザー源218
は雑音ダイオードのようなアナログ雑音源を用いて実現
することができる。ディザー信号の一般的特性と利点と
はIEEE TRANSACTIONS ON COMMUNICATIONS TECHNOLOGY,p
p.162〜165,1964年12月のSchuchman,L.による論文「デ
ィザー信号とその量子化雑音におよぼす影響」に記され
ている。 信号に加えられる雑音は情報からスペクトル的に分離
されるべきである。本発明の800MHz受信機で行われるサ
ンプリングは情報を約3MHzと7MHzとの間に置く。低域フ
ィルタ216は雑音が情報信号に加わらないようにする。
本発明の受信機には低域フィルタ216として遮断周波数
が1.5MHzの５極楕円フィルタが設けられている。低域フ
ィルタ216の雑音等価帯域幅より上のディザー信号の平
均電圧レベルはアナログ・ディジタル変換器の約５ステ
ップサイズより大きくすべきである。ディザー信号がAD
変換器222でクリッピングを起こさないよう注意を払わ
なければならない。 アナログ・ディジタル変換器222はアナログ信号をデ
ィジタル信号に変換する。この変換器は目的とする受信
機の用途の動的環境にわたり信号を受入れることができ
なければならない。陸上移動通信の用途では、最低10A/
Dビットが必要であり、理論的研究から12ビット変換器
が提供するダイナミックレンジは現存するすべての従来
型の陸上移動受信機と同等でなければならないことが示
されている。アナログ・ディジタル変換器222に関して
第１に重要な２つの因子はサンプリング速度とステップ
サイズとである。ステップサイズは量子雑音フロアを引
取るために変換器の前に必要なゲインの量を決める。ス
テップサイズが大きくなれば、所要ゲインが大きくな
る。ゲインの量が大きければ変換器の前で非線形効果が
生ずる。変換速度はフロントエンド・フィルタの許容帯
域幅を決定し、また量子化雑音をより大きな帯域幅に分
布させることにより所要ゲインを減らすので、変換速度
も非常に重要である。 本発明の800MHzディジタル受信機に使用して満足なア
ナログ・ディジタル変換器222はステップサイズが約3mV
の２段階10ビット変換器であり、これは50MHzより大き
な速さで変換を行うことができる。本発明の原理によれ
ば、20MHzの速さでサンプルした0.3μＶの信号を受信す
るとき帯域幅が30kHzの受信機で約10dBの検出後信号対
雑音比を実現するには約54dBのフロントエンド・ゲイン
が必要である。変換器222の前に大きなゲイン量を必要
とするためシステムの非線形性能が制限される。相互変
調比（IMR）は従来の受信機で達成されるよりいく分小
さい約65dBに限られる。当業者にはステップサイズを約
200μＶに減らせばIMR＞80dBを達成することができるこ
とが明らかであろう。この値は現存する従来方式の800M
Hz受信機のほとんどと同程度である。 今度は第３図を参照すると、本発明の実施に適合でき
るディジタル・ゼロIF選択部（DZISS）がブロック図の
形で描かれている。ディジタル・ゼロIF選択部は第２図
のフロントエンド回路200と第１図のバックエンドDSP12
0との間に配設されており、フロントエンド200が出力す
る変調ディジタルRF信号をバックエンドDSP120が処理す
るベースバンド信号に変換するように動作する。DZISS3
00は同相ミキサ304、直角位相ミキサ306、ディジタル直
角局部発振器（LO）302（同相LO信号309と直角位相LO信
号311とを発生する）、２つの「高速」ディジタル低減
フィルタ308と310、２つの「低速」ディジタル低域フィ
ルタ312と313、およびクロック源（図示せず）を具備し
ている。 本発明の実施例によれば同じディジタル情報が入力ポ
ート303と307とでそれぞれ同相ミキサ304と直角位相ミ
キサ306とに加えられる。一般に、ポート303と307とは
単一の線路ではなく、多数ビット（たとえば、10または
12ビット）ディジタルワードを表わす複数の線路であ
る。与えられた用途に使用されるディジタルワードの実
際の長さは、必要な分解能、必要なダイナミックレン
ジ、および受信RF信号をサンプリングする周波数を含む
多数の要因によって変る。たとえば、12ビットのワード
長は、20MHzでサンプルされた典型的な無線信号を受信
する際に受入れ可能な性能を示すと考えられる。 ミキサ304と306とはそれぞれ第２の入力直角LO線309
と311とを備えている。上記のAD出力信号の場合のよう
に、LO信号は１本だけの接続ではなく、位相が90゜離れ
ている（すなわち、正弦および余弦波形の）、複数ビッ
トの離散的時間を表わす信号である。ミキサ304と306と
はA/D入力ワードとLOワードとの算術乗算を行い、ミキ
サ304および306の出力ポートからそれぞれディジタル低
域フィルタ308および310の入力ポートに加えられる出力
ワードを形成するように結果を丸める。LOとミキサとの
出力信号のディジタルワード長は受入れ可能な雑音性能
を得るように選択することができる。ディジタル・ワー
ドが長くなるにつれて、信号を表わすのにより多くの量
子化レベルを利用できるようになる。当業者にはよく理
解できるとおり、量子化増分を小さくすれば雑音性能が
改善される。上述の直角混合プロセスはアナログ「ゼロ
IF」あるいは直接変換受信機で行なわれるものと似てい
る。しかしながら、真に線形のディジタル乗算器を使用
すれば、アナログ直接変換の場合に生ずる、不要信号の
DCへの２次混合、および他の望ましくない効果が排除さ
れる。 乗算器304と306とが行う直角混合は所要の信号をほぼ
0Hzの中心周波数に周波数変換するように働き、この場
合周波数変換の量はチャンネル周波数制御器305で決め
ることができる。次いで得られる直角信号は低域ろ波さ
れて帯域外雑音と不要信号とを除去する。本発明の好ま
しい実施例では、この選択は２段階で行われる。最初の
段階は高速反復ディジタル・フィルタ部308と310とで形
成される。ディジタルフィルタ308と310とは構造が同一
であり、反復フィルタ・トポロジーから形成することが
できるが、これについては以下にさらに詳細に説明する
ことにする。残りの選択はそれぞれ「よりおそい」反復
フィルタ312および313で行われる。このような構成の選
定については以下でより詳細に説明する。ろ波プロセス
に続き、ディジタル信号はさらに処理のためバックエン
ドDSP120に出力される。 第4a図は第３図に関連して述べたディジタル発振器の
概要ブロック図である。直角発振器の機能は直角混合プ
ロセスで利用される余弦および正弦波形のディジタル化
され、サンプルされた形を作り出すことであることを想
起しよう。ディジタル・ゼロIF選択部の実現はこれら波
形の正確、安定なディジタル表現を発生する能力にかか
っている。本発明の要件に特に適している等級のディジ
タル発振器はROM（固定記憶装置）ルックアップの概念
に基いて実現される。複素正弦波 のサンプルを有するディジタル信号の発生を考える。こ
こでfcは所要の発振器周波数である。 従来の通信理論によれば このようにして所要の余弦および正弦波形を複素正弦波
形の、それぞれ実数部および虚数部と見做すことができ
る。 のサンプル形は連続時間変換ｔを離散的時間変数nTで置
換えることにより得られる。ここでｎは計数整数（1,2,
3…）であり、Ｔはサンプリング周期で1/fs＝1/サンプ
リング速さに等しい。この離散的時間信号はしたがって と等価である。 この信号を発生するROMルックアップ法は周波数変数f
cの他に時間変数をも離散的にすることから得られる。f
c＝kfs/2N（ただしｋとＮとは整数である）とすれば、 2N個の異なる位相に対する余弦および正弦値だけを発
生すればよいことがわかる。これらの値を発生する１つ
の方法は、直接ROMルックアップと呼ばれるが、基本的
には2N対の値（余弦および正弦）を含んでいるROM表を
使用することから成り、この表に整数nk（位相に比例）
を含んでいるレジスタによりアドレスする。位相レジス
タは各サンプル時間（ｎに対応）に値ｋ（所要の周波数
fcに対応）だけ増すことにより増値される。得られる周
波数分解能はΔｆ＝fs/2Nであり、ここで2N個の個別の
周波数を発生することができる。 用途により、直接ROMルックアップ法には多量のROMを
使用することがある。ROMの大きさは余弦および正弦波
形の対称性を活用していく分減らすことができる。この
ような性質により表の記述項の数を2N対から2N/8対に減
らすことができる。この減少によってもROMの大きさは
まだ大きすぎることがある。このような場合には、因数
分解（Factored）ROMルックアップと呼ばれる技法を採
用してさらにROMの大きさを減らすことができる。 本発明のディジタル局部発振器400は単位の大きさの
フェーザーは「粗」フェーザーと「精」フェーザーとい
う複素積に分解することができるという事実を利用する
因数分解ROMルックアップ法を使用している。このよう
に、単位の大きさのフェーザーｅｊφは信号を に分割して表わすことができる。したがって、単位の大
きさのフェーザーは別々の粗値フェーザーと精値フェー
ザーとをROMに格納することによって実現することがで
きる。この２つのフェーザーは共に掛け合わされて直角
混合に必要な離散的時間正弦および余弦の値を生ずる。
この因数分解の利点は粗値および精値のフェーザーを格
納するのに必要なROMの量を直接ROMルックアップ法の場
合から大幅に減少できるということである。このROMの
大きさの減少に対して支払われる費用は粗および精フェ
ーザーの複素乗算を行う回路を取入れるものである。一
般に、複素数の乗算は４個の乗算器と２個の加算器とで
実現することができる。精値フェーザーを正しく選択
し、小さな角の余弦は１で近似することができるという
ことを想起して、余弦精値フェーザー用ROMを削除する
ことができる。さらに、小角の余弦値を１と近似して、
複素乗積を発生するのに必要な乗算構造から２個の乗算
器を排除することができる。この結果、因数分解ROM構
成において費用と大きさとが節約される。 なお第4a図を参照すると、因数分解ROM法を用いて実
現されたディジタル直角局部発振器400がブロック図形
式で描かれている。AD変換器によりサンプルされる帯域
内の、所要周波数に比例するＮビットの２進数で表わさ
れた周波数情報はチャンネル周波数ラッチ402にロード
される。チャンネル周波数ラッチ402は多くの異なる形
態で実現することができる。たとえば、Ｎ＝20と仮定し
てモトローラ社製の５個の縦続接続74LS175（ワクッド
Ｄフリップフロップ）その他が受入れ可能な構成を作り
出す。当業者はチャンネル周波数ラッチ402は種々の手
段でロードすることができることを認めるであろう。た
とえば、単一周波無線ではチャンネル周波数ラッチには
単一の２進数を永久的にロードすることができる。複周
波数無線機では、チャンネル周波数ラッチ402にEPROMま
たはROMルックアップ表または他のマイクロプロセッサ
で計算されラッチされたものからロードすることができ
る。 チャンネル周波数ラッチ402の出力は２進加算器404と
結合している。当業者にはディジタル直角局部発振器40
0に関する次の説明において機能ブロック間のすべての
結合線は実際は複数ビットの２進ワードであって単一の
結線ではないことを理解するであろう。加算器404の出
力は位相アキュムレータ406と結合している。位相アキ
ュムレータ406はＮビットの２進ラッチとして構成する
ことができ、これはアドレスされるROMの次のロケーシ
ョンのアドレスをホールドするのに使用される。このよ
うにして、位相アキュムレータ406の出力は余弦粗値ROM
418、正弦粗値ROM416、および正弦精値ROM414と直接結
合することができる（精値余弦ROMは、１で近似される
ので不要であることを想起すること）。さらに、位相ア
キュムレータ406の出力は加算器404に送り返されてチャ
ンネル周波数ラッチ402にあるチャンネル周波数情報を
表わす２進数に加えられる（モジュロ2N）。位相アキュ
ムレータ406の出力はクロックパルスごとに１回更新さ
れる。クロックパルスは一般にサンプリング周波数であ
る。この２進加算の結果位相アクキュムレータ406は最
後のアドレスとチャンネル周波数ラッチに入っている２
進ベクトルとの２進和（位相に比例）を保持しているこ
とになる。この数は直角局部発振器の信号cos2πfcnTと
sin2πfcnTとを作り出すのに必要な次のアドレスを示し
ている。 好ましい実施例では、ROMの大きさは、ディジタル・
ディザ信号を位相アキュムレータ406の出力に加え、結
果をROM表にアドレスする前に切り縮めることにより、
減らすことができ、あるいは同等に、周波数の分解能を
ROMの大きさを増やさずに向上することができる。局部
発振器の周波数分解能は位相アキュムレータのデータ径
路幅（Ｎ）と必要なサンプリング速度fsとで規定され
る。周波数分解能を増す最も率直な方法はさらに多くの
ビットを位相アキュムレータに加え、ROM表の大きさを
大きくすることである。ただし、これはROMの大きさを
位相アキュムレータに加えるビットごとに２倍にしなけ
ればならないから解決法としては高価となる可能性があ
る。他のオプションはビットを位相アキュムレータに加
えるがROMルックアップを行う前に付加的なビットを切
捨てることである。これは位相をはげしく丸め、局部発
振器の出力にスパーを生ずることになる。このスパーを
回避するためには低レベルのディザ信号を切捨て前にア
キュムレータ出力に加える。 本発明の原理によれば、２進ディザ信号を切捨て前に
位相アキュムレータ406の出力に加えることにより、ROM
の大きさを大きくすることなく、出力にスパーを導入す
ることなく、ディジタル発振器の周波数分解能を高める
ことができる。これを行うため、ディジタル発振器400
に幅Ｌビットの、一様確率密度の擬似ランダム「ホワイ
トノイズ」信号を発生するＬビット・ディザ源408が設
けられている。ディザ源408は位相アキュムレータ406か
らの位相ワード出力ごとに新しいＬビット・ディザ・ワ
ードを発生するようにサンプリング周波数fsでクロック
されている。Ｎビット・ディザ・ワードはディザ源408
からのＬビット・ディザ・ワード出力にゼロとなるＭ＝
Ｎ−Ｌを付加することにより形成される。この複合Ｎビ
ット・ディザ信号はＮビット２進加算器410により、モ
ジュロ2Nで、位相アキュムレータ406のＮビット出力に
加えられる。加算器410の和出力は次にＭビットに切捨
てられる（切捨ては図示せず）。実際上はこの切捨てプ
ロセスは単にディジタル加算器410の出力に発生する最
下位ビットを無視することにより達成される。切捨て操
作自身はROMの大きさが小さくなったことを考慮する。 ２進位相ワードを量子化しあるいは切捨てれば発生す
る正弦または余弦波形に歪あるいは雑音が生ずる。位相
は周期関数（鋸波）であるから、量子化により生ずる雑
音も、いく分不規則になっている他は周期的である。周
期雑音は発振器の出力スペクトル中に離散的「スパー」
を生じ、これはそのレベルがあるしきい値を超す場合は
ほとんどの用途において望ましくないものである。位相
量子化の前にディザ信号を加えると位相雑音が不規則に
なり、出力にもっと望ましいホワイトノイズ・スペクト
ルが生ずる。２進位相ワードはＮビットの２進ワードで
表わされる。ディザ信号はＬビットの擬似ランダム２進
ワードから構成され、このワードはＮビットの位相ワー
ドに加算される。このプロセスから２進ワードＮ＝Ｌ＋
Ｍビットが生ずる。この２進ワードは次にＭビットの２
進位相ワードに切捨てられるが、これには上述のスプリ
アス信号が比較的少ない。 発振器の出力雑音に及ぼす位相量子化の影響は次の解
析により示すことができる。所要の発振器出力は次の方
程式で記述される。 位相角を誤差∂（ｎ）で量子化すれば、実際の出力は
次のように記述される。 ｗ（ｎ）＝ｅｊ［φ（ｎ）＋∂（ｎ）］ 導入される誤差は Ｅ（ｎ）＝ｗ（ｎ）−ｗ（ｎ）＝ｅ
ｊ［φ（ｎ）＋∂（ｎ）］−ｅｊφ（ｎ） ＝ｅｊφ（ｎ）［ｅｊ∂（ｎ）−
１］ ∂（ｎ）が非常に小さい（＜＜１）当該の場合には、
ｅｊ∂（ｎ）は１＋ｊ∂（ｎ）で近似することができ、
したがって Ｅ（ｎ）＝ｅｊφ（ｎ）・ｊ∂（ｎ） が得られる。 Ｅ（ｎ）のスペクトルは簡単に位相量子化雑音∂
（ｎ）のスペクトルの周波数変換（およびｊによる重要
でないスケーリング）として見ることができる。このよ
うに、∂（ｎ）がランダムまたは「ホワイト」である場
合には、Ｅ（ｎ）もそのようになる。さらに、Ｅ（ｎ）
のべきが∂（ｎ）のべきに等しく、位相雑音により発生
した出力雑音レベルを容易に推定することができる。 ディザ信号のパワーレベルの選択には雑音ホワイト化
効果と出力雑音パワーレベルとの間の妥協が入って来
る。ディザのパワーが増す（ディザ信号中のビットの数
Ｌを大きくすることにより）にしたがい、雑音は一層白
くなるが、位相雑音全体のパワーも同様に大きくなる。
ディザ信号が一様な確率密度を示す場合には、Ｌ＝Ｎ−
Ｍを選択すれば、これは位相量子化雑音を完全にホワイ
トにするに必要な最小のディザ信号であるから、好まし
いレベルのディザ・パワーを生ずることがわかる。した
がって、好ましい実施例では、ディザ・ビットの数Ｌは
切捨てプロセスで捨てたビットの数に等しい。一様確率
密度以外のディザ信号を利用できることにも注意すべき
である。ただし、一様密度は最も容易に発生されるので
望ましい。Ｌ＝Ｎ−Ｍの場合、位相雑音の変化（パワ
ー）はディザ信号の等価位相変化の２倍に等しい。Ｎと
fsとから決まる望ましい周波数分解能を与えると、Ｌと
Ｍ、およびしたがって必要なROMの大きさは発振器出力
におけるホワイトノイズの許容レベルによって決まる。 例として、fs＝20MHz、Ｎ＝20ビットの場合、周波数
分解能は19.07Hzである。ディザ無しでＭ＝17ビットに
切捨て（ROMの大きさを1/8に小さく）すると発振器出力
にスパーが生じ、これは１つの特定の周波数に対して所
要信号のレベルより98dB低い。切捨て前に３ビットのデ
ィザ信号を加えると誤差信号か白くなり、スパーが除去
される。本発明の原理によれば、ディジタル発振器の周
波数分解能は、与えられたレベルの出力雑音に対して、
単にもっと多くのビットを周波数ラッチと位相ラッチ、
およびディザ信号に加えることにより、ばく然と大きく
なる可能性がある。Ｍによって決まるROMの大きさは変
らない。切捨て後残っているＭビットの２進ワードは、
その出力がROM418、416および414に結合しているROMア
ドレス・ラッチ412と結合している。アドレスを受信す
ると、ROM418、416および414は受信アドレスに存在して
いるディジタル２進ワードをそのそれぞれの出力ポート
に出力する。次にディジタル直角信号が３つの２進数か
ら算術的に発生する。 先に述べたように、ROM416および418の出力信号は粗
位相の余弦および正弦に比例する２進数である。ROM414
の出力信号は精位相の正弦に比例する２進数である。精
余弦近似の誤差を最小にするためには、使用する精位相
値は正軸のまわりに集中する値である。ROMアドレス・
ラッチ412の出力はMcビットの粗アドレスとMfビットの
精アドレスに分割されているＭビットの数であり、ここ
でＭ＝Mc＋Mfである。粗位相は であり、PcはMcビットの粗アドレスに対応する整数であ
る。精位相は であり、PfはMfビットの精アドレスに対応する整数であ
る。たとえば、Mc＝10、Mf＝７であれば、ROM表の記述
項は下の第１表および第２表に示すように構成される。 余弦波形（すなわち、複素波形の実数成分）を発生す
るには、正弦粗値ROM418と正弦精値ROM414との出力を最
初に乗算器426で掛け合せる。乗算器426の出力を加算回
路440に送り、ここでこれを余弦粗値ROM416の出力から
差引く（２の補数形）。この演算プロセスから余弦値が
得られ、これはポート441に出力され、第３図の直角ミ
キサ304に結合される。ディジタル直角LOの正弦値を発
生するには余弦粗値ROM416と正弦精値ROM414との出力を
乗算器428で掛け合せる。乗算器428の出力は加算回路44
2に送られ、ここで正弦粗値ROM418の出力と加算され
る。加算回路442は接続443を経由して離散的時間正弦値
ディジタル・ワードを出力するが、これは第３図の直角
ミキサ306に結合される。したがって、正弦および余弦
信号の離散的時間値は算術的に計算されるので、最小限
のROMスペースを用いて完全な90゜の位相制御が達成さ
れる。ラッチ420、422、424、434、および438はディジ
タル発振器の高速動作を容易にするパイプライン構成と
なる。遅れ430と436とは各種信号径路の遅れを等化する
ために設けられている。 因数分解ROM LOは受入れ可能な周波数分解能を維持
しながらROMのエリアを減少させる。たとえば、20MHzで
動作するディジタル直角LOを実現するには、粗値ROM41
6、418を各々1024×16のROMで構成することができ、精
値正弦ROM414を128×８のROMで構成することができる。
これからほぼ34,000ビットのROMを使用して約20Hzの周
波数分解能が得られる。因数分解ROMの構成は、位相ア
キュムレータを除けば、フィードバック的に接続されて
いる回路が無いから高サンプリング速度の動作には望ま
しい。これによってLO回路の残り（特に乗算器426と428
で、これは速度の主な隘路になっている）をパイプライ
ンにして非常な高速動作を達成することができる。パイ
プライン構成は、当業者には良く理解できるとおり、乗
算器自身の中のような一定の臨界点にラッチを導入する
ことから成っている。したがって、因数分解ROM LOは
所定周波数を示す離散的時間ディジタル直角信号を出力
するものと記すことができる。 本発明の装置と組合せて使用するのに好適なディジタ
ル加算器は幾つかの47LS181型４ビット演算論理ユニッ
ト装置を並列に接続して構成された形式のものである。
これらの装置はアリゾナ州85036、フェニックス、私書
箱2092、モトローラ社から入手できる「モトローラ・シ
ョットキTTLデータブック」と題するデータ・マニアル
に示され説明されている。ROM418、416および414は、カ
リフォルニア州94088、サニーベール、イースト・アー
ギュス・アベニュー811、私書箱3409、シグネティクス
・コーポレーションから入手でき且つ「シグネティクス
・バイポーラメモリ・データ・マニアル」（1984年）に
記されている82LS181のような既知のROM装置により形成
することができる。両乗算器426と428とは、たとえば、
カリフォルニア州92038、ラホラ、私書箱2472、ティー
アールダブリュ・インコーポレーテッドのティーアール
ダブリュ電子部品グループが製造しているMPY016Kによ
り実現することができる。 必要な粗値ROMの量は余弦および正弦波形の対称性を
活用し、これによりフェーザー単位円の第１の８分円
（すなわち、最初の45゜）に存在する単位の大きさのフ
ェーザーの値だけを格納することによってさらに減らす
ことができる。当業者は単位の大きさのフェーザーは36
0゜を通じて回転する正弦あるいは余弦の値を表わすこ
とを認めるであろう。正弦波形の対称的性格のため、単
位円の第１の８分円上の余弦および正弦の波形の値は他
の８分円上の波形の値と同じである。ただし、符号が変
り役割が逆になる（すなわち、正弦が余弦になり、また
その逆）ことがある。したがって、必要な唯一の粗値フ
ェーザーは、どの８円分に現在フェーザーが存在するか
のインジケータがあり、現在の８分円にしたがって粗余
弦ROM416と粗正弦ROM418との出力を否定し（すなわち符
号を変え）および／または交換する回路があれば、第１
の８分円にあるものである。８分円インジケータはROM
アドレスの３つの２進ビットを用いて容易に作ることが
できる。たとえば、３つの最上位ビット（MSB）を８分
円（octant）を示すのに使用することができ、残りのビ
ットを粗値フェーザーのためROMをアドレスするのに使
用することができる。 第4b図は本発明のディジタル発振器と適合する形式の
ディジタル・ディザ発生器の例の概要図である。ディジ
タル・ディザ信号は幾つかの既知の擬似ランダム・シー
ケンス発生技術のいずれかを用いて発生することができ
る。ある形式のディザ、あるいは乱数発生器はRADIO EL
ECTRONICS AND COMMUNICATIONS,Vol.25,No.4,pp.88〜9
0,1982年のG.I.Donovの論文「高速乱数発生器」に示さ
れ説明されている。 今度は第4b図を参照すると、本発明の実施例に有利に
利用することができるフィードバック・シフトレジスタ
擬似ランダム・シーケンス発生器が回路図として示され
ている。第4b図のシーケンス発生器はＬビットのディジ
タル・ディザ信号を第4a図の２進加算器410に供給する
のに使用される。ディザ発生器408は、縦続的に接続さ
れた複数のフリップフロップ464から499により形成する
ことができるＲビットのシフトレジスタ460を備えてい
る。本発明の好ましい実施例では、並列３ビットのディ
ザ信号がそれぞれフリップフロップ478、491、および49
9の出力でシフトレジスタから取出される。排他的ORゲ
ート462への入力はフリップフロップ464、493、498、お
よび499の出力に結合されている。排他的ORゲート462の
出力はフリップフロップ464の入力に結合されている。
シフトレジスタは３ビットの擬似ランダム・ディザ信号
を発生するが、これは第4a図の位相アキュムレータ406
の出力に加えられる。本発明の実施例において使用され
ているフリップフロップ464〜499および排他的ORゲート
462ばかりでなく他の装置も幾つかの周知の論理装置の
いずれかとすることができる。ただし、高速度TTLは特
に本発明の実施例に適応している。他の論理ファミリー
を使用する構成も当業者には明らかである。第4b図のデ
ィザ発生器は本発明のディジタル発振器と組合せて満足
に動作するディジタル・ディザ発生器の１形式の例とし
て示してある。当業者には、ディジタル・ディザ発生器
が、切捨てから生ずる位相雑音を「ホワイト化」するた
め、その周期が少なくとも2Nサンプルと長く、その確率
密度が一様であるＬビットの数の擬似ランダム・シーケ
ンスを行うものであれば、他の多くのディジタル・ディ
ザ発生器も有利に利用できることが明らかである。 第３図に示したとおり、中間周波（IF）フィルタ部は
AD変換器から20Mサンプル／秒の速さでデータを受信
し、受信した信号をdc（ゼロIF周波数）と混合し、受信
した信号を低域ろ波して所要信号を抽出し、その信号を
第１図のバックエンド120に（劇的に）低くなったたサ
ンプリング速度で送出する。好ましい実施例では、低域
ろ波とサンプル速度の減少とは別個の動作ではなく、サ
ンプリング速度は、不要信号（除去されない場合にはエ
イリアシングを起す可能性がある）がろ波されるにした
がい、フィルタ部間で徐々に低下する。入力サンプリン
グ速度（ここで記述する典型的な実施例ではfs＝20MH
z）で動作するフィルタ部は最初の部分だけである。こ
の速度で動作する他の回路は直角局部発振器（LO）とミ
キサとだけである。このように、ディジタル・ゼロIF選
択部の全体の動作速度の上限を設定するのはこの高速回
路である。高速動作は本発明のディジタル受信機にとっ
ては、フロントエンド・サンプルホールドおよびAD変換
器で発生する相互変調問題を最小にし、充分広帯域の信
号を受信できるようにするのに非常に重要である。 第5a図は第３図の「高速」狭帯域低域フィルタ308と3
10とのブロック図である。直角局部発振器302とミキサ3
04および306とは非フィードバック回路（主としてROMお
よび乗算器）であって、パイプラインまたは他の形式の
並列構成によってその速さを高めることができる。ただ
し、低域フィルタ部308、310は反復（無限インパルス応
答）フィルタとして構成されているので、パイプライン
式にしてその速さを高めることはできない。その速さは
閉じた（フィードバック）径路の周りの最大遅れによっ
て決まる。本発明の低域フィルタを実施する場合、この
径路には２個のディジタル加算器と１個のラッチとが含
まれる。ADサンプリング速度を制限し、したがって、デ
ィジタル受信機の全体的性能を制限する可能性があるの
はこの径路である。この非常な高速を達成する際の問題
のため、フィルタは２つの10MHzTTLフィルタをはさみ込
むことにより設計された。通常サンプリング速度をもっ
と低くすることに関連するエイリアシングの問題は不要
なフィルタ極の金くにゼロを追加することによって緩和
される。 第5a図の「高速」低域部546は、第5b図に示すよう
に、２つの1/2速度部と混合フィルタとに分解される。
この修正によりディジタルIF部が、そうしない場合に可
能な速さの２倍で動作することができ、本発明のディジ
タル受信機の性能を改善できる可能性を生ずる。本発明
の「分解式」フィルタを第３図および第５図と関連して
示す。その他のフィルタ分解技法は、たとえばIEEE TRA
NSACTIONS ON ACOUSTICS,SPEECH,AND SIGNAL PROCESSIN
G,Vol.ASSP−24,No.2,1976年４月のエム・ベランガ、ジ
ー・ボナロットおよびエム・コウドリュースの論文「多
相回路網によるディジタルろ波：サンプル速度変更とフ
ィルタバンクへの応用」に説明されている。 混合フィルタ554は非反復フィルタである。この混合
フィルタは、第８図にさらに詳細に示してあるが、分解
により導入される極を解消するのにfs/2（ｚ＝−１）で
２つのゼロを使用している。このようなフィルタは加算
器とラッチとだけで（すなわち、乗算器なしで）構成す
ることができ、したがって追加するハードウェアは最小
限で済む。 分解にはハードウェアを追加する必要があるが、２つ
の1/2速度回路が必要とする電力は単一の全速回路と同
じである（混合フィルタの追加電力を無視して）から、
名目上消費電力が増えるに過ぎない（CMOS構成の場
合）。 第６図は数種の大きさで描いて分解プロセスを詳細に
示したものである。特に、第6a図は、入力サンプリング
速度fsが20MHzの場合に、第１の２極部の元の構成形の
応答を示したものである。第6b図は２つの10MHzの部分
から生ずる「分解」特性を示しており、第6c図は続く
「混合」フィルタの応答を示している。最後に、第6d図
は第6b図と第6c図との複合（すなわち、カスケード）を
示しており、これは10MHzにある「ノッチ」（これはfs/
2にある２つのゼロから生じ、近くにある２つの極を相
殺する）を除いては、事実上第6a図と区別することがで
きない。 分解フィルタは次のように表わすことができる。 ここでｘとｙとはそれぞれ複数のフィルタ入力と出力と
である（すなわち、これらには実数部と虚数部とがあ
る）。また、hdは分解フィルタの多項式係数であり、ND
＝２は元の全速フィルタの次数である。20MHzの分解フ
ィルタはz-2（次の節に示すように）の項で表わすこと
ができるから、10MHzの回路を用いて実現することがで
きる。この回路では hd（ｉ）＝hh（i/2）、ｉ偶数 0 ｉ奇数 ここでhhは元の高速係数である。 次にデシメーティング（10分の１を取る）フィルタは
次のように表わすことができる。ステップ２ 変数ｉを2jに変えるとこの和は次のように簡単にな
る。 この公式から、デシメーティング・フィルタの入力ｘ
と出力ｙとは第5a図に示すように、２つの流れに分解す
ることができる。 x(y)（ｍ）＝ｘ（2m＋ｙ） y(y)（ｍ）＝ｙ（2m＋ｙ） ただし ｙ＝mod（n,2）‰｛0,1｝ 上のデシメーティング・フィルタの総和でｎに2m＋１
を代入すると が得られる。 最後に、２つの分解デシメーティング、フィルタ（ｙ
＝0,1）は次のように表わすことができる。 所要フィルタは極ｚ＝zpを備えていると仮定すると、
対応するフィルタ特性は次のように表わすことができ
る。 Ｈ＝（１−zpz-1）-1 この極が180゜離れて「繰返される」場合には、次の
特性が得られる。 Ｈ′＝［（１−zpz-1）（１−zpeｊπz-1）］-1 ＝［（１−zpz-1）（１＋zpz-1）］-1 ＝（１−zp 2z-2）-1 得られる特性はz-2の項で表わされているので、（前
節で示したように）それぞれが極z2＝zp 2を備えている
２つの1/2速度フィルタに分解することができる。 本発明のディジタル・ゼロIF選択部構成の低域フィル
タ部は次の形式を用いて実現されるが、これは係数ａお
よびｂの項で書かれる。ここでｂ＝caである。 zp＝（１−ｄ）ejq（d,q＜＜１） とした場合の極の組zp,zp ＊について 係数は ａ＠2d ｂ＝d2＋q2 である。 1/2速度フィルタの場合、極の組はzp 2と（zp 2）＊と
である。 zp 2＝［（１−ｄ）ejq］２ ＠（１−2d）ej2q であるから1/2速度フィルタの係数は全速の場合の類似
により全速の場合の係数の項で求めることができる。 ａ′＝２（2d） ＝2a ｂ′（2d）２＋（2q）２ ＝４（d2＋q2） ＝4b この設計を第5b図に示す。２次IIRフィルタはIEEE TR
ANSACTIONS ON CIRCUITS AND SYSTEMS,Vol.CAS−27,No.
12,1975年12月のAgarwal,A.C.,Burrus C.S.の論文「非
常に低感度且つ雑音が丸められた新しい反復ディジタル
・フィルタ構造」に説明されている。AgarwalとBurrus
が提案したフィルタ構造IIは本発明の目的ですべてのフ
ィードバックループの周りで遅れが最小になるように修
正された。本発明のフィルタ構造を第７図に示す。 ディジタル・フィルタ構造は全て基本的には同じ３つ
の構成要素から作り上げられている。すなわち、加算
器、乗算器、および遅れ回路（一般にラッチまたはRA
M）である。ディジタル・フィルタの性能に影響する因
子は全てフィルタの各種パラメータは量子化されてい
る、すなわち、それらはアナログ・フィルタで利用でき
る無限精度ではなく有限精度を備えているという事実と
関係している。ディジタル・フィルタの有限精度は基本
的にはディジタル・フィルタの構成により制御しなけれ
ばならない３つの大きな性能効果を生ずる。 係数の切捨て丸めはこれら効果の１つである。ディジ
タル・フィルタに現われる常数値係数はその周波数応答
を決める。これら係数を有限数のビットでディジタル的
に表わすことができるように丸めるとフィルタの応答が
永久的に予測可能に変化する。これはアナログ・フィル
タでRLCの値を変えることと類似している。ただし、デ
ィジタル・フィルタはアナログ・フィルタの場合のよう
に温度変動という損害を受けることはない。一般に、フ
ィルタのＱが高くなれば（すなわち、サンプリング速度
に比べて帯域幅が狭くなれば）、特別な構造を採用しな
いかぎり、係数の丸めによって周波数応答が一層ゆがめ
られる。フィルタ構造を賢明に選択することは、IFフィ
ルタは一般に極端に帯域が狭い、すなわちＱの高いフィ
ルタであるという事実に照らして、重要な事柄である。 丸められた雑音はディジタル・フィルタで制御しなけ
ればならないもう１つの性能特性である。ディジタル・
フィルタに入るデータは有限のビット数に丸められてお
り、ほとんど必ずフィルタ内のある点でさらに丸めを実
行しなければなない。このような丸めの操作からディジ
タル・フィルタ内に誤差信号すなわち雑音信号が発生す
る。たとえば、フィルタで使用するディジタル・ワード
の長さが16ビットであり、係数が10ビットで表わされて
いるとすれば、各乗算演算によって25ビットの積が生
じ、これを結果がメモリに戻される前に16ビットに丸め
なければならない。 ディジタル・フィルタで制御しなければならない最後
の大きな効果はオーバフローのレベルである。データ・
サンプルは有限のビット数で表わされるという事実はフ
ィルタ内の各ノードに関して最大許容絶対値が存在する
が、これは、超過した場合、オーバフローの現象（２の
補数２進演算を利用する場合には一般にラップアラウン
ド）を生ずることを意味する。この最大許容データ値
は、先に述べた丸め雑音のレベルと結合して、フィルタ
のダイナミックレンジを決定する。 ディジタル・フィルタを構成するには幾つかの従来の
構造を移用することができる。率直な設計法は１次およ
び２次の直接形フィルタの部分を所定のフィルタ次数に
なるまで縦続接続することである。この方法の長所はそ
の簡潔さ、規則正しさ、および実際のフィルタ設計の容
易なことである。ただし、従来の方法は、ほとんどが狭
帯域フィルタを実現するには高精度の（たとえば16ビッ
トの）フィルタ係数表現が必要であるという事実から生
ずる多くの欠点がある。このためフィルタ部のフィード
バック径路に高度に複雑な乗算（たとえば16・20ビッ
ト）が必要である。乗算はフィルタの動作にきびしい速
度と時間との制限を課す。さらに、速度論理回路に普通
に使用されるパイプライン構成はフィードバックループ
に利用することができない。最後に、高精度、高速乗算
器は莫大な量の電力を消費する。 今度は第７図を参照すると、ディジタル低域フィルタ
部700がブロック図の形で描かれている。DZISSに採用さ
れているフィルタは、帯域幅が狭く且つ、高速、ディジ
タル・フィルタに関するパラメータ量子化の前述の悪効
果に感度が低くなるように最適化された反復フィルタ
（すなわち、出力信号がフィルタ構造の重要な点でフィ
ードバックされ、スケールされ、加算される）である。
第７図の２次狭帯域低域無限インパルス応答（IIR）フ
ィルタは第5b図の分解「高速」低域フィルタに使用さ
れ、AD変換器の速さで動作する。この高速動作を達成す
るには分解が役立つが、ハードウェアを追加する必要が
ある。すなわち、２次IIR部分を１つのかわりに２つと
し、その他の場合には不要な２次FIR部を追加しなけれ
ばならない。 ディジタル低域フィルタ700は第5b図の機能ブロック5
50および552で描いた機能を行う。ディジタル低域フィ
ルタ700は４個のディジタル加算器（２の補数）704、70
8、712、および716、２個のディジタル遅れすなわちラ
ッチ710と718、および２個の２進シフタ706と714から構
成されている。ディジタル直角局部発振器400の説明で
先に記したように、第３図に示した低域フィルタ308、3
10および312、および313の個々の結線は複数ビットのデ
ィジタルワードであって、１本の電線ではない。 ディジタル・フィルタ700への入力信号はディジタル
加算器704の非反転入力702に加えられる。ディジタル加
算器704への第２の反転入力はディジタル遅れ718から取
られ、フィルタ回路の出力720からフィードバックされ
る。ディジタル加算器704から得られる差（２の補数）
は次にゲイン要素706の入力に加えられる。ゲイン要素7
06はシフトした第１の和信号をディジタル加算器708の
１つの入力として与える。 ビットシフタ706はディジタル加算器704から出力され
たデータワードの全てのビットをNcビットだけ右に（す
なわち、最下位ビットの方へ）シフトし、 に等しい係数ｃを乗算する。このビットシフトは、デー
タ線をディジタル加算器704から加算器708まで適切に径
路を定めることにより実現される。このようにして、デ
ィジタル・フィルタ部700の高速動作が容易になる。と
いうのは従来の乗算回路で実現される係数乗算に存在す
るように、ビットシフタ706に関連して時間遅れが存在
しないからである。 ディジタル加算器708はシフトされた第１の和信号に
遅れ710に保持されているディジタル加算器708の最後の
出力を加算する。さらに、ディジタル加算器708の最後
のすなわち前の出力がディジタル加算器712に加えられ
る。ディジタル加算器712への第２の反転入力はディジ
タル遅れ718から取られるが、これは前述のように、デ
ィジタル・フィルタの出力720から取られる。ディジタ
ル加算器712の結果はディジタル加算器716と結合してい
るビットシフタ714に加えられる。ビットシフタ714はデ
ィジタル加算器712から出力されるデータワードのすべ
てのビットを右にNaビットだけシフトし、 に等しい係数ａを乗ずる。ビットシフタ714は時間遅れ
を受けないのでやはり高速動作を容易にする。それぞれ
ビットシフタ706と714とに関連するパラメータNcとNaと
はディジタル・フィルタ部700の周波数応答を制御し、
前の分析で示したように、目的とする用途に適切な応答
を発生するように選定することができる。ディジタル加
算器716は第２のシフトされた和信号を遅れ718に保持さ
れている716の前の出力に加える。遅れ718の出力はディ
ジタル低域フィルタ部700の出力でもあり、先に加算回
路704の入力に加えられた入力信号702の帯域制限された
表現を表わしている。 第８図は第5b図の分解高速低域フィルタに使用され
る、サンプリング速度の1/2にノッチを有する２次混合
有限インパルス応答（FIR）フィルタのブロック図であ
る。フィルタ800への入力802は第5b図に示すように、フ
ィルタ700の出力720に結合されている。第８図によれ
ば、ディジタル・フィルタ800はそれぞれディジタル遅
れ810と814、およびディジタル加算器812と816に結合し
ているディジタルシフタ804、806、および808を具備し
ている。ディジタルシフタ804、806、および808はそれ
ぞれゲイン1/4、1/2、および1/4を使用して、単位円
上、サンプリング周波数の1/2の所に２つのゼロを有す
るフィルタを実現している。これらディジタル・フィル
タは入力802をそれぞれ２、１、および２ビットだけ右
にシフトする。このような「ビット・シフト」は電線接
続を適切な径路を通すことにより実現できるから、これ
らゲイン動作は実際時間を消費せず、実際のハードウェ
アを必要としない。第１の部分和はゲイン要素806のス
ケールされた出力を第１の入力として、遅れ要素810か
ら得られるゲイン要素804の前の、すなわち最後の、ス
ケールされた出力を、第２の入力として使用して加算器
812で形成される。同様に、出力818はゲイン要素808の
スケールされた出力を第１の入力として、遅れ要素814
から得られる加算器812の前の、すなわち最後の第１の
部分和を第２の入力として使用して加算器816で形成さ
れる第２の部分和として得られる。このフィルタの伝達
関数は次のように書くことができる。 Ｈ（ｚ）＝Ｙ（ｚ）/X（ｚ）＝（1/4）［１＋z-1（２
＋z-1）］ 出力を計算するには、このFIRフィルタは、IIR部分で
２つの加算と１つのラッチ操作と比較して、１つの加算
と１つのラッチ操作とを行うだけでよいので、FIR混合
フィルタは完全入力サンプリング速度（20MHz）で容易
に動作する。別の設計では加算器を別の制御回路を使用
してもっと低いサンプリング速度で動作させることがで
きる。これによりFIRフィルタを、フィルタ動作にデシ
メーションを組合わせることによって、もっとゆっくり
した速さで動作させることができる。すなわち、低いサ
ンプリング速度で動作する後続フィルタ部により必要と
される出力だけを計算することができる。CMOS構成で
は、消費電力は動作速度が低くなると一般的に少なくな
る。したがって、FIR混合フィルタの消費電力はある制
御回路の経費で減らすことができる。 第３図の「高速」フィルタ308と310および「低速」低
域フィルタ312と313の間で、サンプリング速度の減少す
なわちデシメーションを行うのが望ましい。当業者には
周知のとおり、可能なサンプリング速度の減少の程度は
「高速」低域フィルタが行う減衰の量によって決まる。
たとえば、20MHzの入力サンプリング速度を利用し、
「高速」フィルタを下の第３表に掲げた係数を有する分
解フィルタとして構成すれば、2MHzの出力サンプリング
速度を使用することができ、「高速」フィルタによって
100Dbを超すエイリアシング保護を行うことができる。 「低速」低域フィルタ312と313とは２極フィルタ部の
数段により実現することができる。たとえば、３段の場
合には、それぞれが第9a、9b、および9c図の構造を有
し、第３表に掲げた係数を使用する。ここで低速１、低
速２、および低速３はそれぞれ第9a、9b、および9c図に
対応する。こうしてサンプリング速度を2MHzから80kHz
に減らすことができる。 代りのハードウェア節約設定は同相サンプルおよび直
角サンプルのサンプル流れを挿入すること、および３段
階の時分割多重ろ波を使用することを取入れている。こ
れには非多重設計の場合に動作する速さの２倍の速さで
動作するフィルタが必要であるが、サンプリング速度は
高速フィルタより10倍低くなるので、この多重フィルタ
もやはり第１ろ波段の1/5の速さで動作することにな
る。 第9a図は「低速」低域フィルタの時分割多重構成に使
用される第１の時分割多重２次低域IIRろ波段のブロッ
ク図である。第9a図から第9c図までは第７図に描いたも
のと同様のフィルタ構造の時分割多重形式を示す。第７
図の構造と第９図の多重形式との主な差違は遅れ要素の
長さが２倍になっていることである。したがって単一ラ
ッチのハードウェアで実施したz-1要素を使用する代り
に、直列に構成された２つのラッチとして実現されるz
-2要素を使用する。この構造の効果はフィルタが各サン
プルを交互に同相サンプル処理および直角サンプル処理
することである。以下の説明で、第９図の動作を詳細に
説明する。ディジタル・フィルタ900aで処理した後、信
号は第２ろ波段900bに次いで900cで示した第３ろ波段に
結合される。ディジタル・フィルタ900a、900b、および
900cの全体のフィルタ構造は同一であり、したがってデ
ィジタル・フィルタ900aだけを詳細に説明する。 ただし、ディジタル・フィルタ900a、900b、および90
0cのデータ径路とフィルタ応答とは、それぞれ第9a、9
b、および9c図と第３表とに示したように、わずかに異
なっている。 ディジタル低域フィルタ900aは４個のディジタル加算
器（２の補数）904a、908a、912a、および916a、910aと
918aとに２つずつの４個のディジタル・ラッチ、および
２個の２進シフタ906aと914aから構成されている。ディ
ジタル・フィルタ900aへの入力信号はディジタル加算器
904aの非反転入力902aに加えられる。ディジタル加算器
904aへの第２の反転入力はディジタル・ラッチ対918aか
ら取られ、フィルタ回路の出力920aからフィードバック
される。ディジタル加算器904aから得られた差（２の補
数）は次に、ディジタル加算器908aの１つの入力として
シフトされた第１の和信号を与えるビットシフタ906aの
入力に加えられる。 ビットシフタ906aはディジタル加算器904aから出力さ
れたデータワードのすべてのビットをNcビットだけ右に
（すなわち、最下位ビットの方に）シフトし、 に等しい係数を乗する。ビットシフトはディジタル加算
器904aから加算器908aへデータ線を適切に引回して実施
することができる。このようにして、ディジタル・フィ
ルタ部900aの高速動作が容易に行われる。それは従来の
乗算回路で実施する係数乗算に存在するような時間遅れ
がビットシフタ906aに関しては存在しないからである。 ディジタル加算器908aはシフトされた第１の和信号に
ディジタル加算器908aの出力をラッチ対910aに保持して
２サンプル時間過ぎてから加える。さらに、ラッチ910a
に保持されているディジタル加算器908aの出力はディジ
タル加算器912aに加えられる。ディジタル加算器912aへ
の第２の反転入力はラッチ対918aから取られるが、これ
は、前述のように、ディジタル・フィルタの出力920aか
ら取られる。ディジタル加算器912aの結果はディジタル
加算器912aに結合されているビットシフタ914aに加えら
れる。ビットシフタ914aはディジタル加算器912aから出
力されたデータワードの全ビットをNaビットだけ右にシ
フトし、 に等しい係数を掛ける。ビットシフタ914aは時間遅れが
生じないのでやはり高速動作を助長する。ビットシフタ
906aと914aにそれぞれ関連するパラメータNcとNaとはデ
ィジタル・フィルタ部900aの周波数応答を制御するが、
目的とする用途に適切な応答を生ずるように選定するこ
とができる。ディジタル加算器916aは第２のシフトされ
た和信号を遅れ918aに保持されている916aの前の出力に
加える。遅れ918aの出力はディジタル低域フィルタ部90
0aの出力でもあり、先に加算回路904aの入力に加えられ
た入力信号902aの帯域制限された形を表わしている。 当業者には、たとえば（全体で）４個の低減フィルタ
部の各々の間でもっとゆっくりしたサンプル速度の低減
を行うことができることが明らかであろう。サンプル速
度をゆっくり低減すると出力サンプリング速度に対する
入力サンプリング速度の比を確定する際にはるかに融通
性が得られるという点でかなりな利点が生ずる。これに
よって出力サンプリング速度を制約するADサンプリング
速度をほとんど任意に所定のプレセレクタ通過帯域に合
うように設定することができる。第３の（そして最後
の）「低速」低域フィルタ部の出力で、より高い周波数
のチャンネルに充分な減衰が加えられているので、2MHz
から80kHzへのデシメーションにより生ずるエイリアシ
ングはほぼゼロ周波数に中心がある所望の帯域に干渉す
ることはない。 第１図の高速選択部114によるフィルタ処理とデシメ
ーションの後、回復したディジタル信号は直角成分を備
えた受信ディジタル信号を有している。受信ディジタル
信号の直角特性のため元のRF信号に存在する位相情報は
一連の処理を通じて確実に保存される。受信直角ディジ
タル信号は第１図のディジタル受信機バックエンド120
に結合される。このディジタル受信機バックエンドは、
前述のように、プログラム可能な汎用ディジタル信号処
理I.C.で都合よく構成されている。無線機バックエンド
120は回復データまたはオーディオ信号を発生するのに
使用されるディジタル・ベースバンド信号を発生するの
に必要な処理をさらに行う。その他に無線機バックエン
ド120は回復信号の最終復調前ろ波と復調後処理とを行
う。第10図および第11図はディジタル信号処理I.C.に関
して最終復調前選択を行うのに好適なディジタル・フィ
ルタ構造の詳細を示している。第12図は本発明の教示に
よるFM信号の復調に好適な１つの技法の詳細を示してい
る。 第10図はサンプリング速度を80kHzから40kHzにさらに
下げることができるようにさらに減衰を加え、しかも所
定帯域に無視し得るほどのエイリアシング歪しか生じな
い５次非反復フィルタ1000を示す。このフィルタは40kH
z（複素サンプル）という比較的低い出力サンプリング
速度で動作するので、汎用ディジタル信号処理装置で構
成することができる。このような処理装置は典型的にパ
イプライン式乗算演算1004、1010、1016、1026、1030、
1036、および累算演算1006、1012、1020、1024、および
1032によく適しているので、「直接形」フィルタ構造を
選定した。 第11図は４個の極と４個のゼロ点とを有する直接形フ
ィルタ構造1100を示す。この構造は複合受信機フィルタ
の通過帯域応答を平滑にするのに使用され、汎用ディジ
タル信号処理装置による一連の乗算演算1104、1112、11
18、1120、1126、1132、1140、1146、および1150、累算
演算1106、1114、1116、1112、1108、1130、1136、およ
び1144で構成することができる。単精度（典型的には16
ビット・ワード長）演算は移動無線の用途に対してタイ
ナミックレンジが充分でないから、DSP構成による倍精
度演算を使用することが必要である。当業者にはバック
エンドDSPに異なるフィルタ係数を選択して最終選択部
の帯域幅を種々にプログラムすることができることが明
らかであろう。また、異なるダウンサンプリング速度を
使用して、あるいは乗算器無し低域フィルタ部に異なる
配線式ゲイン要素（たとえば、二者択一セレクタによ
る）を使用して種々の選択帯域幅を得ることができる。 第12図は本発明のディジタル無線機構造に適合するデ
ィジタルFM復調器の図である。実際に、ディジタル復調
は、とりわけ、ディジタル信号処理装置が行う１つの任
務である。第12図によれば、リミッタ部1202は同相チャ
ンネル逆計算発生器1210を伴うスケーリング段1204とプ
ロダクト乗算器1212とを有している。プロダクト乗算器
ではスケールされ回転された同相（Ｉ′）成分の逆数が
スケールされ回転された信号ベクトル・サンプルの位相
角の正切の値に等しい項を発生するスケールされ回転さ
れた位相はずれ（Ｑ′）成分と掛け合わされる。ディジ
タル乗算器1212は存在する可能性のある入力信号ベクト
ルの振幅変動を理想的に制限するように動作する。ディ
ジタル乗算器1212から送られる項は回転されスケールさ
れた信号ベクトル・サンプルの正切を表わしている。こ
の項はその出力が回転されスケールされた信号ベクトル
の位相角に等しい逆正切発生段1214で処理される。この
量はディジタル加算器1216により粗位相アキュムレータ
1206からの粗位相値出力に加えられるとき入力信号ベク
トル・サンプルの全位相角を表わす。ディジタル加算器
1218の出力で発生する、現存の信号ベクトル・サンプル
とディジタル遅れ1210で発生する遅れ出力との差信号は
出力復調メッセージの１サンプルを表わす。 第13a図から第13c図までは本発明に関連したフェーザ
ーの原理の詳細を示す図である。さて第13a図を参照す
ると、スケーラー1204の機能は大きさが変動する入力信
号ベクトルの振幅を図示の陰線を施した部分にスケール
することである。粗位相アキュムレータ1206は信号ベク
トルの粗位相角φｃを求め、逆正切発生段1212の出力
は、第13b図に示すように、信号ベクトルの精位相φｆ
に等しい。この信号ベクトルφｆはベクトル回転により
−π/4≦φｆ≦＋π/4の範囲（第13b図の陰線の範囲）
に押し込められる。ディジタル加算器1216の出力で発生
したこれら２つの量の和は入力信号ベクトル・サンプル
の全位相角φ（ｎ）を表わす。ディジタル加算器1218が
発生する、第13c図に示す、現在の位相サンプルφ
（ｎ）とディジタル遅れ1220が発生する位相サンプルφ
（ｎ−１）との差分値Δ（φ（ｎ））は復調出力メッセ
ージの１つのサンプルを表わす。復調出力メッセージを
表わすサンプルの流れは、FM検波に続いて一般的に行わ
れるように、低域ろ波してメッセージ帯域外の雑音を除
去することができる。 当業者には上の図で説明したディジタル復調器は個別
のハードウェアのディジタル乗算器、加算器、レジスタ
などを用いて実施することができることが明らかであろ
う。本発明のディジタル復調器はディジタル信号処理装
置として知られているクラスの装置を用いて実現するの
に特に適している。本発明はマサチュセッツ州01760、
ナティック、ナティック・エグゼクティブ・パーク１、
NEC Electronics U.S.A.社から入手できるNEC D7720、
またはテキサス州752265、ダラス、私書箱225012、テキ
サス・インスツルメンツ社から入手できるTMS32010のよ
うな多様な周知のディジタル信号処理装置を用いて満足
に実施することができる。ディジタル信号処理装置は一
般にハードウェアの高速ディジタル乗算器の他に所定の
アルゴリズムにしたがってディジタルのデータ流れを処
理する能力を備えている。 第14a図および第14b図はディジタル信号処理装置を用
いて構成した本発明の背景処理の詳細を示す流れ図であ
る。本発明のあらゆる説明において、同相および位相ず
れの信号ベクトル成分を今後はそれぞれ成分ＩおよびＱ
と呼ぶことにする。本発明のアルゴリズムは1402で始ま
るが、ここでディジタル信号処理装置に判断1404を実行
させてＩ成分の符号を決める。判断1404の結果に基き、
Ｑ成分の符号が判断1406と1448とで決められる。次に、
Ｉ成分とＱ成分との差がそれぞれＱ−Ｉ、Ｉ−Ｑ、Ｑ−
Ｉ、およびＱ＋Ｉの値から成る数値を発生する項番141
0、1408、1472、および1450により求められる。それぞ
れの結果の符号はそれぞれ判断1430、1412、1474、およ
び1452で決められる。これらの判断の結果に基いて、よ
り大きな絶対値を有する成分（ＩまたはＱ）が知られ、
信号ベクトルが存在する８分円（octant、すなわち、π
/4の倍数）も知られる。この値は、０より小さければ、
それぞれ項番1420、1486、1476、および1462で補数化さ
れる。ＩチャンネルまたはＱチャンネルの最大絶対値を
表わす値はそれぞれ項番1442、1432、1422、1414、148
8、1478、1466、または1454によりプログラムスタック
に押し込まれ、今後数量SMAXと称する。数量SMAXはそれ
ぞれ項番1444、1434、1424、1416、1490、1480、1466、
または1456によりスケール・サブルーチンを呼出し、入
力信号ベクトル・サンプルに加えるスケーリングの正し
い量を決定するのに使用される。スケール・サブルーチ
ンは正しくスケールされた信号ベクトル成分ＩおよびＱ
を戻す。次に、信号ベクトルの８分円位置に基き、粗位
相値がそれぞれ項番1446、1436、1426、1418、1492、14
82、1468、または1460により一時格納ロケーションに格
納される。 この値は−π≦φ（ｃ）≦πの範囲にわたり常にπ/2
ラジアンの倍数になる。次に信号ベクトルはそれぞれ項
番1440、1428、1492、1484、1470、または1460により保
存されていた粗位相値の負値だけ幾何学的に回転され
る。結果として得られるスケールされ回転された信号成
分を今後はＩ′およびＱ′信号ベクトル成分と呼ぶ。こ
のベクトル回転の効果は信号ベクトルを回転した信号ベ
クトル成分Ｉ′およびＱ′が−π/4≦Qf≦π/4の範囲に
位相角を有する複合ベクトルを生ずるように回転させる
ことである。 第15a図と第15b図とは上の第14a住と関連して説明し
たスケール・サブルーチンの動作の流れ図である。スケ
ール・サブルーチン1500はSMAXの値を調べて信号ベクト
ル成分ＩおよびＱに加えるスケーリングの正しい量を求
める。このサブルーチンの動作は信号ベクトル成分を表
わすのに使用する分解能あるいはビット数によって変
る。スケール・サブルーチンの動作を信号ベクトル成分
を表わすのに長さ32ビットのワードを使用する場合につ
いて説明することにする。1502でスケール・サブルーチ
ンに入ると、数量SMAXの最上位ワード（MSW）が判断150
4により０と比較される。SMAXのMSWが０より大きけれ
ば、SMAXの最下位ワード（LSW）を捨て、MSWを項番1506
によりスケーリングしきい値と比較する。SMAXのMSWが
０に等しいことがわかれば、MSWを捨て、LSWを項番1528
でスケーリングしきい値と比較する。それぞれ項番1506
および1528から発生する比較の結果はそれぞれ判断1508
および1530により０に対して試験され、結果が０より大
きいことがわかれば、信号ベクトル成分のスケーリング
は必要でなく、サブルーチンは項番1550を通ってルーチ
ンがサブルーチン1500を作動させた点に出る。SMAXが保
持しているワード（すなわち、MSWまたはLSW）がしきい
値より小さければ、そのワードはそれぞれ判断1510、お
よび1532によりその絶対値が255より大きいか試験され
確認される。これはSMAXの保持ワードの上位８ビットが
０以上であるかを確認することと同等である。この試験
の結果が真（すなわち、SMAXのMSWまたはLSWが255より
大きい）であれば、保持ワードはそれぞれ1514または15
36により256で割られる。これはSMAXの保持ワードの上
位８ビットをこのワードの下位８ビットにシフトする効
果を有している。判断1510または1532の結果が保持ワー
ドが255より小さいことを示せば、割り算は行われな
い。この数量は今度はROMデータ表に格納されている値
を選択するため、項番1516、1512、1538、または1534に
よりアドレス・オフセットとして使用され、スケーリン
グ係数は項番1520、1540によりROMから検索される。こ
の係数は、前の判断1510または1532により、この信号ベ
クトル成分をスケールするのに必要な正しい値に調節さ
れる。最後に信号ベクトル成分は項番1522と1524、また
は1542と1546により復調器内部で加えられる近似で使用
するように正しい範囲にスケールされ、ルーチンは項番
1526または1548を通して呼出し手順に出て戻る。 今度は第16a図を参照して、Ｉ′ベクトル成分の逆数
を求める。この処理は関数ｆ（ｘ）＝1/xに６次のチェ
ビシェフ多項式近似を実行して行う。 この関数を近似する多項式は次のとおりである。 ｆ（ｘ）＝（1/x）〜 ｛［［［［［C7（ｘ−１）＋C6］（ｘ−１）＋C5］
（ｘ−１）＋C4］（ｘ−１）＋C3］（ｘ−１）＋C2］
（ｘ−１）＋C1｝ ただしｘ＝１′ であり、C1＝＋1.00000,C2＝−1.0027,C3＝＋1.00278,C
4＝−0.91392,C5＝＋0.91392,C6＝−1.62475,C7＝＋1.6
2475 である。 本発明の原理によれば、Ｑ′成分は項番1604によりプ
ログラムスタック格納領域に押込まれ、数量（Ｉ′−
１）は項番1606により計算されるが、この数量を今後数
量ARGと呼ぶ。係線C7は項番1608でデータROMから取り出
され、項番1610でARGと掛け合わされて数量TMPを作る。
計数C6は項番1612でデータROMからフェッチされ、項番1
614でTMPに加えられてTMPの新しい値を生ずる。このパ
ターンは項番1616から1644によりＱ′成分が項番1648で
プログラムスタック記憶装置から取り出され、項番1650
でTMPと掛け合わされて数量tanφｆ＝Ｑ′/I′に対する
近似を生ずるまで順次繰返される。 項番1650で得られた数量の逆正切を今度は求める。 この処理は関数 φｆ＝tan-1（ｘ） に対して５次のチェビシェフ多項式近似を実施して行わ
れる。 この関数を近似する多項式は次のとおりである。 tan-1（ｘ）〜 ｘ｛［［［［C6（ｙ）＋C5］ｙ＋C4］ｙ＋C3］ｙ＋C
2］ｙ＋C1｝ ここで ｘ＝Ｑ′/I′ ｙ＝x2＝（Ｑ′/I′）２ C6＝−0.01343,C5＝＋0.05737,C4＝−0.12109,C3＝＋
0.19556,C2＝−0.33301,C1＝＋0.99997 数量ｘ＝（Ｑ′/I′）は項番1652でプログラムスタッ
ク記憶装置に押し上げられ、平方数ｙ＝x2の値は、今度
はARGと呼ぶが、項番1654で計算される。先に説明した
逆数値の計算と同様の、チェーン式方法で、数量（Ｑ′
/I′）の逆正切の量を項番1656から1692までで計算す
る。この処理の結果は回転した信号ベクトルの位相角ま
たは入力信号ベクトル・サンプルの精位相角を表わす符
号付きの値である。入力信号ベクトル・サンプルの粗位
相の値は項番1694により一時格納ロケーションから検索
され、項番1696で逆正切計算の結果と加算される。 この結果は入力信号ベクトル・サンプルの位相角を表
わす。前の入力信号ベクトル・サンプルの位相角φｎ−
１は項番1700によりプログラムスタックから呼出され
る。現在の位相サンプルは項番1702でプログラムスタッ
クに押上げられる。最後に、前の位相サンプルと現在の
位相サンプルとの差が項番1704で計算され、復調メッセ
ージｍ（ｎ）の出力サンプルを生ずる。 メッセージ・サンプルｍ（ｎ）は復調音声信号をサン
プルした形で備えている。復調音声信号は、上述のよう
に、アナログ形に逆変換し、次に増幅して拡声器を通し
て再生することができる。代りに、ディジタル音声メッ
セージは後に使用するためのディジタル・メモリ123に
ディジタルで格納することができる。 データ通信システム（図示せず）では、復調データ記
号はさらに処理するためコンピュータへ、あるいは直ち
に表示するためコンピュータ端末へ送ることができる。 要約すれば、ディジタル無線受信機について記述し
た。本発明のディジタル受信機はアンテナの出力でプレ
セレクトされてからディジタル形に変換される受信信号
で動作する全ディジタル無線受信機を考えている。本発
明の受信機はプレセレクタ、高速アナログ・ディジタル
（A/D）変換器、実質上ベースバンド周波数の出力を有
するディジタル構成中間周波数（IF）選択部、および復
調とオーディオろ波とを行う汎用ディジタル信号処理装
置（DSP）を具備する。本発明の他の使用法および修正
は当業者には本発明の精神および範囲から逸脱すること
なく明らかであろう。
フロントページの続き
(72)発明者 ジャスパー・スティブン チャールズ
アメリカ合衆国イリノイ州 60195、ホ
フマン・エステイツ、ハマン・コート
4370
(72)発明者 ロングレイ・レスター アンダーソン
アメリカ合衆国イリノイ州 60611、シ
カゴ ＃1018、ノース・レイク・ショア
ー・ドライブ 910
(72)発明者 ラムバート・キャサリン ヘレン
アメリカ合衆国イリノイ州 60195、シ
ャンバ−グ、＃908、クリステン・ドラ
イブ 21
(72)発明者 ターネイ・ウイリアム ジョセフ
アメリカ合衆国イリノイ州 60193、シ
ャンバ−グ、チェイサム・レーン 1426
(72)発明者 リリー・ロス ジェイムス
アメリカ合衆国イリノイ州 60195、シ
ャンバ−グ、バッカニーア・ドライブ
1005、アパートメント１
(56)参考文献 米国特許4090145（ＵＳ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．所望の狭帯域信号を含む広帯域無線周波数（RF）信
号をディジタル的に処理する装置であって、 （ａ）前記広帯域無線周波数（RF）信号を受信するアン
テナ手段（102）を含む手段（104）と、 （ｂ）前記アンテナ手段と結合して前記広帯域無線周波
数（RF）信号をろ波することによりエイリアシングを防
ぐフィルタ手段（106）と、 （ｃ）前記フィルタ手段（106）と結合して、前記広帯
域無線周波数（RF）信号を周期的にサンプルし、サンプ
ル広帯域ディジタル信号に変換するディジタル化手段
（108）と、 （ｄ）前記ディジタル化手段と結合して、所望のサンプ
ル狭帯域ディジタル信号を前記サンプル広帯域ディジタ
ル信号から選択するディジタル手段（110）と、 （ｅ）前記サンプル狭帯域ディジタル信号を復調するデ
ィジタル処理手段（120）であって、さらに追加のディ
ジタルろ波及びサンプリング速度を低下させる手段（12
4）を含む前記ディジタル処理手段（120）と、 を備えることを特徴とする装置。
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