JP2820718B2 - 画像符号化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は画像符号化装置、特にテレビ会議、テレビ
電話等に適用する画像符号化装置に関するものである。

〔従来の技術〕

第４図は例えば文献、電子情報通信学会春季全国大会
（1989）予稿Ｄ−104「適応的量子化特性制御による動
画像符号化」に示された符号化ブロック図であり、図に
おいて、（１）はディジタル化された画像信号を入力し
て符号化に適した走査順に変換して出力する入力バッフ
ァ、（２）は入力画像信号の１フレーム前の符号化、復
号化後の画像信号を記憶するフレームメモリ、（３）は
動き補償予測を行なって動きベクトル（109）と予測信
号（103）を出力する動き補償予測部、（４）は予測信
号（103）と入力画像信号（101）の差演算を行ってフレ
ーム間差分信号（104）を出力するフレーム間減算器、
（５）はフレーム間差分信号（104）を量子化・符号化
する量子化・符号化部、（６）は量子化・符号化信号
（105）を復号化する量子化・復号化部、（７）は予測
信号（103）と量子化・復号化信号（106）を加算するフ
レーム間加算器、（8a），（8b）は各々量子化・符号化
信号（105）、動きベクトル（109）を可変長符号化する
第1,第２の可変長符号化部、（９）は２種の可変長符号
（108），（110）を多重化する多重化部、（10）は多重
化された多重化信号（111）を入力する速度変換バッフ
ァ、（11）は速度変換バッファ（10）から出力されたパ
ラレル信号をシリアル信号に変換するパラレル／シリア
ル変換部、（12）は伝送バッファである。

次に動作について説明する。入力されたデジタル画像
信号は、入力バッファ（１）に一旦格納された後、後段
の動き補償予測に適した（ａ×ｂ）画素単位にブロック
化されて読み出される（a,b:自然数）。読み出された入
力画像信号（101）は動き補償予測部（３）に入力され
る。

動き補償予測部（３）には、フレームメモリ（２）か
ら入力画像信号（101）と画面上同一位置を含む複数の
ブロックに相当する前画像信号（102）が読み込まれ、
入力画像信号（101）と複数の前画像信号（102）との間
で歪が計算される。歪計算には、例えば（ａ×ｂ）画素
のブロックの同一位置の画素データ同士の差分絶対値和
などが用いられる。

歪計算の結果、最も歪が小さい前画面データ（102）
が予測信号（103）として選択されて出力されると同時
に選択された前画面データ（102）の画面上の位置を入
力画像信号（101）の位置からの変位に変換したもの
が、動きベクトル（109）として出力される。

入力画像信号（101）と予測信号（103）はフレーム間
減算器（４）に入力され、減算されてフレーム間差分信
号（104）となる。このフレーム間差分信号（104）は量
子化・符号化器（５）に入力されて量子化・符号化信号
（105）となる。

量子化・符号化の方法としては、前記文献に示される
ような離散的コサイン変換（DCT）等が用いられる。量
子化・符号化信号（105）は可変長符号化部（8a）で発
生確率に応じた可変長符号（108）に変換される。

一方、動きベクトル（109）も可変長符号化部（8b）
で可変長符号（110）に変換される。可変長符号（108）
および可変長符号（110）は多重化部（９）において伝
送する順序に多重化されて多重化信号（111）として出
力される。多重化信号（111）は速度変換バッファ（1
0）に一担格納された後、適宜読み出され、パラレル／
シリアル変換器（11）にてシリアル信号（113）に変換
され、伝送バッファ（12）に蓄積され、伝送路の速度に
合わせて読み出される。

量子化・符号化信号（105）は可変長符号化部（8a）
に入力されると同時に量子化・復号化信号（６）にも入
力され、復号化されて量子化・復号化信号（106）とな
る。この量子化復号化信号（106）と予測信号（103）が
フレーム間加算器（７）に入力されて加算され、符号化
・復号化済画像信号（107）となってフレームメモリ
（２）に格納される。

上記のようなフレーム間差分信号（104）を符号化す
る装置においては、フレーム間差分信号（104）の大き
い部分、言い換えれば画面中の動きの大きな部分で大量
の情報が発生する。この様子を第５図を用いて説明す
る。

第５図（ａ）は、画面中の８画素×８画素の領域を１
つのブロックとして、動き補償および離散的コサイン変
換をこのブロック単位にかける場合の例である。

この例では第５図（ｂ）に示されるように、ブロック
（１），（２），（４），（５）はフレーム間差分信号
が小さく可変長符号化した結果、発生する符号量が非常
に少なく、逆にブロック（３）では多量の符号が発生し
ている。各ブロックの多重化信号（111）の出力周期をt
O秒とし、ブロック当りの最大可変長符号量をnObitと
し、これをよどみなくパラレル／シリアル変換しようと
すればtO/nO秒周期で処理を行なう必要がある。

このtO/nO周期の処理は、符号化装置全体の処理周期
と比べて非常に高速となり、回路規模の増大を招き、ま
た高速の素子を必要とする等の問題をかかえている。こ
のため、通常は発生符号量の少ないブロック（パラレル
／シリアル変換に必要な時間が短い）の空き時間を有効
に使用して、パラレル／シリアル変換の処理速度を低下
させるために速度変換バッファ（10）を持つことにな
る。

現在実用化されている装置においては、入力画像の画
像クロック（入力画像数／秒）をfO、符号化済信号の伝
送路上の速度をfT（b/s）とすると、 fO≧fT となるものが一般的である。即ち、入力画像を1bit/
画素以下に圧縮している。そのため、速度変換バッファ
（10）を用いれば、伝送バッファ（12）の書き込み側ま
では画素クロック（もしくはその分周したもの）を用い
ることが可能になっている。

〔発明が解決しようとする課題〕

従来の画像符号化装置は以上のように構成されている
ので、広帯域の伝送路で高品質の画像を伝送したいよう
な場合、即ち、入力画像の圧縮程度が低い場合には、発
生符号量の少ないブロックが少なく、又発生符号量の多
いブロックの最大発生量も多くなるので、速度変換バッ
ファによる時間変換効果が期待できず、パラレル／シリ
アル変換器（11）及び伝送バッファ（12）を高速で動作
させねばならず、回路規模の増大を招くという問題点が
あった。

この発明は上記のような問題点を解消することを課題
になされたもので、伝送速度の高い、高品質画像の符号
化装置においても、可変長符号のパラレル／シリアル変
換、伝送バッファへの入出力速度を比較的低速に押さえ
て、高速素子を使用せずに小規模な回路で該当部を構成
し、全体として小型、低価格な画像符号化装置を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る画像符号化装置は、可変長符号化され
た信号をシリアルデータに変換することなしに固定ビッ
ト幅のパラレル信号に変換して、伝送バッファに格納す
る可変／固定パラレル変換器と、伝送バッファから読み
出した固定ビット幅のパラレル信号をシリアル信号に変
換して伝送路に送出するパラレル／シリアル変換器を具
備したものである。

〔作用〕

この発明における画像符号化装置は、可変長符号を固
定ビット幅のパラレル信号に変換して伝送バッファに格
納し、この伝送バッファから読み出してから固定ビット
幅のパラレル／シリアル変換を行って伝送路にシリアル
信号を送出することにより、伝送路の伝送速度が高速な
場合でも、パラレル／シリアル変換以外は低い速度で処
理が可能となり、回路規模を小さくすることを可能とす
る。

〔実施例〕

以下、この発明の一実施例を第１図について説明す
る。第１図において（１）はデジタル化され画像信号を
入力して符号化に適した走査順に変換して出力する入力
バッファ、（２）は入力画像信号の１フレーム前の符号
化、復号化後の画像信号を記憶するフレームメモリ、
（３）は動き補償予測を行なって動きベクトル（109）
と予測信号（103）を出力する動き補償予測部、（４）
は予測信号（103）と入力画像信号（101）の差演算を行
ってフレーム間差分信号（104）を出力するフレーム間
減算器、（５）はフレーム間差分信号を量子化・符号化
する量子化・符号化部、（６）は量子化・符号化信号
（105）を復号化する量子化・復号化部、（７）は予測
信号（103）と量子化・復号化信号（106）を加算するフ
レーム間加算器、（8a），（8b）は各々量子化・符号化
信号（105）、動きベクトル（109）を可変長符号化する
第１、第２の可変長符号化部、（９）は２種の可変長符
号を多重化する多重化部であり、以上は前記第２図に示
す従来装置と全く同一の構成である。

（13）は多重化された可変長符号を固定ビット幅のパ
ラレル信号に変換する可変／固定パラレル変換器、（1
4）は固定ビット幅のパラレル信号を格納する伝送バッ
ファ、（15）は固定ビット幅から１ビットに変換するパ
ラレル／シリアル変換器である。

次に上記実施例の動作について説明する。画像入力か
ら可変長符号化された量子化・符号化信号（108）と可
変長符号化された動きベクトル（110）が多重化部
（９）で多重されるまでの動作は前記第２図に示す従来
例と同一である。

第２図は上記多重化部（９）より出力される多重化信
号（111）の信号フォーマット図を示すもので、この図
は発生する可変長符号の符号長ｌ（l:自然数）の最大値
lmaxが４の場合の例を示している。多重化信号（111）
は符号長ａおよび可変長符号b0,b1,b2,b3よりなってお
り、可変長符号は文字通り可変長であるので、ｌ＜lmax
の場合には意味を持たないビットが存在する。

第３図は上記多重化信号（111）が入力される可変／
固定パラレル変換器（13）の内部構成を示すブロック図
であり、この図は最大符号長lmaxの可変長符号が入力さ
れた時にｋビットパラレル（k:自然数）の信号に変換す
る機能を果たしている様子を表わすものである。

第３図において、（16）は加算器、（17）は入力値と
ｋとの大小関係を調べる比較器、（18）は（入力値）−
ｋの演算を行う減算器、（19）は加算信号（203）と減
算信号（204）を入力し、セレクタ信号（206）を出力す
るセレクタ、（20）は残符号長前値保持用レジスタ、
（21）は出力信号用セレクタ、（22）は残符号用セレク
タ、（23）は残符号前値保持用レジスタである。

今回入力された符号長がl0であり、前回迄の残符号長
が０であったと仮定する。

符号長信号（201）は加算器（16）に入力され、前回
の残符号長信号（202）と加算される。加算信号（203）
は比較器（17）に入力されてｋの値との比較が行われ
る。l0＜ｋの場合を考えると、（l0＋０）＜ｋという結
果が比較信号（205）として出力される。加算信号（20
3）がｋより小さい場合には、セレクタ（19）にて加算
信号（203）そのものが選択され、残符号長前値保持用
レジスタ（20）に格納される。

入力された可変長符号（210）は出力信号用セレクタ
（21）と残符号用セレクタ（22）に入力されている。ま
た、この両者（21），（22）には符号長信号（201）お
よび残符号長信号（202）が制御信号として入力されて
おり、この例では出力信号は何も選択せず残符号用セレ
クタ（22）では可変長符号（210）がそのまま選択され
て残符号前値保持用セレクタ（23）に格納される。以上
の動作により、今回はｋビットのパラレル信号は生成さ
れないことになる。

次に可変長符号（210）が入力され、この符号長信号
（201）が１であったとする。残符号長信号（202）の
l0と符号長信号（201）の１が加算され加算信号（20
3）となる。

l0＋１＞ｋと仮定すると、前回までの残符号長と今
回の符号長の和がｋを越え１ケのｋビットパラレル信号
の生成が可能となる。この場合、lmax≦ｋなるｋである
ことが前提となる。

出力信号用セレクタ（21）では残符号信号（211）のl
0ビットと今回の可変長符号（210）の１ビットの内、
先に伝送すべき（ｋ−l0）ビットでｋビットのパラレル
信号を生成して出力信号として出力する。比較器（17）
ではl0＋１＞ｋなる比較結果を出力し、これが出力信
号が存在することを示す出力ストローブとなる。同時に
セレクタ（19）では減算器（18）で演算した（l0＋１
−ｋ）なる値を選択して残符号長として残符号長前値保
持用レジスタ（20）に格納する。

残符号用セレクタ（22）では、可変長符号（210）の
１ビットの内、出力信号として出力した残りの１−
（ｋ−l0）ビットを選択して残符号信号として出力し、
残符号前値保持用レジスタ（23）に格納する。

以上のように入力される可変長符号と前回迄の残符号
および各々の符号長から、ｋビットパラレル信号の生成
ができるかどうか判別し、生成可能な場合には出力信号
と出力ストローブという形式で出力し、余ったビットを
残符号とし、生成できない場合には、出力ストローブを
出力しないといった動作を繰り返すことにより、可変長
のパラレル信号をｋビット幅の固定長パラレル信号に変
換することが可能となる。

ｋビット固定幅となった出力信号（112）は、出力ス
トローブを制御信号として伝送バッファ（14）に書き込
まれる。伝送路の伝送速度をfT（b/s）とすると、伝送
バッファ（14）からはfT/k（b/s）の速度で信号が読み
出され、パラレル／シリアル変換器（15）にてシリアル
信号に変化されて伝送路上に出力される。

以上の説明のとおり、この発明によれば、可変長符号
をｋビットパラレル信号に変換する部分の処理および伝
送バッファの書き込みは一番頻繁な場合でも可変長符号
が発生する毎に行っており、処理速度としては前記従来
例の説明に用いた画素クロックf0を上回る必要がなく、
伝送バッファ（14）からの読み出し速度もfT/kなるクロ
ック速度で実現している。

この結果、伝送路の伝送速度fTがかなり高速な場合で
も、再終段の固定ビット幅のパラレル／シリアル変換部
（15）以外は十分余裕のある低い速度で処理が可能とな
り、回路規模を大きくする必要がなくなる。

また、高速で動く部分もパラレル／シリアル変換が固
定幅で行えることにより、小規模で単純な素子で実現が
可能となる。

〔発明の効果〕

この発明によれば可変長符号をシリアル信号に変換す
ることなく、先行する多重化信号の残符号信号および現
在の多重化信号の符号長の和と固定ビット長とを比較し
てから、セレクタで固定ビット幅のパラレル信号を出力
し、伝送バッファに格納するように構成したので、実際
に高速で動作する回路規模を小さくすることができ、全
体として小型で廉価なものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による画像符号化装置を示
すブロック図、第２図は多重化信号のフォーマット図、
第３図はこの発明の装置における可変／固定パラレル変
換器の内部構成を示すブロック図、第４図は従来の画像
符号化装置のブロック図、第５図は従来の画像符号化装
置の局所的な情報発生の様子を示す図である。 図において、（３）は動き補償予測部、（５）は量子化
・符号化部、（8a），（8b）は第1,第２の可変長符号化
部、（９）は多重化部、（13）は可変／固定パラレル変
換器、（14）は伝送バッファ、（15）はパラレル／シリ
アル変換部である。 なお、図中、同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】デジタル化された入力画像信号と１フレー
   ム前の画像信号を入力して動きベクトルと予測信号を出
   力する動き補償予測部と、 前記入力画像信号と前記予測信号を入力してフレーム間
   差分信号を出力するフレーム間減算器と、 前記フレーム間差分信号を量子化・符号化する量子化・
   符号化部と、 前記量子化・符号化部から出力された量子化・符号化信
   号と前記動き補償予測部から出力された動きベクトルを
   可変長符号化する第１と第２の可変長符号化部と、 前記第１と第２の可変長符号化部で可変長符号化され多
   重化された多重化信号と先行多重化信号の残符号信号の
   符号長の和から、所定ビット幅のパラレル信号を生成で
   きるか否かを判定する比較器と、 前記比較器の比較結果に基づいて、前記残符号信号と伝
   送すべき前記多重化信号を固定ビット幅のパラレル信号
   に変換して伝送バッファに格納する可変／固定パラレル
   変換器と、 前記多重化信号の残符号信号を選択して残符号前値保持
   レジスタに格納させるセレクタと、 を備えた画像符号化装置。