JP2816155B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、銅配線
を有する半導体集積回路装置に適用して有効な技術に関
するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, to a technology effective when applied to a semiconductor integrated circuit device having copper wiring.
LSIの高速化及び高集積化に伴い、低抵抗かつ高信頼
性の配線材料が求められている。近年、これらの要求を
満たす配線材料として、銅比抵抗1.56μΩ−cmが注目さ
れつつある（例えば、特開昭57−155737号公報 第
47回応用物理学会学術講演会予稿集、論文番号30p−Ｎ
−12、第513頁、1986年９月）。With the increase in speed and integration of LSIs, wiring materials with low resistance and high reliability are required. In recent years, as a wiring material satisfying these requirements, copper specific resistance of 1.56 μΩ-cm has been attracting attention (for example, Japanese Patent Application Laid-Open No. 57-155737,
Proceedings of the 47th Annual Meeting of the Japan Society of Applied Physics, paper number 30p-N
-12, p. 513, September 1986).
しかしながら、銅はその中にリン（Ｐ）、ヒ素（As）
等の不純物が含まれると比抵抗が増大するという性質が
あることが例えば、トランザクションオブエーアイエ
ムイー、第143巻、1941年、第272頁（Trans.AIME,143
（1941）,272）トランザクション オブ エーアイエ
ムイー、第147巻、1942年、第48頁（Trans.AIME,147（1
942）,48）トランザクションオブエーアイエムイー、
第152巻、1943年、第103頁（Trans.AIME,152（1943）,1
03）トランザクションオブエーアイエムイー、第106
巻、1946年、第144頁（Trans.AIME,106（1946）,144に
おいて明らかになっている。However, copper has phosphorus (P), arsenic (As) in it.
Inclusion of impurities such as the above has the property of increasing the specific resistance. For example, Transaction of IME, Vol. 143, 1941, p. 272 (Trans. AIME, 143)
(1941), 272) Transaction of AIME, Vol. 147, 1942, p. 48 (Trans.AIME, 147 (1
942), 48) Transaction of AIME,
Vol. 152, 1943, p. 103 (Trans.AIME, 152 (1943), 1)
03) Transaction of AIME, No. 106
Volume, 1946, p. 144 (Trans.AIME, 106 (1946), 144).
本発明者の検討によれば、LSIで通常用いられているP
SG（phospho−silicate glass）膜、BSG（boro−silica
te glass）膜、BPSG（boro−phospho−silicate glas
s）膜等のシリケートガラス膜を銅配線の層間絶縁膜と
して用いた場合、製造工程において行われる熱処理時に
これらの層間絶縁層中の不純物が銅配線中に拡散し、そ
の結果銅配線の抵抗値が増大してしまうという問題があ
った。According to the study of the present inventor, P which is usually used in LSI
SG (phospho-silicate glass) film, BSG (boro-silica)
te glass) film, BPSG (boro-phospho-silicate glas)
s) When a silicate glass film such as a film is used as an interlayer insulating film for copper wiring, impurities in these interlayer insulating layers diffuse into the copper wiring during heat treatment performed in the manufacturing process, and as a result, the resistance value of the copper wiring However, there is a problem in that the number increases.
本発明の目的は、銅配線の抵抗値の増大を防止するこ
とができる技術を提供することにある。An object of the present invention is to provide a technique capable of preventing an increase in the resistance value of a copper wiring.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will become apparent from the description of the present specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
すなわち、本発明の手段は、銅配線が多層に形成され
て成る半導体集積回路装置において、それら銅配線が不
純物の拡散防止膜に覆われている。That is, according to the present invention, in a semiconductor integrated circuit device in which copper wirings are formed in multiple layers, the copper wirings are covered with an impurity diffusion preventing film.
上記した手段によれば、製造工程において行われる熱
処理時に外部から不純物が銅配線中に拡散するのを拡散
防止膜により防止することができるので、銅配線の抵抗
値の増大を防止することができる。According to the above-described means, the diffusion of the impurity from the outside into the copper wiring during the heat treatment performed in the manufacturing process can be prevented by the diffusion prevention film, so that the resistance value of the copper wiring can be prevented from increasing. .
〔発明の実施例〕 以下、本発明の一実施例を図面を用いて具体的に説明
する。Hereinafter, an embodiment of the present invention will be specifically described with reference to the drawings.
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。In all the drawings for describing the embodiments, components having the same function are denoted by the same reference numerals, and a repeated description thereof will be omitted.
第１図は、本発明の一実施例によるバイポーラLSIの
要部を示す断面図である。なお、このバイポーラLSI
は、例えばバイポーラ論理LSIである。FIG. 1 is a sectional view showing a main part of a bipolar LSI according to one embodiment of the present invention. In addition, this bipolar LSI
Is, for example, a bipolar logic LSI.
第１図に示すように、本実施例によるバイポーラLSI
においては、例えばp-型単結晶シリコンから成る半導体
基板１の表面に例えばn+型の埋め込み層２が設けられ、
この半導体基板１上に例えばｎ型のシリコンのエピタキ
シャル層３が設けられている。このエピタキシャル層３
の所定部分には例えばSiO2膜のようなフィールド絶縁膜
４が設けられ、これにより素子間分離及び素子内の分離
が行われている。このフィールド絶縁膜４の下方には、
例えばp+型のチャネルストッパ領域５が設けられてい
る。また、このフィールド絶縁膜４で囲まれた部分のエ
ピタキシャル層３中には、例えばｐ型の真性ベース領域
６及び例えば真性ベース領域６の引き出し領域としての
p+型のグラフトベース領域７が設けられ、この真性ベー
ス領域６中に例えばn+型のエミッタ領域８が設けられて
いる。そして、このエミッタ領域８と、前記真性ベース
領域６と、この真性ベース領域６の下方におけるエピタ
キシャル層３及び埋め込み層２から成るコレクタ領域と
により、npn型バイポーラトランジスタが構成されてい
る。As shown in FIG. 1, the bipolar LSI according to the present embodiment
, An n + type buried layer 2 is provided on the surface of a semiconductor substrate 1 made of, for example, p − type single crystal silicon,
An epitaxial layer 3 of, for example, n-type silicon is provided on the semiconductor substrate 1. This epitaxial layer 3
A field insulating film 4 such as a SiO 2 film is provided at a predetermined portion, for example, to perform isolation between elements and isolation within an element. Below this field insulating film 4,
For example, a p + type channel stopper region 5 is provided. In the epitaxial layer 3 in a portion surrounded by the field insulating film 4, for example, a p-type intrinsic base region 6 and, for example, an extraction region of the intrinsic base region 6 are provided.
A p + -type graft base region 7 is provided. In the intrinsic base region 6, for example, an n + -type emitter region 8 is provided. The emitter region 8, the intrinsic base region 6, and the collector region including the epitaxial layer 3 and the buried layer 2 below the intrinsic base region 6 constitute an npn-type bipolar transistor.
符号９は、埋め込み層２と接続されている例えばn+型
のコレクタ取り出し領域である。符号10は、前記フィー
ルド絶縁膜４に連なって設けられている例えばSiO2膜の
ような絶縁膜である。また、符号11は、例えばSi3N4膜
のような絶縁膜である。これらの絶縁膜10,11には、前
記グラフトベース領域７及び前記エミッタ領域８に対応
してそれぞれ開口12a,12bが設けられている。そして、
この開口12aを通じて前記グラフトベース領域７に多結
晶シリコン膜から成るベース引き出し電極13が接続され
ているとともに、開口12bを通じて前記エミッタ領域８
上に例えばヒ素のようなｎ型不純物がドープされた多結
晶シリコンエミッタ電極14が設けられている。また、符
号15,16,17は例えばCVD（Ｃhemical Ｖapor Ｄepositio
n）SiO2膜のような絶縁膜であり、符号18は例えばSi3N4
膜のような絶縁膜であり、符号19は例えばPSG膜のよう
な絶縁膜である。Reference numeral 9 denotes, for example, an n + -type collector extraction region connected to the buried layer 2. Reference numeral 10 denotes an insulating film, such as a SiO 2 film, provided in continuation with the field insulating film 4. Reference numeral 11 denotes an insulating film such as a Si 3 N 4 film. These insulating films 10 and 11 are provided with openings 12a and 12b corresponding to the graft base region 7 and the emitter region 8, respectively. And
A base extraction electrode 13 made of a polycrystalline silicon film is connected to the graft base region 7 through the opening 12a, and the emitter region 8 is formed through the opening 12b.
A polysilicon emitter electrode 14 doped with an n-type impurity such as arsenic is provided thereon. Reference numeral 15, 16 and 17 for example, CVD (C hemical V apor D epositio
n) An insulating film such as a SiO 2 film, and reference numeral 18 is, for example, Si 3 N 4
Reference numeral 19 denotes an insulating film such as a PSG film.
符号20a,20b,20cは、それ自身がP,B等の不純物を含ま
ず、しかもこれらの不純物の拡散を防止することのでき
る拡散防止膜であって、例えば窒化チタン（TiN）膜の
ような導電性を有する膜から成る。これらの拡散防止膜
20a,20b,20cは、前記絶縁膜17,18に設けられた開口21a,
21b,21cを通じて前記ベース引き出し電極13、前記多結
晶シリコンエミッタ電極14及び前記コレクタ取り出し領
域９に接続されている。そして、これらの拡散防止膜20
a,20b,20cの上に、一層目の銅配線22a,22b,22cが設けら
れている。Reference numerals 20a, 20b, and 20c denote diffusion preventing films that do not themselves contain impurities such as P and B and that can prevent the diffusion of these impurities, such as a titanium nitride (TiN) film. It is made of a conductive film. These diffusion barrier films
20a, 20b, 20c are openings 21a, provided in the insulating films 17, 18,
The base extraction electrode 13, the polycrystalline silicon emitter electrode 14, and the collector extraction region 9 are connected through 21b and 21c. And, these diffusion prevention films 20
First copper wirings 22a, 22b, 22c are provided on a, 20b, 20c.
前記拡散防止膜20a,20b,20cにより、下地の絶縁膜19
中の不純物が熱処理中に前記銅配線22a,22b,22c中に拡
散することを防止することができる。また、これらの拡
散防止膜20a,20b,20cにより、銅配線22a,22b,22cの下地
絶縁膜19に対する接着性の向上を図ることができる。The diffusion preventing films 20a, 20b, and 20c allow the underlying insulating film 19 to be formed.
It is possible to prevent the impurities therein from diffusing into the copper wirings 22a, 22b, 22c during the heat treatment. Further, the adhesion of the copper wirings 22a, 22b, 22c to the base insulating film 19 can be improved by the diffusion preventing films 20a, 20b, 20c.
さらに、拡散防止膜20a,20b,20cによって前記ベース
引き出し電極13、前記多結晶シリコンエミッタ電極14及
び前記コレクタ取り出し領域９と前記銅配線22a,22b,22
cとの反応を防止することができる。符号23は、それ自
身がP,B等の不純物を含まず、しかもこれらの不純物の
拡散を防止することのできる拡散防止膜であって、例え
ばプラズマCVDにより形成されたSiO膜のような絶縁膜か
ら成る。Further, the base lead-out electrode 13, the polycrystalline silicon emitter electrode 14, the collector lead-out region 9 and the copper wirings 22a, 22b, 22 are formed by the diffusion prevention films 20a, 20b, 20c.
Reaction with c can be prevented. Reference numeral 23 denotes an anti-diffusion film which does not itself contain impurities such as P and B and can prevent diffusion of these impurities, and is, for example, an insulating film such as an SiO film formed by plasma CVD. Consists of
この拡散防止膜23によって後述の絶縁膜24中の不純物
が熱処理時に前記銅配線22a,22b,22c中に拡散すること
による配線抵抗の増大を防止することができる。なお、
この拡散防止膜23の膜厚は、例えば1000Å程度以上とす
るのが好ましい。また、符号24は例えばBPSG膜のような
絶縁膜であり、符号25は例えばプラズマCVDにより形成
されたSiO膜のような絶縁膜から成る拡散防止膜であ
る。なお、前記絶縁膜24としては、例えばPSG膜やBSG膜
を用いることもできる。本実施例においては、前記拡散
防止膜23、前記絶縁膜24及び前記拡散防止膜25の全体に
より一層目の層間絶縁膜が構成されている。The diffusion preventing film 23 prevents an impurity in the insulating film 24 described later from diffusing into the copper wirings 22a, 22b, 22c during the heat treatment, thereby preventing an increase in wiring resistance. In addition,
The thickness of the diffusion preventing film 23 is preferably, for example, about 1000 ° or more. Reference numeral 24 denotes an insulating film such as a BPSG film, and reference numeral 25 denotes a diffusion preventing film formed of an insulating film such as an SiO film formed by plasma CVD. The insulating film 24 may be, for example, a PSG film or a BSG film. In the present embodiment, the first interlayer insulating film is constituted by the whole of the diffusion preventing film 23, the insulating film 24 and the diffusion preventing film 25.
前記拡散防止膜25の上には、二層目の銅配線26が設け
られている。この銅配線26は、前記拡散防止膜23、前記
絶縁膜24及び前記拡散防止膜25に設けられたスルーホー
ル27を通じて前記銅配線21aに接続されている。また、
符号28は、例えばプラズマCVDにより形成されたSiO膜の
ような絶縁膜から成る拡散防止膜であり、符号29は、表
面平坦化用のスピンオンガラス（SOG）膜であり、符号3
0は、例えばプラズマCVDにより形成されたSiO膜のよう
な絶縁膜から成る拡散防止膜である。前記拡散防止膜2
8、前記SOG膜29及び前記拡散防止膜30の全体により二層
目の層間絶縁膜が構成されている。符号31は三層目の銅
配線であって、この銅配線31a,31bは、前記拡散防止膜2
8、前記SOG膜29及び前記拡散防止膜20に設けられている
スルーホール32を通じて前記銅配線26に接続されてい
る。また、符号33は、例えばプラズマCVDにより形成さ
れたSiO膜のような絶縁膜から成る拡散防止膜であり、
保護膜を兼用している。この拡散防止膜33には開口33a
が設けられ、この開口33aを通じて前記銅配線31bに銅ワ
イヤー34がボンディングされている。On the diffusion preventing film 25, a second-layer copper wiring 26 is provided. The copper wiring 26 is connected to the copper wiring 21a through through holes 27 provided in the diffusion prevention film 23, the insulating film 24, and the diffusion prevention film 25. Also,
Reference numeral 28 denotes a diffusion preventing film made of an insulating film such as an SiO film formed by, for example, plasma CVD, and reference numeral 29 denotes a spin-on glass (SOG) film for planarizing the surface;
Numeral 0 is a diffusion prevention film made of an insulating film such as an SiO film formed by plasma CVD. The diffusion prevention film 2
8. The second interlayer insulating film is constituted by the entirety of the SOG film 29 and the diffusion preventing film 30. Reference numeral 31 denotes a third-layer copper wiring, and the copper wirings 31a and 31b are
8, connected to the copper wiring 26 through through holes 32 provided in the SOG film 29 and the diffusion prevention film 20. Reference numeral 33 denotes a diffusion prevention film made of an insulating film such as an SiO film formed by plasma CVD, for example.
Also serves as a protective film. The diffusion prevention film 33 has an opening 33a.
And a copper wire 34 is bonded to the copper wiring 31b through the opening 33a.
上述のことから明らかなように、本実施例において
は、一層目の銅配線22a,22b,22cは拡散防止膜20a,20b,2
0c,23により完全に覆われている。これによって、例え
ばBPSG膜のような絶縁膜24をリフローさせるために例え
ば700℃程度で熱処理を行った時に、この絶縁膜24、絶
縁膜19及び多結晶シリコンエミッタ電極14からB,P,As等
の不純物が前記銅配線22a,22b,22c中に拡散するのを防
止することができる。従って、熱処理によりこれらの銅
配線22a,22b,22cの抵抗値が増大するのを効果的に防止
することができる。同様に、二層目の銅配線26は、前記
スルーホール27の内部でBPSG膜のような絶縁膜24と接触
していることを除いて拡散防止膜25,28によりほぼ完全
に覆われているため、例えば、SOG膜のような絶縁膜29
をベークするために、400℃程度で熱処理を行った時に
前記絶縁膜24からB,P等の不純物が前記銅配線22a,22b,2
2c中に拡散するのを防止することができ、従ってこの銅
配線26の抵抗値が増大するのを効果的に防止することが
できる。また、三層目の銅配線31a,31bは前記スルーホ
ール32の内部でSOG膜のような絶縁膜29と接触している
ことを除いては、拡散防止膜30,33によりほぼ完全に覆
われているため、熱処理時にこの銅配線31a,31bに外部
から不純物が拡散するのを防止することができ、従って
この銅配線31a,31bの抵抗値が増大するのを効果的に防
止することができる。このように銅配線22a,22b,22c,2
6,31a,31bの抵抗値が増大するのを防止することができ
るので、銅本来の低比抵抗を有効に利用することがで
き、これによって配線抵抗の極めて低い銅配線22a,22b,
22c,26,31a,31bを得ることができる。従って、LSIの高
速動作化を図ることができる。As is apparent from the above, in the present embodiment, the first-layer copper wirings 22a, 22b, and 22c are the diffusion prevention films 20a, 20b, and 2c.
It is completely covered by 0c, 23. Thus, for example, when a heat treatment is performed at about 700 ° C. in order to reflow the insulating film 24 such as a BPSG film, B, P, As, etc. Can be prevented from diffusing into the copper wirings 22a, 22b, 22c. Therefore, it is possible to effectively prevent the resistance values of these copper wirings 22a, 22b, 22c from increasing due to the heat treatment. Similarly, the second-layer copper wiring 26 is almost completely covered with the diffusion preventing films 25 and 28 except that the second-layer copper wiring 26 is in contact with the insulating film 24 such as a BPSG film inside the through hole 27. Therefore, for example, an insulating film 29 such as an SOG film
In order to bake, when heat treatment is performed at about 400 ° C., impurities such as B and P are removed from the insulating film 24 by the copper wirings 22 a, 22 b and 2.
Diffusion into 2c can be prevented, so that the resistance value of copper wiring 26 can be effectively prevented from increasing. The third-layer copper wirings 31a and 31b are almost completely covered with the diffusion preventing films 30 and 33, except that they are in contact with the insulating film 29 such as the SOG film inside the through holes 32. Therefore, it is possible to prevent impurities from diffusing from the outside into the copper wirings 31a and 31b during the heat treatment, and thus it is possible to effectively prevent the resistance of the copper wirings 31a and 31b from increasing. . Thus, the copper wirings 22a, 22b, 22c, 2
Since the resistance values of 6, 31a, 31b can be prevented from increasing, it is possible to effectively use the original low specific resistance of copper, and thereby copper wirings 22a, 22b, having extremely low wiring resistance.
22c, 26, 31a and 31b can be obtained. Accordingly, high-speed operation of the LSI can be achieved.
なお、前記銅配線22a,22b,22c,25,31a,31bの材料とし
ては、例えば無酸素銅や電気銅を用いることができる。
電気銅を用いる場合には、水素脆性による粒界割れを防
止する見地から、固溶酸素濃度は例えば0.03％以下とす
るのが好ましい。また、前記拡散防止膜23,25,28,30,33
としては、例えばプラズマCVDにより形成された窒化シ
リコン（SiN）膜やアルミナ（Al2O3）膜を用いることも
できる。As the material of the copper wirings 22a, 22b, 22c, 25, 31a, 31b, for example, oxygen-free copper or electrolytic copper can be used.
When electrolytic copper is used, the concentration of dissolved oxygen is preferably, for example, 0.03% or less from the viewpoint of preventing grain boundary cracking due to hydrogen embrittlement. Further, the diffusion prevention film 23, 25, 28, 30, 33
For example, a silicon nitride (SiN) film or an alumina (Al 2 O 3 ) film formed by plasma CVD can be used.
次に、上述のように構成されたバイポーラLSIの製造
方法の一例について説明する。Next, an example of a method for manufacturing the bipolar LSI configured as described above will be described.
まず、例えば特公昭55−27469号公報に記載されてい
る製造方法と同様に工程を進めて第２図に示す絶縁膜19
及び開口21a,21b,21cまで形成する。First, the process is advanced in the same manner as in the manufacturing method described in, for example, Japanese Patent Publication No. 55-27469, and the insulating film 19 shown in FIG.
And openings 21a, 21b, 21c.
次に第３図に示すように、前記開口21a,21b,21cにお
けるベース引き出し電極13、多結晶シリコンエミッタ電
極14及びコレクタ取り出し領域９の上に例えば反応性ス
パッタにより全面に例えば膜厚1000〜2000Å程度のTiN
膜35を形成する。次に例えばスパッタにより銅膜36を形
成した後、この銅膜36の上に所定形状のレジストパター
ン37を形成する。Next, as shown in FIG. 3, the base extraction electrode 13, the polycrystalline silicon emitter electrode 14, and the collector extraction region 9 in the openings 21a, 21b, and 21c are formed, for example, with a thickness of 1000 to 2,000 mm by reactive sputtering. Degree of TiN
A film 35 is formed. Next, after a copper film 36 is formed by, for example, sputtering, a resist pattern 37 having a predetermined shape is formed on the copper film 36.
次に、このレジストパターン37をマスクとして前記銅
膜36及び前記TiN膜35をイオンミリングすることによ
り、第４図に示すように、拡散防止膜20a,20b,20c及び
銅配線22a,22b,22cを形成する。この後、前記レジスト
パターン37を除去する。Next, the copper film 36 and the TiN film 35 are ion-milled using the resist pattern 37 as a mask, as shown in FIG. 4, so that the diffusion preventing films 20a, 20b, 20c and the copper wirings 22a, 22b, 22c are formed. To form Thereafter, the resist pattern 37 is removed.
次に第５図に示すように、例えばプラズマCVDにより
全面に拡散防止膜23を形成し、次に絶縁膜24を全面に順
次形成した後、熱処理を行うことにより絶縁膜24をリフ
ローさせて表面の平坦化を行う。なお、前記絶縁膜24と
して例えばSOG膜を用いることによっても表面の平坦化
を行うことができる。この場合には、このSOG膜の塗布
後にベークを行う。次に、拡散防止膜25を全面に形成し
た後、これらの拡散防止膜25、絶縁膜24及び拡散防止膜
23の所定部分をエッチング除去してスルーホール27を形
成する。次に、一層目の銅配線22a,22b,22cの形成に用
いた方法と同様な方法で二層目の銅配線26を形成する。
なお、前記スルーホール27を形成した後に全面に例えば
TiN膜のような導電性を有する拡散防止膜（図示せず）
を形成し、この拡散防止膜の上に銅配線26を形成するこ
とにより、前記スルーホール27の内部を含めて銅配線27
を拡散防止膜により完全に覆うことができる。Next, as shown in FIG. 5, a diffusion preventing film 23 is formed on the entire surface by, for example, plasma CVD, and then an insulating film 24 is sequentially formed on the entire surface. Is flattened. The surface can be flattened by using, for example, an SOG film as the insulating film 24. In this case, baking is performed after the application of the SOG film. Next, after the diffusion prevention film 25 is formed on the entire surface, the diffusion prevention film 25, the insulating film 24, and the diffusion prevention film are formed.
A predetermined portion of 23 is removed by etching to form a through hole 27. Next, a second-layer copper wiring 26 is formed by a method similar to that used for forming the first-layer copper wirings 22a, 22b, and 22c.
In addition, after forming the through hole 27, for example,
Conductive diffusion barrier film such as TiN film (not shown)
Is formed, and a copper wiring 26 is formed on the diffusion preventing film, so that the copper wiring 27 including the inside of the through hole 27 is formed.
Can be completely covered with the diffusion prevention film.
次に第１図に示すように、拡散防止膜28,表面平坦化
用のSOG膜29及び拡散防止膜30を順次形成した後、これ
らの拡散防止膜30、SOG膜29及び拡散防止膜28の所定部
分をエッチング除去してスルーホール32を形成する。次
に、三層目の銅配線31a,31bを形成した後、全面に拡散
防止膜33を形成する。次に、この拡散防止膜33の所定部
分をエッチング除去して開口33aを形成した後、この開
口33aを通じて例えばボールボンディングにより銅ワイ
ヤー34を前記銅配線31bにボンディングして、目的とす
るバイポーラLSIを完成させる。なお、実際には、開口3
3aの形成まではウエーハ状態で行い、このウエーハを半
導体チップに切断した後に銅ワイヤー34のボンディング
を行う。Next, as shown in FIG. 1, after sequentially forming a diffusion prevention film 28, an SOG film 29 for flattening the surface, and a diffusion prevention film 30, these diffusion prevention films 30, SOG film 29 and diffusion prevention film 28 are formed. A predetermined portion is removed by etching to form a through hole 32. Next, after forming the third-layer copper wirings 31a and 31b, a diffusion preventing film 33 is formed on the entire surface. Next, after a predetermined portion of the diffusion preventing film 33 is removed by etching to form an opening 33a, a copper wire 34 is bonded to the copper wiring 31b through the opening 33a by, for example, ball bonding, thereby forming a target bipolar LSI. Finalize. Actually, the opening 3
The formation of 3a is performed in a wafer state, and after cutting this wafer into semiconductor chips, copper wires 34 are bonded.
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。As mentioned above, although the present invention was explained concretely based on an example, the present invention is not limited to the above-mentioned example.
It goes without saying that various changes can be made without departing from the scope of the invention.
例えば、上述の実施例においては、三層の銅配線を有
するLSIに本発明を適用した場合について説明したが、
本発明は、銅配線の層数にかかわりなく適用することが
できる。また、本発明は、バイポーラLSI以外の銅配線
を有する各種半導体集積回路装置に適用することができ
る。For example, in the above embodiment, the case where the present invention is applied to an LSI having three layers of copper wiring has been described.
The present invention can be applied irrespective of the number of copper wiring layers. Further, the present invention can be applied to various semiconductor integrated circuit devices having a copper wiring other than the bipolar LSI.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
すなわち、銅配線の抵抗値の増大を防止することがで
きる。That is, an increase in the resistance value of the copper wiring can be prevented.
第１図は、本発明の一実施例であるバイポーラLSIの要
部を示す断面図。 第２図〜第５図は、第１図に示すバイポーラLSIの製造
方法の一例を工程順に説明するための断面図である。 図中、１……p-型単結晶シリコン半導体基板、２……n+
型埋め込み層、３……エピタキシャル層、４……フィー
ルド絶縁膜、５……p+型領域、６……ｐ型真性ベース領
域、７……p+グラフトベース領域、８……エミッタ領
域、９……n+型領域、10,11……絶縁膜、12a,b……開口
部、15,16,17,18,19……絶縁膜、20a,20b,20c……拡散
防止膜、22a,22b,22c……銅配線、23……拡散防止膜、2
4……絶縁膜、25……拡散防止膜、26……銅配線。FIG. 1 is a sectional view showing a main part of a bipolar LSI according to one embodiment of the present invention. 2 to 5 are cross-sectional views for explaining an example of a method of manufacturing the bipolar LSI shown in FIG. 1 in the order of steps. In the figure, 1 ...... p - type single-crystal silicon semiconductor substrate, 2 ...... n +
Embedding layer, 3 ... Epitaxial layer, 4 ... Field insulating film, 5 ... P + type region, 6 ... P-type intrinsic base region, 7 ... P + graft base region, 8 ... Emitter region, 9 ... n + type regions, 10, 11 ... insulating films, 12a, b ... openings, 15, 16, 17, 18, 19 ... insulating films, 20a, 20b, 20c ... diffusion preventing films, 22a, 22b, 22c: copper wiring, 23: anti-diffusion film, 2
4… Insulation film, 25… Diffusion prevention film, 26 …… Copper wiring.
Claims (3)
れた層間絶縁膜を介して銅配線が多層に形成されて成る
半導体集積回路装置であって、 該半導体基板主面上に、不純物の拡散を防止する導電性
の第１の拡散防止膜を介して設けられている下層の銅配
線と、 該下層の銅配線上に設けられている不純物の拡散を防止
する絶縁性の第２の拡散防止膜と、 該第２の拡散防止膜上に形成された不純物が含有された
層間絶縁膜と、 該層間絶縁膜を覆うように形成された不純物の拡散を防
止する絶縁性の第３の拡散防止膜と、 該下層の銅配線上において該第３の拡散防止膜、該層間
絶縁膜及び該第２の拡散防止膜からなる積層層間絶縁膜
に、スルーホールが設けられ、該積層層間絶縁膜のスル
ーホール内の該下層の銅配線およびスルーホールの側壁
を覆うように導電性を有する第４の拡散防止膜が形成さ
れ、 該スルーホール内の導電性を有する第４の拡散防止膜を
介して該下層の銅配線と接続し、該第３の拡散防止膜上
に延びる上層の銅配線と、から成ることを特徴とする半
導体集積回路装置。1. A semiconductor integrated circuit device comprising a plurality of copper wirings formed on a main surface of a semiconductor substrate via an interlayer insulating film containing a predetermined impurity, wherein an impurity is formed on the main surface of the semiconductor substrate. A lower copper wiring provided through a conductive first diffusion prevention film for preventing diffusion of an impurity, and an insulating second copper wiring for preventing diffusion of impurities provided on the lower copper wiring. An anti-diffusion film; an interlayer insulating film containing impurities formed on the second anti-diffusion film; and a third insulating film for preventing diffusion of the impurities formed to cover the inter-layer insulating film. A through hole is provided in a diffusion prevention film, and a laminated interlayer insulation film comprising the third diffusion prevention film, the interlayer insulation film and the second diffusion prevention film on the underlying copper wiring; The side of the lower layer copper wiring and the through hole in the through hole of the film A fourth diffusion barrier film having conductivity is formed so as to cover the third diffusion layer via the fourth diffusion barrier film having conductivity in the through hole. An upper layer copper wiring extending over the prevention film.
であり、前記第２および第３の拡散防止膜のそれぞれは
酸化シリコン膜、窒化シリコン膜およびアルミナ膜のい
ずれかひとつが選択されたものであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。2. The first and fourth diffusion barrier films are made of titanium nitride, and each of the second and third diffusion barrier films is selected from one of a silicon oxide film, a silicon nitride film and an alumina film. 2. The semiconductor integrated circuit device according to claim 1, wherein the semiconductor integrated circuit device is provided.
ン、ヒ素又はホウ素であることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein said impurity contained in said interlayer insulating film is phosphorus, arsenic or boron.
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| JP18561888A JP2816155B2 (en) | 1988-07-27 | 1988-07-27 | Semiconductor integrated circuit device |
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