JP2806084B2 - Automatic equalizer - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、デジタル化された信号
を自動的に等化する自動等化器、特にインパルス反応信
号におけるプリカーサ成分とポストカーサ成分の両方に
非線形歪を受けている信号を自動的に等化する自動等化
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic equalizer for automatically equalizing a digitized signal, and more particularly, to a signal having nonlinear distortion in both a precursor component and a postcursor component in an impulse response signal. The present invention relates to an automatic equalizer for automatically equalizing.
【0002】[0002]
【従来の技術】従来の非線形歪を受けた信号を等化する
自動等化器として、RAMを用いた判定帰還型自動等化
器がある。2. Description of the Related Art As a conventional automatic equalizer for equalizing a signal subjected to nonlinear distortion, there is a decision feedback type automatic equalizer using a RAM.
【0003】図8は従来のRAM判定帰還型自動等化器
の一例を示す図である。ここでは入力信号として非線形
歪を受けた“001”が既に入力され“0”が現在入力
されている信号として解説する。また、シフトレジスタ
30には、これまでに判定された判定結果“001”が
入力されている。FIG. 8 is a diagram showing an example of a conventional RAM decision feedback type automatic equalizer. Here, an explanation will be given assuming that “001” which has been subjected to nonlinear distortion has already been input as an input signal and “0” is a signal currently input. Further, the determination result “001” determined so far is input to the shift register 30.
【0004】まず、RAM25のアドレスとして下位1
ビット以外はシフトレジスタ30から“001”を供給
し、下位1ビットへはビット生成器31から“0”を供
給する。これによりRAM25から入力信号として
“0”の入力を仮定した推定値が出力される。減算器2
7では、入力信号からRAM25の出力を引き、“0”
が入力されたと仮定した時に対する誤差信号を出力す
る。減算器27の出力は、レジスタ28に一時的に格納
される。[0004] First, the lower 1
Other than the bits, “001” is supplied from the shift register 30, and “0” is supplied from the bit generator 31 to the lower one bit. As a result, the RAM 25 outputs an estimated value assuming that "0" is input as an input signal. Subtractor 2
In step 7, the output of the RAM 25 is subtracted from the input signal to obtain "0".
Output an error signal with respect to the time when it is assumed that is input. The output of the subtracter 27 is temporarily stored in the register 28.
【0005】次にRAM25の下位1ビットへビット生
成器31から“1”を供給し、RAM25から入力信号
として“1”の入力を仮定した推定値を出力させる。同
様に減算器27で入力信号からRAM25の出力を引き
“1”の入力を仮定した時に対する誤差信号を出力す
る。Next, "1" is supplied from the bit generator 31 to the lower 1 bit of the RAM 25, and the RAM 25 outputs an estimated value assuming that "1" is input as an input signal. Similarly, the output of the RAM 25 is subtracted from the input signal by the subtracter 27, and an error signal is output when the input of "1" is assumed.
【0006】比較器29では、“0”の誤差信号である
レジスタ28の出力と“1”の誤差信号である減算器2
7の出力のそれぞれの絶対値を比較しどちらの誤差信号
が小さいかを比較する。“0”に対応する誤差信号が
“1”に対応する誤差信号より小さい場合には、“0”
の入力が正しいとして判定値として“0”が出力され
る。そして、RAM25のアドレス“0010”に対応
するRAM25の内容は、誤差信号を用いて修正器26
で修正信号を計算してRAM25に出力され修正され
る。そして、シフトレジスタ30へは新たに“0”が入
力され全体がシフトされて“010”となる。これらの
操作を繰り返すことにより等化が行われる。In the comparator 29, the output of the register 28 which is an error signal of "0" and the subtracter 2 which is an error signal of "1"
7 are compared with each other to determine which error signal is smaller. If the error signal corresponding to “0” is smaller than the error signal corresponding to “1”, “0”
Is determined to be correct, "0" is output as the determination value. Then, the content of the RAM 25 corresponding to the address “0010” of the RAM 25 is determined by using the error signal
, A correction signal is calculated and output to the RAM 25 for correction. Then, "0" is newly input to the shift register 30, and the whole is shifted to "010". Equalization is performed by repeating these operations.
【0007】しかし、以上の説明からわかるように、こ
のような構成のRAM判定帰還型自動等化器では、符号
間干渉はインパルス応答におけるポストカーサ成分だけ
と仮定しており、原理的にプリカーサ成分を等化するこ
とができない。そこで、プリカーサ成分の等化ができる
トランスバーサル型自動等化器をRAM判定帰還型自動
等化器に組み合わせる方式が用いられている。その構成
図を図9に示す。However, as can be understood from the above description, in the RAM decision feedback type automatic equalizer having such a configuration, the intersymbol interference is assumed to be only the postcursor component in the impulse response. Cannot be equalized. Therefore, a method is used in which a transversal type automatic equalizer capable of equalizing a precursor component is combined with a RAM decision feedback type automatic equalizer. FIG. 9 shows a configuration diagram thereof.
【0008】図9において、入力信号は、遅延器32へ
入力される。入力信号および遅延器32の各出力信号
は、各タップ33でそれぞれタップ係数が掛けられ出力
される。各タップ33の出力は、加算器34で加算さ
れ、RAM判定帰還型等化器35へ入力される。RAM
判定帰還型等化器35では、入力信号のポストカーサ成
分を等化する一方、入力信号のプリカーサ成分を等化す
るようにタップ33へタップ係数を修正する信号を出力
する。これにより、プリカーサ成分はトランスバーサル
型自動等化器でポストカーサ成分はRAM判定帰還型自
動等化器35で等化を行うことができる。In FIG. 9, an input signal is input to a delay unit 32. The input signal and each output signal of the delay unit 32 are output after being multiplied by a tap coefficient at each tap 33. The output of each tap 33 is added by an adder 34 and input to a RAM decision feedback equalizer 35. RAM
The decision feedback equalizer 35 equalizes the postcursor component of the input signal, and outputs a signal for correcting the tap coefficient to the tap 33 so as to equalize the precursor component of the input signal. Thus, the precursor component can be equalized by the transversal type automatic equalizer, and the postcursor component can be equalized by the RAM decision feedback type automatic equalizer 35.
【0009】[0009]
【発明が解決しようとする課題】トランスバーサル型自
動等化器は、線形歪に対しては効果的に動作するが、非
線形歪に対しては十分な等化ができない。そのため、入
力信号のインパルス応答におけるプリカーサ成分の非線
形性が線形歪と近似できないような状態では、図9に示
す方式で十分な等化能力を得ることができない。The transversal automatic equalizer operates effectively for linear distortion, but cannot perform sufficient equalization for nonlinear distortion. Therefore, in a state where the nonlinearity of the precursor component in the impulse response of the input signal cannot be approximated to linear distortion, it is not possible to obtain a sufficient equalization capability by the method shown in FIG.
【0010】[0010]
【課題を解決するための手段】本発明において前記課題
を解決するために提供する自動等化器は、符号間干渉歪
を受けたデジタル入力信号とそれに対応するN(Nは1
以上の整数)個の推定信号を受けて、それぞれN個の誤
差を求め出力する誤差検出器と、前記誤差検出器からの
N個の出力の絶対値を比較し前記デジタル入力信号の歪
む前の値を推定し出力する比較器と、前記デジタル入力
信号と前記N個の誤差の絶対値が最小である推定信号を
受けて修正信号を出力する修正器と、前記デジタル入力
信号に対して、インパルス応答のプリカーサ成分の状態
数であるN個の推定信号を出力する推定信号記憶器と、
前記比較器の出力を受けて、前記推定信号記憶器から推
定信号を読み出す時と前記修正器の出力を書き込む時に
おける前記推定信号記憶器のアドレス信号を生成するア
ドレス生成器とから構成されていることを特徴とする。According to the present invention, there is provided an automatic equalizer provided with a digital input signal subjected to intersymbol interference distortion and a corresponding N (where N is 1).
The above-mentioned (integer) estimated signals are received, and an error detector for obtaining and outputting N errors respectively is compared with the absolute values of the N outputs from the error detector, and the digital input signal is obtained before distortion. A comparator for estimating and outputting a value; a correcting unit for receiving the digital input signal and an estimated signal having an absolute value of the N errors being the minimum and outputting a correction signal; and an impulse for the digital input signal. An estimated signal storage that outputs N estimated signals that are the number of states of the precursor component of the response;
An address generator for generating an address signal of the estimated signal storage when receiving the output of the comparator and reading the estimated signal from the estimated signal storage and writing the output of the corrector. It is characterized by the following.
【0011】[0011]
【作用】RAM判定帰還型自動等化器における判定方式
を、インパルス応答におけるプリカーサ成分を考慮した
判定方式にすることによりプリカーサ成分を含めた非線
形歪の等化が行える。本発明では、プリカーサの成分の
時間的長さに対応した状態の全てについて仮判定を行
い、その中から最も判定誤差の少ない仮判定信号を確定
された判定信号として選択することにより等化を行って
いる。The non-linear distortion including the precursor component can be equalized by making the decision system in the RAM decision feedback type automatic equalizer a consideration in consideration of the precursor component in the impulse response. In the present invention, equalization is performed by performing a tentative decision on all of the states corresponding to the temporal lengths of the components of the precursor, and selecting a tentative decision signal having the smallest decision error from the tentative decision signals as the decided decision signal. ing.
【0012】[0012]
【実施例】次に、本発明について図面を参照して説明す
る。図1は、本発明の一実施例を示す構成図である。Next, the present invention will be described with reference to the drawings. FIG. 1 is a configuration diagram showing one embodiment of the present invention.
【0013】ここでは、問題となる符号間干渉の長さが
インパルス応答におけるプリカーサ成分が2ビットでポ
ストカーサ成分が3ビットと仮定し、入力信号として非
線形歪を受けた“010011”がこの順に既に入力さ
れ“0”が現在の入力されて“1010”がこの順にこ
れから入力される信号として解説する。Here, it is assumed that the length of the intersymbol interference, which is a problem, is 2 bits for the precursor component and 3 bits for the postcursor component in the impulse response. The input “0” will be described as the current input and “1010” will be the signal to be input in this order.
【0014】アドレス生成器3には、これまでに判定さ
れた判定結果の6ビット分“010011”が格納され
ている。ポストカーサ成分の等化は、上記6ビットの内
の下位3ビット“011”によって行われる。The address generator 3 stores 6 bits of "010011" of the result of the judgment made so far. The equalization of the postcursor component is performed by the lower three bits “011” of the above six bits.
【0015】まず、推定信号の読み出し時にアドレス生
成器3では、現信号とプリカーサ成分の状態を示す23
個の信号“000”から“111”が生成される。推定
信号記憶器1のアドレスの6ビット中の上位3ビットへ
は上記判定結果の上位3ビット“011”を供給し、下
位3ビットへは前記8個の現信号ならびにプリカーサ成
分を示す上述した3ビットの信号を順次供給されるよう
に動作する。これにより、例えば下位3ビットが“00
0”ならば推定信号記憶器1から入力信号として、現在
が“0”でその次に“0”そのまた次に“0”が入力さ
れると仮定した推定値が出力される。First, at the time of reading the estimated signal, the address generator 3 shows the state of the current signal and the precursor component as 2 3.
“111” is generated from the signals “000”. The upper 3 bits “011” of the determination result are supplied to the upper 3 bits of the 6 bits of the address of the estimated signal storage 1, and the lower 3 bits represent the eight current signals and the precursor components described above, which indicate the precursor components. It operates so that bit signals are sequentially supplied. Thereby, for example, the lower three bits are set to “00”.
If it is "0", an estimated value is output from the estimated signal storage 1 as an input signal, assuming that the current is "0", "0" is input next, and "0" is input next.
【0016】誤差検出器4では、入力信号から順次出力
される推定信号記憶器1の8個の出力をそれぞれ引くこ
とにより推定信号記憶器1の下位アドレス3ビットに対
応する誤差信号がそれぞれ出力される。8個のそれぞれ
の誤差信号は、更にその絶対値が求められ、推定信号記
憶器1の下位アドレス“000”に対応した誤差信号と
して一時的に記憶される。The error detector 4 subtracts the eight outputs of the estimated signal storage 1 sequentially output from the input signal to output error signals corresponding to the lower 3 bits of the estimated signal storage 1 respectively. You. The absolute value of each of the eight error signals is further obtained, and is temporarily stored as an error signal corresponding to the lower address “000” of the estimated signal storage 1.
【0017】次に、推定信号記憶器1の下位3ビットが
“001”となると、入力信号として現在が“0”でそ
の次に“0”そのまた次に“1”が入力されると仮定し
た推定値が出力され、誤差検出器4では、その推定信号
と入力信号の差を求め、更にその絶対値が求めることに
より“001”に対する誤差信号が得られ、推定信号記
憶器1の下位アドレス“001”に対応した誤差信号と
して一時的に記憶される。Next, when the lower three bits of the estimated signal storage unit 1 become "001", it is assumed that the current input signal is "0", then "0", and then "1". The estimated value is output, and the error detector 4 calculates the difference between the estimated signal and the input signal, and further obtains the absolute value to obtain an error signal for “001”. It is temporarily stored as an error signal corresponding to “001”.
【0018】比較器5では、誤差検出器4で一時的に記
憶された8種類の誤差信号を比較し、どの誤差信号が最
も小さいかを比較する。推定信号記憶器1の下位アドレ
ス“010”の信号に対応するレジスタに記憶された誤
差信号の絶対値が最も小さいとすると、この時刻におけ
る入力信号の判定値は、“0”と判定される。そして、
アドレス生成器3に記憶された過去の判定結果信号は
“0”を入力して1ビットシフトすることにより“10
0110”となる。The comparator 5 compares the eight kinds of error signals temporarily stored in the error detector 4, and compares which error signal is the smallest. Assuming that the absolute value of the error signal stored in the register corresponding to the signal of the lower address “010” of the estimated signal storage 1 is the smallest, the determination value of the input signal at this time is determined to be “0”. And
The past determination result signal stored in the address generator 3 is inputted with “0” and shifted by one bit to “10”.
0110 ".
【0019】次のデータが入力されたときも同様の操作
を行う。推定信号記憶器1の上位アドレスへはアドレス
生成器3の判定結果“100110”の下位3ビット
“110”が入力され、推定信号記憶器1の下位アドレ
スへは、現信号とプリカーサ成分の状態を示す23 個の
信号“000”から“111”がアドレス生成器3から
順次供給され、誤差検出器4と比較器5で、入力信号の
判定を行う。推定信号記憶器1の下位3ビット“10
1”の信号に対応するレジスタに記憶された誤差信号の
絶対値が最も小さいとすると、この時刻における入力信
号の判定値は、“1”と判定される。そして、アドレス
生成器3に記憶された過去の判定結果信号は“1”を入
力して1ビットシフトすることにより“001101”
となる。The same operation is performed when the next data is input. The lower three bits “110” of the determination result “100110” of the address generator 3 are input to the upper address of the estimated signal storage 1, and the state of the current signal and the precursor component are stored in the lower address of the estimated signal storage 1. "111" from the 2 three signal "000" indicated is sequentially supplied from the address generator 3, the comparator 5 and the error detector 4, a determination of the input signal. Lower 3 bits of the estimated signal storage 1 "10"
Assuming that the absolute value of the error signal stored in the register corresponding to the signal of "1" is the smallest, the determination value of the input signal at this time is determined to be "1". The past judgment result signal is inputted with "1" and shifted by 1 bit to obtain "001101".
Becomes
【0020】さらに次のデータが入力されたときも同様
の操作を行い、判定値として“0”が得られ、アドレス
生成器3の値は、“011010”となる。The same operation is performed when the next data is input, and "0" is obtained as the judgment value, and the value of the address generator 3 becomes "011010".
【0021】最初の入力信号に対する推定信号記憶器1
の内容の修正は、後から2ビット分の判定結果が得られ
て初めて可能となる。従って、符号間干渉のプリカーサ
成分の長さに対応した遅延させられた入力信号と推定信
号記憶器1の出力信号を用いて修正を行う。推定信号記
憶器1の修正値書き込みアドレスとしては、アドレス生
成器3に記憶してある過去6ビットの判定値、すなわち
“011010”となり、推定信号記憶器1から上記ア
ドレスに対応する入力信号の推定信号が出力される。プ
リカーサ長の時間だけ遅延した入力信号と修正用の推定
記憶器1の出力が修正器2によって処理され、更新され
た推定信号が推定信号記憶器1へ書き込まれる。すなわ
ち、推定信号記憶器1の内容の更新は入力信号の比較器
5における判定に比べ3タイミング分遅れることにな
る。修正器2における更新の方法として、例えば次のよ
うな式を用いる。 D011010←(1−α)XD011010+α×X D011010は、推定信号記憶器1のアドレス“01101
0”に対する値で、αは修正係数(α<1)で、Xは入
力信号である。Estimated signal storage 1 for the first input signal
Can be corrected only after a determination result of two bits is obtained later. Therefore, the correction is performed using the delayed input signal corresponding to the length of the precursor component of the intersymbol interference and the output signal of the estimated signal storage 1. The correction value write address of the estimated signal storage 1 is the determination value of the past 6 bits stored in the address generator 3, that is, “011010”, and the estimation signal storage 1 estimates the input signal corresponding to the address. A signal is output. The input signal delayed by the length of the precursor length and the output of the correction estimation storage unit 1 are processed by the correction unit 2, and the updated estimation signal is written to the estimation signal storage unit 1. That is, the update of the content of the estimated signal storage 1 is delayed by three timings as compared with the determination of the input signal in the comparator 5. For example, the following equation is used as a method of updating in the corrector 2. D 011010 ← (1−α) XD 011010 + α × X D 011010 is the address “01101” of the estimated signal storage 1
Where 0 is the correction factor (α <1) and X is the input signal.
【0022】以上の操作を繰り返し行っていくことによ
り、ポストカーサ成分だけでなくプリカーサ成分をも含
めた非線形歪を等化することができる。By repeating the above operation, non-linear distortion including not only the post-cursor component but also the precursor component can be equalized.
【0023】図2は、推定信号記憶器1が1つで構成さ
れている場合のアドレス生成器3の一具体例を示す図で
ある。比較器5出力信号は、下位シフトレジスタ7へ入
力され直並列変換され、下位シフトレジスタ7の最終段
出力は、上位シフトレジスタ8へ入力され直並列変換さ
れる。誤差検出器4で誤差信号を求めるために推定信号
記憶器1から推定値を読み出す時は、選択器9により、
推定信号記憶器1の下位アドレスとして読み出しアドレ
ス生成器6の出力が、上位アドレスとして下位シフトレ
ジスタ7の並列出力が選択される。修正器2の出力信号
を推定信号記憶器1へ書き込むときは、選択器9によ
り、推定信号記憶器1の下位アドレスとして下位シフト
レジスタ7の並列出力が、上位アドレスとして上位シフ
トレジスタ8の並列出力が選択される。FIG. 2 is a diagram showing a specific example of the address generator 3 when the estimated signal storage 1 is constituted by one. The output signal of the comparator 5 is input to the lower shift register 7 for serial-parallel conversion, and the output of the last stage of the lower shift register 7 is input to the upper shift register 8 for serial-parallel conversion. When the estimated value is read from the estimated signal storage 1 in order to obtain an error signal by the error detector 4, the selector 9
The output of the read address generator 6 is selected as the lower address of the estimated signal storage 1, and the parallel output of the lower shift register 7 is selected as the upper address. When writing the output signal of the corrector 2 into the estimated signal storage 1, the selector 9 outputs the parallel output of the lower shift register 7 as the lower address of the estimated signal storage 1 and the parallel output of the upper shift register 8 as the upper address. Is selected.
【0024】図3は、推定信号記憶器1が1つで構成さ
れている場合の誤差検出器4の一具体例を示す図であ
る。推定信号記憶器1からの推定信号と入力信号の差が
誤差信号として減算器10で求められた後、絶対値演算
器11で誤差信号の絶対値が求められる。絶対値演算器
11の出力信号は、読み出しアドレス生成器6に対応し
たレジスタ12へ書き込まれ、一時的に記憶される。FIG. 3 is a diagram showing a specific example of the error detector 4 when the estimated signal storage 1 is constituted by one. After the difference between the estimated signal from the estimated signal storage 1 and the input signal is determined by the subtractor 10 as an error signal, the absolute value calculator 11 determines the absolute value of the error signal. The output signal of the absolute value calculator 11 is written to the register 12 corresponding to the read address generator 6, and is temporarily stored.
【0025】図4は、推定信号記憶器1が1つで構成さ
れている場合の修正器2の一具体例を示す図である。遅
延器13では、推定信号記憶器1から出力される推定信
号のプリカーサ成分が判定されるまで入力信号を遅延さ
せる。演算器14では、遅延器13の出力信号と推定信
号記憶器1の出力信号から推定信号を修正し推定信号記
憶器1へ出力する。FIG. 4 is a diagram showing a specific example of the corrector 2 when the estimated signal storage 1 is constituted by one. The delay unit 13 delays the input signal until the precursor component of the estimated signal output from the estimated signal storage unit 1 is determined. The arithmetic unit 14 corrects the estimated signal from the output signal of the delay unit 13 and the output signal of the estimated signal storage 1 and outputs the corrected signal to the estimated signal storage 1.
【0026】一方、図5は、推定信号記憶器1が8つの
記憶部15で構成されている場合の推定信号記憶器1と
アドレス生成器3の一具体例を示す図である。図5の下
位シフトレジスタ16へは、これまでに判定された判定
結果の3シンボル分“011”が格納されている。この
3シンボル分がポストカーサ成分の等化に対応する。FIG. 5 is a diagram showing a specific example of the estimated signal storage 1 and the address generator 3 when the estimated signal storage 1 is composed of eight storage units 15. The lower shift register 16 of FIG. 5 stores “011” for three symbols as a result of the determination made so far. These three symbols correspond to the equalization of the postcursor component.
【0027】各推定信号記憶部15のアドレスの下位3
ビットへは、それぞれ“000”から“111”までが
与えられ、プリカーサ成分のそれぞれの状態の等化に対
応する。Lower 3 addresses of each estimated signal storage unit 15
The bits are given “000” to “111”, respectively, and correspond to the equalization of the respective states of the precursor components.
【0028】上位シフトレジスタ17へは、下位シフト
レジスタ16のシフト操作によってあふれた最終段出力
データの3シンボル分が格納されている。ここでは、
“010”が格納されているとする。The upper shift register 17 stores three symbols of the final stage output data overflowed by the shift operation of the lower shift register 16. here,
It is assumed that “010” is stored.
【0029】まず、8つある推定信号記憶部15のアド
レスの6ビット中の上位3ビットへは下位シフトレジス
タ16から供給されるように選択器18が選択する。こ
れにより推定信号記憶部15から入力信号として、プリ
カーサの状態数に応じた推定値8種類が出力される。First, the selector 18 selects the upper three bits out of the six bits of the eight addresses of the estimated signal storage unit 15 so as to be supplied from the lower shift register 16. As a result, eight types of estimated values corresponding to the number of states of the precursor are output from the estimated signal storage unit 15 as input signals.
【0030】図6は、推定信号記憶器1が8つ記憶部で
構成されている時の誤差検出器4の一具体例を示す図で
ある。図6の減算器19では、入力信号から各推定信号
記憶器20の出力を引き誤差信号を出力する。減算器1
9の出力は、絶対値演算器20で減算器19の出力の絶
対値が求められる。FIG. 6 is a diagram showing a specific example of the error detector 4 when the estimated signal storage 1 is composed of eight storage units. The subtractor 19 in FIG. 6 subtracts the output of each estimated signal storage 20 from the input signal and outputs an error signal. Subtractor 1
The absolute value of the output of the subtractor 19 is obtained by the absolute value calculator 20 from the output of the register 9.
【0031】比較器5では、推定信号記憶部15のアド
レスの下位3ビットが“000”から“111”までの
8種類に対応する誤差信号の絶対値を比較し、どの誤差
信号が最も小さいかを比較する。“010”の信号に対
応する誤差信号の絶対値が最も小さいとすると、この時
刻における入力信号の判定値は、“0”と判定される。
そして、下位シフトレジスタ16の値は、“0”を入力
してシフトすることにより“110”となり、上位シフ
トレジスタ17の値は“100”となる。The comparator 5 compares the absolute values of the error signals corresponding to the eight lower bits of the address of the estimated signal storage unit 15 from "000" to "111", and determines which error signal is the smallest. Compare. Assuming that the absolute value of the error signal corresponding to the signal “010” is the smallest, the determination value of the input signal at this time is determined to be “0”.
Then, the value of the lower shift register 16 becomes “110” by inputting and shifting “0”, and the value of the upper shift register 17 becomes “100”.
【0032】次のデータが入力されたときも同様の操作
を行う。推定信号記憶部15の上位アドレス17へは下
位シフトレジスタ16から“110”が入力され、各推
定信号記憶部15の下位アドレス16へは“000”か
ら“111”までがそれぞれ入力され、絶対値演算器2
0の出力が比較器5で比較される。この時、判定値とし
て“1”が得られるので、下位シフトレジスタ16の値
は、“101”となり、上位シフトレジスタ17の値
は、“001”となる。The same operation is performed when the next data is input. "110" is input from the lower shift register 16 to the upper address 17 of the estimated signal storage unit 15, "000" to "111" is input to the lower address 16 of each estimated signal storage unit 15, and the absolute value Arithmetic unit 2
The output of 0 is compared by the comparator 5. At this time, since “1” is obtained as the determination value, the value of the lower shift register 16 becomes “101” and the value of the upper shift register 17 becomes “001”.
【0033】さらに次のデータが入力されたときも同様
の操作を行い、この時、判定値として“0”が得られ、
下位シフトレジスタ16の値は、“010”となり、上
位シフトレジスタ17の値は“011”となる。すなわ
ち、最初の入力信号に対する判定値と符号間干渉による
プリカーサ成分が下位シフトレジスタ16に、符号間干
渉のポストカーサ成分が上位シフトレジスタ17に得ら
れている。The same operation is performed when the next data is input. At this time, "0" is obtained as a judgment value.
The value of the lower shift register 16 is “010”, and the value of the upper shift register 17 is “011”. That is, the decision value for the first input signal and the precursor component due to intersymbol interference are obtained in the lower shift register 16, and the postcursor component due to intersymbol interference is obtained in the upper shift register 17.
【0034】図7は、推定信号記憶器1が8つの記憶部
で構成されている時の修正器2の一具体例を示す図であ
る。図7の遅延器21では、入力信号をプリカーサ成分
が確定するのに要する3シンボル分遅延させる働きをす
る。FIG. 7 is a diagram showing a specific example of the correction unit 2 when the estimated signal storage unit 1 is composed of eight storage units. The delay unit 21 shown in FIG. 7 functions to delay the input signal by three symbols required to determine the precursor component.
【0035】最初の入力信号に対する推定信号記憶部1
5の内容の修正は、遅延器21の出力と推定信号記憶部
15の推定信号を用いて行う。推定信号記憶部15のア
ドレスとして、すでに確定された上位シフトレジスタ1
7の出力が選択器18によって選択され、読み出し選択
器23と書き込み選択器24では、アドレス下位3ビッ
トが“010”の推定信号記憶部15が選択される。よ
って、推定信号記憶部15のアドレス“011010”
に対応する最初の入力信号の推定信号が出力される。一
方、最初の入力信号は遅延器21から出力され、遅延器
21の出力と推定信号記憶部15から出力された推定信
号が演算器22によって処理され、更新された推定信号
が推定信号記憶部15へ書き込まれる。すなわち、推定
信号記憶部15の内容の更新は入力信号の比較器5にお
ける判定に比べ3タイミング分遅れることになる。演算
器22における更新の方法として、例えば次のような式
を用いる。 D011010←(1−α)×D011010+α×X D011010は、推定信号記憶部15のアドレス“0110
10”に対する値で、αは修正係数(α<1)で、Xは
遅延器21の出力信号である。Estimated signal storage unit 1 for the first input signal
The correction of the content of 5 is performed using the output of the delay unit 21 and the estimated signal of the estimated signal storage unit 15. As the address of the estimated signal storage unit 15, the upper shift register 1 already determined
7 is selected by the selector 18, and the read selector 23 and the write selector 24 select the estimated signal storage unit 15 whose lower three bits of the address are “010”. Therefore, the address “011010” of the estimated signal storage unit 15
Is output as the estimated signal of the first input signal corresponding to. On the other hand, the first input signal is output from the delay unit 21, the output of the delay unit 21 and the estimated signal output from the estimated signal storage unit 15 are processed by the arithmetic unit 22, and the updated estimated signal is stored in the estimated signal storage unit 15. Written to That is, the update of the content of the estimated signal storage unit 15 is delayed by three timings as compared with the determination of the input signal in the comparator 5. As a method of updating in the arithmetic unit 22, for example, the following equation is used. D 011010 ← (1−α) × D 011010 + α × X D 011010 is the address “0110” of the estimated signal storage unit 15.
10 is a value for 10 ″, α is a correction coefficient (α <1), and X is an output signal of the delay unit 21.
【0036】以上の操作を繰り返し行っていくことによ
り、ポストカーサ成分だけでなくプリカーサ成分をも含
めた非線形歪を等化することができる。By repeating the above operation, non-linear distortion including not only the post-cursor component but also the precursor component can be equalized.
【0037】[0037]
【発明の効果】以上説明したように、RAM判定帰還型
等化器に、入力信号のプリカーサ成分に対する判定値を
仮定して等化をする機能を付加することにより、プリカ
ーサ成分を含めた非線形信号の等化ができるようにな
る。As described above, by adding the function of assuming the decision value for the precursor component of the input signal to the RAM decision feedback equalizer to the non-linear signal including the precursor component, as described above. Can be equalized.
【図1】本発明の一実施例を示した構成図である。FIG. 1 is a configuration diagram showing one embodiment of the present invention.
【図2】本発明における推定信号記憶器が1つの記憶部
で構成されているときのアドレス生成器の一具体例を示
した構成図である。FIG. 2 is a configuration diagram showing a specific example of an address generator when an estimation signal storage device according to the present invention is configured by one storage unit.
【図3】本発明における推定信号記憶器が1つの記憶部
で構成されているときの誤差検出器の一具体例を示した
構成図である。FIG. 3 is a configuration diagram showing a specific example of an error detector when an estimation signal storage device according to the present invention is configured by one storage unit.
【図4】本発明における推定信号記憶器が1つの記憶部
で構成されているときの修正器の一具体例を示した構成
図である。FIG. 4 is a configuration diagram showing a specific example of a corrector when the estimation signal storage device according to the present invention is configured by one storage unit.
【図5】本発明における推定信号記憶器が8つの記憶部
で構成されているときのアドレス生成器の一具体例を示
した構成図である。FIG. 5 is a configuration diagram illustrating a specific example of an address generator when the estimation signal storage device according to the present invention is configured by eight storage units.
【図6】本発明における推定信号記憶器が8つの記憶部
で構成されているときの誤差検出器の一具体例を示した
構成図である。FIG. 6 is a configuration diagram illustrating a specific example of an error detector when the estimated signal storage device according to the present invention is configured by eight storage units.
【図7】本発明における推定信号記憶器が8つの記憶部
で構成されているときの修正器の一具体例を示した構成
図である。FIG. 7 is a configuration diagram illustrating a specific example of a corrector when the estimated signal storage device according to the present invention includes eight storage units.
【図8】従来のポストカーサ等化用RAM判定帰還型自
動等化器の例を示した構成図である。FIG. 8 is a configuration diagram showing an example of a conventional post-cursor equalization RAM decision feedback type automatic equalizer.
【図9】従来のRAM判定帰還型自動等化器の例を示し
た構成図である。FIG. 9 is a configuration diagram showing an example of a conventional RAM decision feedback type automatic equalizer.
1 推定信号記憶器 2 修正器 3 アドレス生成器 4 誤差検出器 5 比較器 6 読み出しアドレス生成器 7 下位シフトレジスタ 8 上位シフトレジスタ 9 選択器 10 減算器 11 絶対値演算器 12 レジスタ 13 遅延器 14 演算器 15 推定信号記憶部 16 下位シフトレジスタ 17 上位シフトレジスタ 18 選択器 19 減算器 20 絶対値演算器 21 遅延器 22 演算器 23 読み出し選択器 24 書き込み選択器 25 RAM 26 修正器 27 減算器 28 レジスタ 29 比較器 30 シフトレジスタ 31 ビット生成器 32 遅延器 33 タップ 34 加算器 35 RAM判定帰還型等化器 DESCRIPTION OF SYMBOLS 1 Estimation signal memory 2 Corrector 3 Address generator 4 Error detector 5 Comparator 6 Read address generator 7 Lower shift register 8 Upper shift register 9 Selector 10 Subtractor 11 Absolute value calculator 12 Register 13 Delayer 14 Operation Unit 15 estimated signal storage unit 16 lower shift register 17 upper shift register 18 selector 19 subtractor 20 absolute value calculator 21 delay unit 22 calculator 23 read selector 24 write selector 25 RAM 26 modifier 27 subtracter 28 register 29 Comparator 30 shift register 31 bit generator 32 delay unit 33 tap 34 adder 35 RAM decision feedback equalizer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平5−14125(JP,A) 1991年電子情報通信学会秋季大会講演 論文集,〔分冊5〕 (1991−9)P. 5・17 電子情報通信学会技術研究報告,Vo l.91,No.385 〔MR91−54〜64〕 (磁気記憶) (1991−12−17) P.23〜28 (58)調査した分野(Int.Cl.6,DB名) H04B 3/00 - 3/18 H04B 7/005 - 7/015 H03H 15/00 - 21/00 JICSTファイル(JOIS)────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-5-14125 (JP, A) Proceedings of the 1991 IEICE Autumn Conference, Volume 5 (1991-9), pp. 5-17 IEICE Technical Report, Vol. 91, No. 385 [MR91-54 to 64] (Magnetic storage) (1991-12-17) 23-28 (58) Fields surveyed (Int. Cl. 6 , DB name) H04B 3/00-3/18 H04B 7/005-7/015 H03H 15/00-21/00 JICST file (JOIS)
Claims (3)
とそれに対応するN(Nは1以上の整数)個の推定信号
を受けて、それぞれN個の誤差を求め出力する誤差検出
器と、 前記誤差検出器からのN個の出力の大きさを比較し前記
デジタル入力信号の歪む前の値を推定し出力する比較器
と、 前記デジタル入力信号と前記N個の誤差の絶対値が最小
である推定信号を受けて修正信号を出力する修正器と、 前記デジタル入力信号に対して、インパルス応答のプリ
カーサ成分の状態数であるN個の推定信号を出力し、か
つ前記修正器の出力信号を入力し記憶する推定信号記憶
器と、 前記比較器の出力を受けて、前記推定信号記憶器から推
定信号を読み出す時と前記修正器の出力を書き込む時に
おける前記推定信号記憶器のアドレス信号を生成するア
ドレス生成器とから構成されていることを特徴とする自
動等化器。1. An error detector that receives a digital input signal subjected to intersymbol interference distortion and N (N is an integer of 1 or more) estimated signals corresponding thereto and obtains and outputs N errors, respectively. A comparator for comparing the magnitudes of the N outputs from the error detector and estimating and outputting a value before distortion of the digital input signal; and wherein the absolute value of the digital input signal and the N errors is minimum. A corrector that receives a certain estimation signal and outputs a correction signal, and outputs N estimation signals that are the number of states of a precursor component of an impulse response to the digital input signal, and outputs an output signal of the correction device. An estimation signal storage unit to be inputted and stored; and receiving an output of the comparator, generating an address signal of the estimation signal storage unit when reading the estimation signal from the estimation signal storage unit and writing the output of the correction unit. Do Automatic equalizer, characterized in that is composed of a dress generator.
パルスレスポンスにおけるプリカーサ成分の各状態に対
応するアドレス信号を生成する読み出しアドレス生成器
と、 前記比較器の出力を受けて直並列変換をする事により、
前記推定信号記憶器から推定値を読み出すためのアドレ
ス信号を生成する時にポストカーサ成分の状態に対応す
るアドレス信号を生成し、前記推定信号記憶器へ前記修
正器の出力信号を書き込むためのアドレス信号を生成す
る時にプリカーサ成分の状態に対応するアドレス信号を
生成する下位シフトレジスタと、 前記下位シフトレジスタの最終段出力を受けて直並列変
換することにより、前記推定信号記憶器へ前記修正器の
出力信号を書き込むためのアドレス信号を生成する時に
ポストカーサ成分の状態に対応するアドレス信号を生成
する上位シフトレジスタと、 前記推定信号記憶器から推定値を読み出し時には、前記
推定信号記憶器のアドレス信号として前記読み出しアド
レス生成器の出力と前記下位シフトレジスタの出力を、
前記推定信号記憶器へ前記修正器の出力信号を書き込む
時には、前記推定信号記憶器のアドレス信号として前記
下位シフトレジスタの出力と前記上位シフトレジスタの
出力を選択する選択器とからなり、 前記修正器が、 前記デジタル入力信号を遅延させる遅延器と、 前記遅延器と前記アドレス生成器により選択された前記
推定信号記憶器の推定信号を受けて新たな推定信号を前
記推定信号記憶器へ出力する演算器からなる前記修正器
とからなることを特徴とする請求項1に記載の自動等化
器。2. The read address generator, wherein the address generator generates an address signal corresponding to each state of a precursor component in the impulse response when reading an estimated value from the estimated signal storage, and an output of the comparator. To serial-to-parallel conversion
An address signal for generating an address signal corresponding to a state of a postcursor component when generating an address signal for reading an estimated value from the estimated signal storage, and writing an output signal of the corrector to the estimated signal storage. And a lower shift register for generating an address signal corresponding to the state of the precursor component when generating the output of the corrector. When generating an address signal for writing a signal, an upper shift register that generates an address signal corresponding to the state of a postcursor component, and when reading an estimated value from the estimated signal storage, as an address signal of the estimated signal storage. The output of the read address generator and the output of the lower shift register,
When writing the output signal of the corrector to the estimated signal storage, the selector includes an selector for selecting an output of the lower shift register and an output of the upper shift register as an address signal of the estimated signal storage. A delay unit for delaying the digital input signal, an operation of receiving the estimated signal of the estimated signal storage unit selected by the delay unit and the address generator and outputting a new estimated signal to the estimated signal storage unit 2. The automatic equalizer according to claim 1, wherein said automatic equalizer comprises a corrector.
成され、 前記アドレス生成器が、 前記比較器の出力を受けて直並列変換をする事により、
前記N個の記憶部それぞれに対して読み出し操作を行う
ときのアドレス信号を生成する下位シフトレジスタと、 前記下位シフトレジスタの最終段出力を受けて直並列変
換することにより、前記推定信号記憶器へ書き込み操作
を行うときのアドレス信号を生成する上位シフトレジス
タと、 前記推定信号器の読み出し操作の時にはアドレス信号と
して前記下位シフトレジスタを、書き込み操作の時には
アドレス信号として前記上位シフトレジスタを選択する
選択器とからなり、 前記修正器が、 前記推定信号記憶器からN個の出力信号を前記下位シフ
トレジスタからの信号により選択する読み出し選択器
と、 前記デジタル入力信号を遅延させる遅延器と、 前記遅延器と前記読み出し選択器により選択された前記
推定信号記憶器の推定信号を受けて新たな推定信号を出
力する演算器と、 前記演算器の出力信号を前記下位シフトレジスタの出力
信号により決定された前記N個からなる前記記憶部の1
つへ出力する書き込み選択器からなることを特徴とする
請求項1に記載の自動等化器。3. The estimation signal storage device includes N storage units, and the address generator receives an output of the comparator and performs serial-parallel conversion.
A lower shift register for generating an address signal when a read operation is performed on each of the N storage units; and a serial-to-parallel conversion upon receiving the final stage output of the lower shift register to the estimated signal storage. An upper shift register that generates an address signal when performing a write operation; and a selector that selects the lower shift register as an address signal during a read operation of the estimation signal device and the upper shift register as an address signal during a write operation. A read selector for selecting N output signals from the estimated signal storage by a signal from the lower shift register; a delay device for delaying the digital input signal; and the delay device And the estimation signal of the estimation signal storage selected by the readout selector. A calculator for outputting a new estimated signal, 1 an output signal of the arithmetic unit of the storage unit consisting of the N determined by the output signal of the low-order shift register
2. The automatic equalizer according to claim 1, further comprising a write selector that outputs the data to one of the plurality of write registers.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18332591A JP2806084B2 (en) | 1991-06-27 | 1991-06-27 | Automatic equalizer |
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---|---|---|---|
JP18332591A JP2806084B2 (en) | 1991-06-27 | 1991-06-27 | Automatic equalizer |
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---|---|
JPH0514126A JPH0514126A (en) | 1993-01-22 |
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JP2000315968A (en) | 1999-04-30 | 2000-11-14 | Nec Corp | Adaptive signal estimate system |
-
1991
- 1991-06-27 JP JP18332591A patent/JP2806084B2/en not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
1991年電子情報通信学会秋季大会講演論文集,〔分冊5〕 (1991−9)P.5・17 |
電子情報通信学会技術研究報告,Vol.91,No.385 〔MR91−54〜64〕 (磁気記憶) (1991−12−17) P.23〜28 |
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---|---|
JPH0514126A (en) | 1993-01-22 |
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