JP2796380B2

JP2796380B2 - マイクロコンピュータ制御による抵抗異常位置検出回路

Info

Publication number: JP2796380B2
Application number: JP1304535A
Authority: JP
Inventors: ロウマンリードエリック
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1988-11-23
Filing date: 1989-11-22
Publication date: 1998-09-10
Anticipated expiration: 2013-09-10
Also published as: KR900008286A; CA2002263C; EP0370647A1; DE68907023D1; DE68907023T2; CA2002263A1; KR0139078B1; EP0370647B1; AU613538B2; JPH02184775A; AU4469389A; US4868507A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は電子式試験回路に係わり、更に詳細にはケー
ブル内部の二本の導体間の抵抗異常位置検出のために零
位ブリッジ接続で使用される、マイクロコンピュータ制
御による電流分割回路を有する抵抗異常位置検出回路に
関する。

［従来の技術］多数の絶縁導体を有するケーブルは、例えば、電話回
線網のように今日広範な分野で使用されている。しばし
ばこのようなケーブルは地下に埋設されているか、また
は地上の柱や塔の間に吊り下げられている。これらのケ
ーブル内の二本またはそれ以上の導体間に異常が発生す
ると、ケーブル自体の取り替えまたは異常発生箇所の修
復の必要が生じる。このような異常の典型的なものとし
て、二本または複数本の導体間の短絡や導体間の部分的
絶縁低下およびケーブル内に浸入した水や湿気による接
触部分の抵抗値の増加があげられる。異常の修復を容易
にするために正確な異常発生箇所を知ることが望まし
い。このことは地下埋設ケーブルの場合は特に重要であ
って、地下埋設方式では一般的に異常箇所に近づく為に
は穴を掘らなければならないからである。

一般に点検端子は地下埋設ケーブルや空中ケーブルに
沿って空間的に離れて配置されている台座や塔に設置さ
れている。従来は、ケーブルの導体間に発生した異常位
置を上記の点検端子のひとつに於てケーブルを計測する
ことにより決定しようという試みがなされている。従来
技術に於て広く使用されている技法は、例えばバーレー
ブリッジのようなブリッジ回路を用いて点検端子と異常
箇所との間の抵抗値を測定するものである。測定された
抵抗値から架線工夫や修理工は導体長を計算する。この
方法はいくつかの欠点を有する。例えば、この方法は架
線工夫や修理工が計算をする必要があるので時間の浪費
とともに人間の誤りを引き起こす。ケーブル終端部では
分解能が低下するので、このような領域での正確な異常
位置決めが困難となる。感度は比較的低く、ブリッジ法
では高抵抗異常によっては位置決め出来ないものもあ
る。またブリッジは通常数百から数千マイクロアンペア
のオーダの電流を異常導体に流すため、この程度の電流
はしばしば乾燥を促進させたり一時的に異常を修復して
しまうのでその位置決めや修理の妨げとなる。

H.ハミルトンに付与された米国特許明細書第3,800,21
6号には試験回路が発表されていて、ここでは従来技術
のバーレーブリッジに係わる欠点のいくつかが解消され
ているが彼の試験回路は非常に低いレベルの電流を使用
し、また長さ単位の目盛り付きダイアルの付いた調整可
能な制御装置を使用しているので操作員を複雑な計算か
ら解放している。しかしながら、このような試験回路を
使用する場合でも複数の調整抵抗の選択や多数のポテン
ショメータ設定の必要がある。このような操作員機能は
操作員が誤りを犯す機会を増加させまた時間のロスをも
生じる。

［発明の目的と要約］ここに示す発明の実施例である抵抗異常位置検出回路
は、従来技術による抵抗異常位置検出回路が有していた
多くの不具合をプロクラム内臓マイクロコンピュータを
具備したディジタル制御電流分割回路を使用することに
依って回避し、扱い易くまた高精度で動作する回路を提
供する。

ここに示す発明の実施例である抵抗異常位置検出回路
は、位置検出回路と遠隔点の間にあってそれらの内の２
本の間で異常が存在することが判っている複数の導体に
適合する。位置検出回路は回路から異常箇所までの距離
を求めるように動作する。位置検出回路は、第１、第２
および第３端子とディジタル入力とを備えた電流分割回
路を有する。ディジタル入力への入力信号は第１端子部
に於ける電流の第１および第２端子部での電流合計値に
対する比率を決定する。誤差増幅器も含まれていてこれ
はアナログ信号を出力しその出力信号は、第１および第
２端子を流れる電流強度の関数として入力端子に供給さ
れるアナログ信号の極性と強度に依存する。誤差増幅器
の出力はアナログ−ディジタル変換回路に接続されてお
り前記誤差増幅器の出力を表わすディジタル信号を供給
する。プログラム内臓マイクロコンピュータはアナログ
／ディジタル変換回路の出力に接続され電流分割回路の
ディジタル入力端子に供給されるディジタル入力信号を
変化させて誤差増幅器の入力に供給されるアナログ信号
が最少レベルとなるように動作する。

位置検出回路は抵抗値が既知の抵抗器を有する。スイ
ッチ装置が含まれていて、これは位置検出回路動作の第
１および第２モードを構築するように動作する。第１モ
ードは位置検出回路と１本の導体の遠隔側端部との間に
あり異常を有する２本の導体の一方の長さの測定を行
い、第２モードは１本の異常導体の位置検出回路側の端
から異常位置までの抵抗値の１本の異常導体全長の抵抗
値に対する比率を求める。プログラム内臓マイクロコン
ピュータは動作の第１および第２モードの結果を掛け合
わせて位置検出回路から異常箇所までの距離を求めるよ
うに動作する。第１動作モードを構築するスイッチ装置
の接続は第１端子に於ける電流を１本の異常導体に流
し、第２端子に於ける電流を既知の抵抗値を有しその一
方の端が１本の異常導体の端である位置検出回路の端に
接続された位置検出回路抵抗器を流し、誤差増幅器の入
力を前記抵抗器のもう一方の端と１本の導体の遠隔側端
部との間の信号を受信するようになされる。スイッチ装
置はまた第２動作モードを構築するようにも接続され、
この場合第１端子に於ける電流を１本の導体の異常箇所
と１本の導体の遠隔側端部との間に流し、第２端子に於
ける電流を１本の導体の異常箇所と１本の導体の端にあ
る位置検出回路との間に流し、誤差増幅器が１本の導体
の両端の間の信号を入力するように接続される。

位置検出回路のスイッチ装置は第３および第４動作モ
ードも構築しこれは正常な導体を１本のみ必要とする位
置検出回路に適用される。第３モードは位置検出回路と
１本の導体の遠隔側端部との間にある２本の導体の一方
の長さの測定を行い、第４モードは１本の異常導体の位
置検出回路側の端から異常位置までの抵抗値の１本の異
常導体の抵抗値と第３（正常）導体の抵抗値との和に対
する比率を求める。プログラム内臓マイクロコンピュー
タは動作の第３および第４モードの結果を掛け合わせて
位置検出回路から異常箇所までの距離を求めるように動
作する。第３動作モードを構築するスイッチ装置の接続
は第１端子に於ける電流を１本の導体と第３（正常）導
体に直列に流し、第２端子に於ける電流をその一方の端
が１本の異常導体の端部である位置検出回路の端に接続
された位置検出回路抵抗器に流し、誤差増幅器の入力を
前記抵抗器のもう一方の端と第３（正常）導体の端にあ
る位置検出回路との間の信号を受信するようになされ
る。スイッチ装置はまた第４動作モードを構築するよう
にも接続され、この場合第１端子に於ける電流を１本の
導体の異常導体を有する直列回路を経由し１本の導体の
異常箇所からその遠隔側端部と第３（正常）導体に流
し、１本の異常導体の第２端子に於ける電流をその異常
箇所から導体の端にある位置検出回路との間に流す。誤
差増幅器の入力はこれらのモードの間１本の異常導体の
端の位置検出回路と第３（正常）導体の端の位置検出回
路の間の信号を入力するように接続される。

位置検出回路の電流分割回路は乗算形ディジタル／ア
ナログ変換器（DAC）と第１端子を有するDACを備えた制
御回路部及び前記電流分割回路の前記第２および第３端
子とのディジタル入力とで構成されている。DACの第１
端子に於ける電流および電流分割回路の第２端子に於け
る電流は、それらの端子が同一電位にある限りディジタ
ル入力で規定される電流比で定まる。

電流分割回路の制御回路部はDACの第１端子と電流分
割回路の第２端子を同一電位に保つ。制御回路部は２入
力端子および１出力端子を備えた演算増幅器を有する。
入力端子のひとつはDACの第１端子に接続された２入力
端子のもう一方は電流分割回路の第２端子に接続されて
いる。負フィードバック半導体線形回路（NFSLC）もま
た含まれていてこれは演算増幅器の出力端子とDACの第
１端子との間に接続されている。NFSLCは回路部分を有
しこれはDACの第１端子と電流分割回路の第１端子との
間の電流を制御する制御型半導体線形素子（CSLD）で構
成されている。CSLDは演算増幅器の出力端子に接続され
た制御電極を有する。

NFSLCの回路部はまた定電圧基準電源（CRVS）を有し
ており電流分割回路の第１端子に於ける電流が、ケーブ
ル導体に印可される運用電圧やCSLDまたは回路配線での
電圧降下とは独立に流れ得るような電圧極性および強度
を提供する。

［実施例］ここに提案されている発明の上記の特徴およびその他
の特徴は、本技術分野に精通の技術者にとって添付図を
参照した以下の記述によりさらに明らかなものとなろ
う。

添付の第１図に於て点線で囲まれた領域10は２つの点
検端子の間にある４本の導体を模式的に示しており、こ
こで抵抗値異常はこれらの導体の内の２本の間に存在し
ていて残りの２本は異常箇所までの距離（D.T.F）を決
定するために使用できるものと仮定している。４本の導
体はその一方の端で本発明の実施例である抵抗異常位置
検出回路に接続されている。第１の導体は端子17と18と
の間に延びていて２つの抵抗器３および４で示されてい
る。第２の導体は同様に抵抗器１および２で示され端子
19および20の間に延びている。抵抗器７で示されるひと
つの抵抗異常が第１および第２導体の間に存在してい
る。抵抗器７は抵抗器１および２のコモン点と抵抗器３
および４のコモン点との間に接続されている。第３の抵
抗は端子21と22との間に、また第４の抵抗は端子23と24
との間に延びていてともに４本の導体中で「良好」な異
常の無い導体である。抵抗器５および６はそれぞれ第３
および第４導体の抵抗を示す。測定回路の使用にあたっ
ては、短絡線25を第２および第３導体の測定器とは反対
側の端20および22の間に接続し、４本の導体全てを使用
する場合には第２の短絡線26を第２および第４導体の測
定器とは反対側の端20および24の間に接続する必要があ
る。第２の短絡線26は第４導体を使用しない場合または
使用できない場合は不用である。

第１図の抵抗異常位置検出回路部分に於て、本回路は
６つの継電器11から16、ひとつの調整済み抵抗器８、電
流制限抵抗器28、直流電源27、制御器115を有する電流
分割回路部29、それにディジタル／アナログ変換器（DA
C）110とで構成されている。さらに測定回路部は回路部
33で構成されこれは、接地電位52と継電器11から15の接
点位置で定められる監視点間の電圧の極性および強度を
監視するための増幅器を有する。回路部33の残りの部分
は増幅器９の出力とDAC110のディジタル入力114との間
に接続されていて、増幅器９出力が最少となるまで電流
分割回路部29から供給される電流分割比を変更する働き
をする。この部分は増幅器９の出力に接続されたアナロ
グ／ディジタル（Ａ TO Ｄ）変換器34と、制御プログ
ラム内臓読み取り専用記憶装置（ROM）と随時読み取り
書き込み可能記憶装置（RAM）とを有するマイクロコン
ピュータ37と、キーボードとディジタルインタフェース
38とで構成されておりこれらは互いに制御データバス41
で相互接続されている。回路部33はまたマイクロコンピ
ュータ37、表示装置39およびディジタル信号受信論理回
路40とのための出力データバス42をも含む。出力データ
バス42はマイクロコンピュータ37、表示装置39およびデ
ィジタル信号受信論理回路40との間に接続されている。
ディジタル信号受信論理回路40の出力はDAC110のディジ
タル入力114に接続されている。

継電器11から16は各々ひとつの可動接点を有し、それ
はひとつまたは２つの他の固定接点と接触する。第１図
に示すように可動接点が下側の固定接点と接触している
時を継電器はセット状態にあると考え、上側固定接点と
接触している時をリセット状態であるとする。継電器11
から16に使用される継電器の種類は好適にロックまたは
ラッチ型継電器であり、これは各々の継電器の固定接点
をセットまたはリセット位置に置くために必要な電力が
最少なものである。ラッチ型継電器を使用すると、可動
接点の位置は最後に供給されたパルスに従って決まる。
例えば継電器が受信した最終パルスがリセットパルスで
あった場合は、固定接点はリセット（上側）位置に居て
次に継電器が固定接点をリセット（下側）位置に切り替
えるセットパルスを受信するまでその状態を保持する。

第１図に於て、継電器11の可動接点は抵抗器28の一方
の端に接続されており、この抵抗器のもう一方の端は直
流電源27の正極に接続されている。継電器11のセット位
置に対応する下側固定接点は端子17に接続されている。
上側固定接点はどことも接続されていない。継電器12も
同様な接続であるが、その下側固定接点は端子19に接続
されている。継電器13の上側またはリセット固定接点は
調整済み抵抗器８の一方の端に接続されており、調整済
み抵抗器８のもう一方の端は抵抗器28の一端と継電器12
の可動接点とに接続されている。継電器13の可動接点は
接地電位52に接続されている。継電器13の下側またはセ
ット固定接点は端子19に接続されている。継電器14の下
側またはセット固定接点は端子21に接続されていて、そ
の可動接点は継電器15の下側またはセット固定接点お７
おび制御器115に116で接続されている。継電器14の上側
固定接点はどことも接続されていない。継電器15の上側
またはリセット固定接点は端子23に接続されていて、そ
の可動接点は増幅器９の非反転入力端子に接続されてい
る。継電器16の可動接点は直流電源27の負極に接続され
ている。その下側またはセット固定接点はDAC110の端子
113に接続されているがその上側固定接点はどこにも接
続されていない。

電流分割回路部29に於て、制御器115はDAC110の端子1
11に接続されている。制御器115はまた接地電位52とDAC
110の端子112とに接続されている。

それぞれの継電器11から16はマイクロコンピュータ37
の制御下で動作するスイッチ装置として働き、測定回路
の四つの異なる動作モードを構築できる。ひとつのモー
ドは短絡線までの距離（D.T.S）（４導体）モードとそ
れで使用される、異常箇所までの距離（D.T.F）を求め
る百分率異常位置検出モード（４導体）である。もうひ
とつのモードは短絡線までの距離（D.T.S）（３導体）
モードと３導体が使用された際にD.T.Fを求めるために
必要な第四番目のモードである百分率異常位置検出モー
ド（３導体）である。

短絡線までの距離（４導体）モードは第１導体（抵抗
器１および２）の抵抗値を決定し、この値に試験してい
る導体の温度とその導体抵抗の温度係数とに依存する温
度変換係数（Kt）と、導体の線径とより線係数とに依存
するゲージ係数（Kg）とを乗じて短絡線までの距離（D.
T.S）を求める。次に百分率異常位置検出モード（４導
体）が適用されここで抵抗器１の抵抗器１および２との
合計に対する比率が決定される。この比率が判れば異常
箇所までの距離（D.T.F）はその比率を予め決定されて
いる短絡線までの距離（D.T.S）に乗じることにより求
められる。

短絡線までの距離（D.T.S）（３導体）モードは第１
導体（抵抗器１および２）の抵抗値を求める際に、良好
な四本の導体を利用出来ないときに使用される。この場
合、第３導体（抵抗器５）の抵抗値が異常を生じている
第１導体（抵抗器１および２）とほぼ等しいと仮定する
ことが必要である。次にR₁とR₂を加えて求められた抵抗
値（Kg）および（Kt）が乗ぜられて抵抗値が距離すなわ
ち短絡線までの距離（D.T.S）に変換される。異常位置
までの距離を求めるために３導体モードを使用する場合
は、抵抗器１の抵抗器1,2および５の合計値に対する比
率を求めるために第４モードまたは百分率異常位置検出
モードを使用する必要がある。この比率を二度３導体モ
ードで求めた短絡線までの距離（D.T.S）に乗じると異
常箇所までの距離（D.T.F）が算出される。

第１図に示す異常位置検出回路では継電器11から16は
短絡線までの距離（D.T.S）（４導体）モードを構成す
る状態にあり、この中で継電器11,13および15はリセッ
ト位置にまた継電器12,14および16はセット位置にあ
る。第２図は第１図に示す回路を簡略化したもの（回路
部33を除く）であって、短絡線までの距離（D.T.S）
（４導体）モードを示す。第２図から容易に判るように
既知の抵抗値８に加えて抵抗器１および２で示される導
体および抵抗器５で示される導体５は互いに接続されて
この動作モードの回路の一部を構成し、また抵抗器６で
示される導体で端子23部における電圧監視点を用意する
ために使用される導体もまたこの回路の構成要素であ
る。

本発明の重要な特徴は、制御器115およびDAC110とを
含む電流分割回路部にある。従って第１図に含まれるそ
の他の回路の考察に先だって電流分割回路の詳細説明を
行なう。第３図に制御器115を詳細に示した電流分割回
路を示す。電流分割回路部で使えるDACは乗率型DACであ
り、これは良く知られたもので市販されている。第３図
で使用しているDACはＲ−2R抵抗ラダー網に基づくＮ−b
it COMS DACである。Ｒ−2Rラダーは端子113（一般にD
ACのVrefピンで参照される）に入力される電流を２進重
み付き電流に分割し、この電流はDAC供給電源の接地電
位に対応する端子112（一般にDACの出力２ピンで参照さ
れる）に対する電流操作スイッチで操作される。DACの
ディジタル入力114へのディジタル入力は電流操作スイ
ッチの位置を決定し、各入力線に対するひとつのスイッ
チは論理“1"の場合は電流を端111へ流すようにスイッ
チングし論理“0"の場合は電流を端子112へ流すように
スイッチングする。電流操作スイッチで切り替え操作さ
れる電流比率は個々の電流操作スイッチに入力される２
進入力信号にしたがって重み付けがなされる。従って８
−bit CMOS DACへのディジタルに入力がすべて“0"の
場合は、全電流は端子112を経由して流れるであろう
し、ディジタル入力が“10000000"の場合は半分の電流
が端子112を経由して流れ、残りは端子111経由で流れ
る。更に、入力が“11111111"の時は、端子113に供給さ
れる電流の1/256が接地されている端子112を経由して流
れる。端子111および112を流れる電流の合計値は全ての
ディジタル入力に対して同じである。CMOS DACのこの
ような機能は端子111および112が同一電位でありしかも
DACへの供給電源入力電圧（図示せず）に対して零ボル
トの場合にのみ可能である。端子111および112を接地電
位に保持する標準的な方法は電流電圧変換器として接続
された外部演算増幅器を用いフィードバック電流をDAC
のRFB端子（図示せず）に供給するやり方である。この
方法は第３図では使用していない。もしもDACのRFB端子
を通常のやり方で使用すると端子111における電流精度
が保証されずこれは電圧出力変動に変換されてしまう。

四象限乗率DACの場合は、端子113に対して電流は流れ
込むようにも、流れ出すようにも動作することが可能で
あるので本発明による電流分割回路部を電流流れだし方
式にも電流吸い込み方式にも構成できる。電流吸い込み
構成は第１図から第９図に示されておりここでは電流は
端子111および112に向かって流れる。電流流れだし構成
は電流が端子111および112から流れ出す方式のものであ
る。二象限乗率DACのなかにも使用できるものもある
が、これは電流吸い込み構成の場合にのみ可能である。
第３図に示す回路の残りで制御器115と参照されている
部分は端子111を接地端子112に対して強制的に零電位ま
たは仮想接地とするものである。これは負帰還半導体線
形回路（NFSLC）を備えた演算増幅器117で構成されてい
る。制御器115はまた測定変量である端子111における電
流の精度を保証する役目も有する。制御器115は定電圧
基準電源（CRVS）121を（NFSLC）の一部として有し、こ
れは端子116に両極性電圧を供給する。制御器115は端子
111に於ける電流精度を測定変量として保証しているが
その方法は、これと等量の電流を定電圧基準電源（CRV
S）121と、これもまた（NFSLC）の一部である制御可能
半導体線形素子（CSLD）120を通して流し、DACの端子11
1を流れる電流の極僅かの誤差しかCSLD120の制御端子を
流れないようにする方法である。既に述べたようにDAC1
110は両極性電流で動作出来るが、制御器115は基本的に
単一極性回路であって予めどちらかひとつの極性で構成
されているものである。（NFSLC）は演算増幅器117、
（CSLD）120および（CRVS）122とで構成された内部閉ル
ープを安定化するためのキャパシタ118と抵抗器119とを
有する。キャパシタ118は抵抗器119と直列接続されてい
るがこの直列回路は演算増幅器117の反転入力と出力と
の間に抵抗器119が演算増幅器の出力に接続されるよう
につながれている。好適な（CSLD）素子120は制御可能
線形電圧依存抵抗器として動作し、第３図の例ではＮチ
ャンネルMOSFETまたはJFETまたはNPNバイポーラトラン
ジスタまたはNPNダーリントン増幅器で実現できる。例
えば第３図はＮチャンネルJFETを用いた例であり、その
ゲートは抵抗器119とキャパシタ118の共通接続点に、ま
たそのソースは定電圧基準電源（CRVS）121の負極側に
接続されている。JFET120のドレインは電流分割回路部
の端子116に接続されている。演算増幅器117の反転入力
およびDAC110の端子111は定電圧基準電源（CRVS）121の
正極側に接続されている。第３図の制御器115は電流をD
AC端子111に向かって流し回路を電流分割回路の吸い込
み方式構成としている。

先に述べたように制御器115の機能は端子111を端子11
2と強制的に同一電位とし、DAC110の114へのディジタル
入力と端子111および端子112に於ける電流分割量との間
に１対１の関係を構築するものである。この端子111と
端子112間の“強制零”は、制御器115の（NFSLC）によ
って実現される。制御器115のこのような機能の説明は
第２図および第３図に関連してなされるが、そこでは負
荷はその一方の端がDAC110の端子112に接続された抵抗
器８と、端子116に接続されている直列接続抵抗器1,2及
び５とである。抵抗器８と直列接続抵抗器1,2及び５の
反対側の端は、抵抗器28を経由して直流電源27の正極に
接続されている。直流電源27の負極はDAC110の端子113
に接続されている。“強制零”動作の説明を行なう目的
で制御可能半導体線形素子（CSLD）120は第３図に示す
ようにＮチャンネルJFETと仮定する。ここで使用するそ
の他の仮定条件をあげると、定電圧基準電源（CRVS）12
1は10ボルト、直流電源27は60ボルト、電流制限抵抗器2
8は100Kオーム、調整済み抵抗器８は300オーム、抵抗器
１および２は100オームそして抵抗器５および６は200オ
ームである。DAC110は８−bit DACを仮定している。演
算増幅器117の供給電源（図示せず）はプラス電圧が約
＋５ボルト、マイナス電圧が約−20ボルトである。

第３図の演算増幅器117の出力がなんらかの理由で零
ボルトになっていると仮定すると、電流はDAC110を通っ
ては流れず端子111と端子112の間の電圧は零となる。デ
ィジタル入力10000000が８−bit DACの入力114に供給さ
れると、端子111と113および端子112と113の間のDAC内
部抵抗値が等しくなる。端子111および112に向かってJF
ET120が導通させる電流ははじめからいわゆる“強制
零”を実現する値であるわけではない。演算増幅器117
の反転入力にははじめに正電圧信号が印加され、その結
果、極短い時間のあと演算増幅器の出力に負電圧を出力
しJFET120のゲート・ソース間電圧を減少させてその導
電度を小さくする。この結果JFET120のドレイン・ソー
ス電圧をより高い正の電圧に増加させるので演算増幅器
117の反転入力が減少し、短時間の後演算増幅器の出力
を負方向に増加させる。従ってJFET120のゲート・ソー
ス間電圧はさらにJFETの導電度を減少させる方向に減少
するので、その結果、JFETのドレイン・ソース間電圧が
増加し演算増幅器の反転入力電圧強度が減少する。この
ようにして演算増幅器の電圧入力が零まで減少するので
この意味でフィードバック回路部分は演算増幅器117の
入力に対して“強制零”を生じるように機能していると
いえる。

先に述べたように、114のディジタル入力は端子111及
び112に於ける電流の相対強度を規定し、仮に端子111お
よび112の電圧が等しい場合にはこれらの電流の合計値
は等しくなる。先に示したようにもしも8bit DACのディ
ジタル入力が“00000000"であった場合はDACの内部スイ
ッチは端子113電流I₁₁₃の全てを接地端子112を経由して
流し、端子111電流I₁₁₁は零となるように切り替わる。
端子112を流れる電流は電流I₁₁₂として参照する。また
もしもディジタル入力が“11111111"の場合は、DACを流
れる電流の1/256のみが端子112を流れることも示した。
同様に、ディジタル入力が“10000000"の時は端子111お
よび112の間で電流が等しく分割される。２つのディジ
タル入力“11111111"および“00000000"の10進値（Ｄ）
はそれぞれ、Ｄ＝255およびＤ＝128となる。Ｄ＝255の
場合には電流値は数学的に次のように示される：そしてＤ＝128ではとなる。

“256"は2⁸の10進表現であり、ここで“8"は例として
示したDACの分解ビット数である。この情報を使用する
ことにより、上記式のI₁₁₁は以下に示すようなより一般
的に頂として表現できる：ここでＮはDACのビット数である。従ってDACを流れる
全電流値は不変であるからDACを流れる電流の希望する
分割比はDACへのディジタル入力を選択することにより
容易に得られる。次に制御器115は端子111および112で
の強制零機能を実施し、これはディジタル入力によって
選択される電流分割比とは独立に全電流値を一定に保つ
ために必要である。

短絡線までの距離（４導体）モードを示す第２図で
は、抵抗器８は調整済み抵抗器なので既知であり、抵抗
器１および２で示される異常電線抵抗値が求められる。
これは端子112と抵抗器２および５の接続点間の電圧を
抵抗器６の端点である端子23を介して監視しながら、そ
の電圧が最少となるまでDAC110のディジタル入力を変化
させることにより実現できる。その時に、 I₁₁₂R₈＝I₁₁₁（_１＋R₂）である。従って、さきに述べた説明から、次のことも解る、従ってここでW_dtsは正規化分数である。

この最後の式をR₁＋R₂について解くと：となる最後の式の右辺の値はすべて既知であるので、R₁
＋R₂の値は計算できる。抵抗器１および２で表現される
導体の長さ、すなわち、短絡線までの距離（D.T.S）は
導体の温度、線径および、撚線係数が判れば計算でき
る。抵抗値R₁＋R₂を距離に変換するための温度変換係
数、Ktゲージ変換係数、Kgは導体温度と寸法に依存した
既知の定数である。従って、端子23と接地電位間の電圧を最少にするためのDAC110
へのディジタル入力調整機能を含むこのような電圧監視
機能よおび抵抗器１および２で表現される導体長（短絡
線までの距離）計算は、第１図に示す回路部33で自動的
に行なわれる。

第１図に於て増幅器９は端子23と接地電位間の電圧を
監視するために使用されており、一方の入力は接地電位
に接続され、もう一方の入力はリセット位置にある継電
器15を介して端子23に接続されている。増幅器９の出力
信号の極性および強度は接地電位と端子23の間に生じる
電位差を示す。端子23の電圧は抵抗器１および２で表現
される導体の反対端すなわち短絡線25でなされている抵
抗器２と抵抗器25との接合点の電圧に等しい。増幅器９
の出力に現れるこの“誤差”信号はA/D変換器34に送ら
れ、ここで制御プログラムROMにストアされた計算プロ
グラムを備えたマイクロコンピュータ37で使用できるよ
うに増幅器９の出力であるアナログ誤差信号はディジタ
ル信号に変換される、またマイクロコンピュータは増幅
器９へ入力される誤差信号が最少となるようにDAC110の
114へのディジタル入力を変更する。このように第１図
に示す回路は増幅器９入力部に於て“零”または最少誤
差信号が得られるように電流分割回路部29から供給され
る電流分割を調整するための閉じたフィードバックルー
プを形成している。試験される導体のゲージ変換係数K
g、および温度変換係数Ktを決定するために必要な、抵
抗値の温度係数は測定回路を使用する前にコンピュータ
37のROMに入力される。調整済み抵抗器８の抵抗値は第
１図の測定回路の結線が完了した時点でマイクロコンピ
ュータ37のROMに設定される。第１図の回路で一度
“零”状態が実現されると先に述べた最後の数式に基づ
いてプログラムされたマイクロコンピュータ37はディジ
タル入力信号を次にDAC110に供給すると同時にこれに加
えて調整済み抵抗器８の抵抗値を用いて抵抗器１および
２の合成抵抗値を計算し、次にゲージ変換係数Kg、およ
び温度変換係数Ktとを乗じて結果、すなわち抵抗値１及
び２で表現される端子19から端子20間の導体長または短
絡線までの距離（D.T.S）を導き出す。この結果は表示
装置39に示される。

このように第１図に示す回路は操作員が計算や手動調
節をする必要もなく短絡線までの距離（D.T.S）の迅速
でかつ正確な測定が行えることが判る。

先に示したように測定回路を百分率異常位置検出モー
ド（４導体）で稼働すると抵抗器１の抵抗器１および２
の合計値に対する比率が求まり、これはD.T.Sに乗ぜら
れると測定回路の第２導体の端から測定した異常箇所ま
での距離（D.T.F）となる。この計算もプログラム内臓
マイクロコンピュータ37で実行される。

第４図は第１図の測定回路が百分率異常位置検出モー
ド（４導体）にある状態を示す、ここで継電器11,13,14
および16はセット状態で継電器12および15はリセット状
態にある。第５図はその回路の簡略図で回路部33を除
く。第５図から容易に解るように、百分率異常位置検出
モード時DAC110の端子111に於ける電流I₁₁₁は抵抗器２
を通って流れ、DAC110の電流I₁₁₂は抵抗器１を通って流
れる。接地電位と端子23の間の電圧“零”は回路部33の
動作により得られているので以下の関係が得られる： I₁₁₁R₂＝I₁₁₂R₁ 従って、先に述べた説明から、また次のことが解る、従ってここでD_pf1は第４図および第５図に示す“百分率異常位
置検出”モード（４導体）の接地電位と端子23の間に
“零”が得られているときのDAC110の114に於ける２進
入力の10進値であり、ＮはDAC110のビット数そしてW_pf1
は正規化された分数である。

抵抗器１および２の抵抗値の合計から求められた第１
導体の長さまたは短絡線までの距離（D.T.S）は、先に
第１図および第２図に示す測定回路の短絡線までの距離
（D.T.S）（４導体）モードを用いて定められた。長さ
または異常箇所までの距離D.T.F、は従ってD.T.S（RAM
に記憶されている）とW_pf1とを掛けることにより、また
は下記の式に従って回路部33で自動的に求められる、 D.T.F.＝D.T.S.×W_pf1 一本発明による測定回路は３本の導体のみを用いて短絡
線までの距離（D.T.S）の決定を行なうこともできる、
すなわち抵抗器１および２と、抵抗器３および４とで表
わされる２本の異常な導体に加えて抵抗器５で示される
良好な導体の３本である。第６図はこの３導体モードを
示しておりここでは短絡線26も第４導体（抵抗器６）も
使用されていない。このモードに於て継電器12,14,15お
よび16はセット状態であり、継電器11および13はリセッ
ト状態である。先にも触れたように３導体モードは第３
導体（抵抗器５）の抵抗値が異常状態にある第１導体
（抵抗器１および２）にほぼ等しいと仮定できるときに
使用できる。第７図は第６図の回路を簡略化したもので
あり、回路部33を省く。この構成に於てDAC110の端子11
2に於ける電流I₁₁₂は既知の調整済み抵抗器８を流れ、D
AC110の端子111に於ける電流I₁₁₁は直列接続された第２
導体（抵抗器１及び２）と第３導体（抵抗器３）を流れ
る。回路部33の動作により接地電位と端子21との間に電
圧“零”が得られている時には下記の関係が存在する： I₁₁₂R₈＝I₁₁₁（R₁＋R₂＋R₅）従って、先に述べた説明から、次のことも言えるすなわちここでＤはDAC110の114に於る２進入力の10進値であ
り、異常箇所までの距離（D.T.F）を求めるための３導
体モードを示す第６図および第７図に於て接地電位と端
子21の間に“零”が実現されているときの値であって、
ＮはDACのビット数、そしてW_dtsは正規化された分数で
ある。３導体モードは第３導体（抵抗器５）の抵抗値が
異常を生じている第１導体（抵抗器１および２）とほぼ
等しいという仮定に基づいているので、従ってとなりR₁＋R₂に付いて解くと、式の右辺はすべて既知なのでR₁＋R₂を定めることができ
る。さらに抵抗値R₁＋R₂は短絡線までの距離（D.T.S）
を得るために、ゲージ変換係数、Kgおよび温度変換係
数、Ktを乗じることにより距離に変換できる。したがっ
てこの距離は、D.T.S.を求める４導体モードの場合と同じ
ように表示装置39に表示されると同時にマイクロコンピ
ュータ37のRAMに格納される。以上の計算はプログラム
内臓マイクロコンピュータ37で実行される。

次に３導体モードで百分率異常位置検出モードが実行
されるが、これは第８図に示す構成とするために継電器
11,13,14,15および16をセット状態、継電器12をリセッ
ト状態とする必要がある。第９図は第８図を簡略化した
ものであって、回路部33を省略している。第９図から容
易に解るように、３導体百分率異常位置検出モードを実
施するためにDAC110の端子111に於ける電流I₁₁₁は直列
接続された抵抗器２および５を流れ、DAC110の端子112
に於ける電流I₁₁₂は抵抗器１を通って流れる。回路部33
の動きにより接地電位と端子21との間に電圧“零”が得
られているので以下の関係が成り立つ、 I₁₁₁（R₂＋R₅）＝I₁₁₂R₁ したがって先に述べた説明より、次のことも知られているしたがってここでＤは第８図および第９図の接地電位と端子21の間
に“零”が得られているときのDAC110の114に於ける２
進入力の10数値であり、ＮはDAC110のビット数そしてW
_pf1は正規化された分数である。

最後の式を第１導体の異常位置までの抵抗値を示すR₁
について解き、３導体モードではR₅はR₁＋R₂にほぼ等し
いという条件を用いると、 R₁＝W_pf1×２（R₁＋R₂）、これは距離の項ではつぎのように表現できる、 D.T.F.＝W_pf1×2D.T.S. D.T.F.は回路部33で計算できるのでD.T.F.に関する式の
右辺は全て既知である。

４導体モードを用いた短絡線までの距離の決定のとこ
ろでも示したように、４導体モードを用いた異常位置ま
での距離決定、また同様に３導体モードを使用した短絡
線までの距離の決定および異常位置までの距離決定は、
プログラム内臓マイクロコンピュータ37により操作員が
計算や手動調整をする必要もなく迅速かつ正確に実施さ
れる。

これまでの説明で回路部33を用いて種々のモードにお
いて“誤差”増幅器９の入力に接続されている監視点で
要求される“零”を実現する方法を述べた。“零”を実
現できるひとつの方法をプログラムフロー図の形で第10
図に示すがこれはマイクロコンピュータ37で使用できる
ものであってDAC110のディジタル入力114を自動的に調
整して“零”条件を実現するものである。このフロー図
は良く知られている逐次近似制御処理法に基づくもので
ある。このフロー図では例としてDAC1108−bit DACと仮
定している。フロー図の100に示すように逐次近似制御
処理はDAC110へのディジタル入力、Ｄの入力初期化処理
を含んでおり、ここではDACの中間値がマイクロコンピ
ュータ37からDACディジタル入力114に供給される。DAC1
10は８−bit DACと仮定しているのでそのような初期化
入力は10000000であり８番目ビットのみが“1"にセット
されたビットとなる。この選択結果はマイクロコンピュ
ータ37に具備されたカウンタに反映され、最後に考慮さ
れた選択結果“B"を与えるために８がセットされる。い
かような初期化入力も使用できるが、中間値を選んでお
けば“零”状態は等しい確率で中間値の上側と下側に存
在するのでいかなる状態からであってもDAC110入力を
“零”状態に到達させるのに必要な平均時間が最少とな
る。次に102で誤差増幅器９出力が正か否かの判定が行
なわれる。この出力が正の時は電流分割をDAC110の端子
112に於ける電流が減少し端子111に於ける電流が増加す
るように変更する必要がある。これは114でのDAC入力値
を増加させることにより実現できる。従って処理103に
示されるように114への入力Ｄの増加はＤのビットＢ−
１を“1"にセットする。同様にこの出力が正でない、す
なわち増幅器９の出力が負の時は、電流分割をDAC110の
端子111に於ける電流が減少し端子112に於ける電流が増
加するように変更する必要がある。これはDAC入力値、
Ｄを減少させることにより実現できる。従ってＤの暫減
はフロー図の104でなされここではＤのビットＢが“0"
にリセットされると同時に103に於てＤのビットＢ−１
が“1"にセットされて減少作業が終了する。従ってDAC
入力のビット選択係数器は、フロー図の105に示される
ように１だけ減少され103に於て１にセットされたＤの
ビット番号に置き代わる。従って106に於てビット選択
係数器が“0"に等しいか否かの判定がなされる。処理の
この時点に於て示されているように、106での問い合わ
せに対する答えが“否”の場合は繰り返し実行の為に処
理を102に戻す。フロー図の107に示すように106での問
い合わせに対する答えが“YES"の時はＤの最終値が107
で示されているように実行される計算で使用され、DAC
入力114での変化が誤差増幅器９出力を正に変えたか否
かの判断を行なう。記述されているプログラムは、処理
106に達し“ビット選択係数器＝０か?"という質問の答
えが“YES"となるまで繰り返され、処理107に入ってそ
の時の値“D"が試験回路でその時に選択されている動作
モードで必要とされる計算で使用される。

以上の詳細説明は単に図示を目的としてなされたもの
であって、ここに示されている新規な考案から逸脱する
事なく改変をなし得ることは明かである。従って本発明
の範囲は添付の特許請求の範囲で定義される内容のみで
制限され、この明細書と矛盾しない範囲での解釈の幅は
認めるものとする。

【図面の簡単な説明】

第１図は本発明の異常測定回路の実施例で１つの動作状
態を示す模式図である。第２図は第１図に示す回路の簡略模式図である。第３図は第１図に示す回路の一部の詳細図である。第４図は本発明の異常測定回路の実施例でもう１つの動
作状態を示す模式図である。第５図は第４図に示す回路の簡略模式図である。第６図は本発明の異常測定回路の実施例でさらに別の動
作状態を示す模式図である。第７図は第６図に示す回路の簡略模式図である。第８図は本発明の異常測定回路の実施例でさらにまた別
の動作状態を示す模式図である。第９図は第８図に示す回路の簡略模式図である。第10図は「零」を実現できる１つの方法を示すプログラ
ム流れ図である。［符号の説明］ 11,12,13,14,15,16……継電器 25,26……短絡線 29……電流分割回路 41……制御データバス 42……出力データバス 52……接地電位 111,112……DA変換器端子 114……DA変換器ディジタル入力 115……制御器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/08

Claims

(57)【特許請求の範囲】

【請求項１】位置検出回路と遠隔点との間にあってそれ
らの内の二本の間で異常が存在することが判っている複
数の導体に適合する抵抗異常位置検出回路であって、該
位置検出回路は既知の抵抗器を有し回路から異常箇所ま
での距離を測定するように動作し、第１、第２および第３端子とディジタル入力とを備え、
前記ディジタル入力へのディジタル入力信号は前記第一
端子部に於ける電流の前記第１および第２端子部での電
流合計値に対する比率を決定する電流分割回路と、その入力に供給されるアナログ信号の極性と大きさに依
存したアナログ信号を出力する誤差増幅器と、前記誤差増幅器の出力に接続され前記誤差増幅器の出力
を示すディジタル信号を出力するアナログ／ディジタル
変換回路と、該アナログ／ディジタル変換回路の出力に応答するよう
に接続され前記ディジタル入力にディジタル入力信号を
供給し前記誤差増幅器の入力に供給されるアナログ信号
の大きさを最少とするプログラム内臓マイクロコンピュ
ータと、位置検出回路の第１および第２動作モードを構築するよ
うに動作可能なスイッチ装置であって、前記第１モード
は位置検出回路と前記１本の導体の遠隔側端部との間に
ある前記２本の導体の一方の長さの測定を行い、前記第
２モードは前記１本の導体の位置検出回路側の端から異
常位置までの抵抗値の前記１本の導体の抵抗値に対する
比率を求め、前記プログラム内臓マイクロコンピュータ
は第１および第２動作モードの結果を掛け合わせて前記
１本の導体の端である位置検出回路から異常箇所までの
距離を求めるように動作し、前記第１動作モードを構築
する前記スイッチ装置の接続は前記第１端子に於ける電
流を前記１本の導体に流し、前記第２端子に於ける電流
をその一方の端が１本の導体の端である位置検出回路の
端に接続された抵抗器に流し、前記誤差増幅器の入力を
前記抵抗器のもう一方の端と前記１本の導体の遠隔側端
部との間の信号を受信するようになされ、スイッチ装置
はまた前記第２動作モードを構築するようにも接続さ
れ、この場合前記第１端子に於ける電流を前記１本の導
体の異常箇所と１本の導体の遠隔側端部との間に流し、
前記第２端子に於ける電流を前記１本の導体の異常箇所
と前記１本の導体の端にある位置検出回路との間に流
し、前記誤差増幅器が前記１本の導体の両端の間の信号
を入力するように接続されることを特徴とする前記抵抗
異常位置検出回路。
【請求項２】請求項第１項に記載の抵抗異常位置検出回
路に於て、位置検出回路の第３および第４動作モードを
構築するように動作可能な前記スイッチ装置であって、
前記第３モードは位置検出回路と前記１本の導体の遠隔
側端部との間にある前記２本の導体の一方の長さの測定
を行い、前記第４モードは前記１本の導体の位置検出回
路側の端と異常位置との間の抵抗値の前記１本の導体の
抵抗値と複数ある導体の中で正常な導体の抵抗値の和に
対する比率を求め、前記プログラム内臓マイクロコンピ
ュータは第３および第４動作モードの結果を掛け合わせ
た答えを２倍して前記１本の導体の端である位置検出回
路から異常箇所までの距離を求めるように動作し、前記
第３動作モードを構築する前記スイッチ装置の接続は前
記第１端子に於ける電流を前記１本の導体と複数ある導
体の中で正常な導体に直列に流し、前記第２端子に於け
る電流をその一方の端が１本の導体の端である位置検出
回路の端に接続された抵抗器に流し、前記誤差増幅器の
入力を前記抵抗器のもう一方の端と前記最後に述べた正
常な導体の端である位置検出回路との間の信号を受信す
るようにし、スイッチ装置はまた前記第４動作モードを
構築するようにも接続され、この場合第１端子に於ける
電流を１本の導体を有する直列回路を経由し前記１本の
導体の異常箇所から前記導体の遠隔側端部と複数導体の
中の１本の正常導体に流し、前記第２端子に於ける電流
を前記１本の導体の異常箇所から前記導体の端にある位
置検出回路に前記１本の導体を通して流し、前記誤差増
幅器の入力は前記１本の導体の端の位置検出回路と前記
最後に述べた正常導体の端の位置検出回路の間の信号を
入力するように接続されていることを特徴とする前記抵
抗異常位置検出回路。
【請求項３】請求項第１項に記載の抵抗異常位置検出回
路に於て、前記電流分割回路が、乗算形ディジタル／アナログ変換器（DAC）と第１端子
を有するDACを備えた制御回路部及び前記電流分割回路
の前記第２および第３端子と前記ディジタル入力とで構
成されていて、前記制御回路部は前記電流分割回路の前
記第１端子を有し前記DACの前記第１端子に於ける電流
および前記電流分割回路の第２端子に於ける電流は、前
記DACの前記第１端子と前記電流分割回路の前記第２端
子が同電位の場合には前記最初に述べた比率に従い、前
記制御回路部は前記DACに接続されて前記DACの前記第１
端子と前記電流分割回路の第２端子を同電位に保ち、前
記制御回路部が、 1.2入力端子および１出力端子を備え、前記入力端子の
一方は前記DACの前記第１端子に接続され、前記２入力
のもう一方は前記電流分割回路の前記第２端子に接続さ
れた演算増幅器と、 2.前記演算増幅器の前記出力端子と、前記DACの前記第
１端子との間に接続された負フィードバック半導体線形
回路（NFSLC）で前記DACの前記第１端子と前記電流分割
回路の前記第１端子との間の電流を導通させる回路部分
を有する前記NFSLCとで構成されていることを特徴とす
る前記導体異常位置検出回路。
【請求項４】請求項３の抵抗異常位置検出回路であっ
て、前記NFSLCの前記回路部分は、前記演算増幅器の前
記出力端子に動作可能に接続された制御電極を有する制
御半導体線形装置（CSLD）によって特徴づけられる抵抗
異常位置検出回路。
【請求項５】請求項４の抵抗異常位置検出回路であっ
て、前記NFSLCの前記回路部分は、前記CSLDと前記DACの
前記第１の端子との間に接続された一定基準電圧源を含
むことを特徴とする抵抗異常位置検出回路。