JP2794688B2 - 符号化方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像信号を差分符号化方式により符号化す
る符号化方法に関する。 〔従来の技術〕 代表的なＤ−PCM法としては、直前サンプル値との差
分をとる前値予測符号化法があり、第15図は、その送信
系のブロック図を示す。入力端子10に入力した画像信号
は、A/D変換器12でx₁ビット（例えば８ビット）のディ
ジタル信号に変換され、減算器14で１サンプル周期（1
T）前の復号信号を減算される。非線形量子化器16は、
減算器14による差分値をx₂ビット（例えば４ビット）に
圧縮し、その結果を出力端子18に出力する。非線形量子
化器16の出力はまた、非線形量子化器16とは逆の作用の
代表値設定器20にも送られ、加算器22は、その代表値出
力に1T前の復号信号を加算する。加算器22の出力は遅延
器24により1Tだけ遅延され、次の画素の予測値（又は減
算値）として減算器14に送られる。 第16図は第15図に対応する受信系のブロック図を示
す。第15図の出力端子18から出力された信号は、伝送路
を経由して入力端子26に入力する。その入力信号は、代
表値設定器20と同様の代表値設定器28により代表値に変
換（又は復号）され、加算器30はその代表値出力に1T前
の復号信号を加算する。加算器30の出力は遅延器32によ
り1Tだけ遅延され、次の画素の復号に用いられる。D/A
変換器34は加算器30の出力をアナログ信号に変換し、出
力端子36に供給する。 このような符号化方法では、1T前の復号信号を用いて
現信号を順次符号・復号しているため、伝送路にエラー
が発生した場合、エラーが次々に伝播してしまうという
欠点がある。 その対策として、従来は、一定数の画素毎に、差分を
採らない本来の値を画素信号として伝送し（これをリセ
ット画素又はリセット画素信号と言う）、エラーの影響
を最小限に抑える方法が提示された。その方法の送信系
のブロック図を第17図に示す。図中、第15図と同じ部材
には同じ符号を付してある。切換信号発生回路36は、あ
る一定期間毎に一定の幅のパルスをセレクタ40に送出す
る。セレクタ40は、切換信号発生回路38の制御パルスに
従い、パルスを受けた時には、A/D変換器12の出力を選
択し、それ以外の時は、非線形量子化器16の出力を選択
して出力端子18に供給する。又、セレクタ42は、セレク
タ40でA/D変換器12の出力を選択した場合、遅延器24に
同じ信号を供給するためのものである。従って、各画素
信号は、第18図に示すようになる。○はリセット画素信
号を示し、△はＤ−PCMにより符号化される画素信号を
示す。これにより、エラーの伝播を最大４画素に抑える
ことが出来る。 〔発明が解決しようとする問題点〕 リセット画素を配置する差分符号化方式において、従
来、エラーの伝搬を少なくするためには、単純にリセッ
ト画素を多くしており、この結果、リセット画素の符号
化データ量の多さが全符号化データ量の増大を招くとい
う問題点があった。 本発明は、このような問題点を解決し、少ないリセッ
ト画素でエラー伝搬を効果的に防止する符号化方法を提
供することを目的とし、更には、少ないリセット画素で
エラー伝搬を防止する符号化を行うと共に、エラーが発
生した場合でも、画質劣化を目立たせないようにするこ
とを目的とする。 〔問題点を解決するための手段〕 本発明に係る符号化方法は、所定の差分符号化を行な
わないリセット画素と符号化対象画素を用いて差分値を
生成し、当該差分値を符号化する符号化方式であって、
それぞれ当該リセット画素を含み、互いに近接するライ
ン間で、リセット画素の水平方向の位置を異ならしめ、
当該リセット画素の１つを用いて符号化される符号化対
象画素を複数とし、当該リセット画素の１つに対する当
該複数の符号化対象画素は、２次元空間上の垂直及び水
平方向の所定の拡がりを有する領域に配置されているこ
とを特徴とする。 〔作用〕 この構成により、エラー伝播画素数を従来と同じにし
ても、リセット画素信号を約半分にすることが可能とな
り、従って、それだけ、伝送レートを低く保つことがで
きる。 〔実施例〕 以下、図面を参照して、本発明の実施例を説明する。 第１図は、本発明の第１の方法の説明図である。矢印
の元が予測に用いる画素を示し、矢印の先が、差分符号
化する画素を示す。第１図に示すように、リセット画素
信号の右側では前値予測Ｄ−PCMとし、左側では後値予
測Ｄ−PCMとする。これにより、符号化の系列が、前値
予測と後値予測の２つに分断されるため、エラーの伝播
はリセット画素間の1/2になる。 第２図は、この方法を実施する送信系のブロック図を
示す。第17図と同じ部材には同じ符号を付した。以下第
17図とは異なる部分のみを説明する。FILO（First In L
ast Out）メモリ50は制御回路52からの制御信号に従っ
て、一定期間（第１図の例では５画素分）A/D変換器12
の出力を取り込み（PUSH）、順序を逆転させてセレクタ
54に供給する（POP）。遅延時間が4Tの遅延器56,58は、
FILOメモリ50が画素信号の順序を入れ換える時間（４画
素分）との調整のために設けてある。セレクタ54は、制
御回路52からの制御信号に従い、上記２つの入力信号d,
eの内の一方を選択して加算器14に印加する。制御回路5
2は、FILOメモリ50の書込及び読出を制御すると同時
に、それに同期した選択信号をセレクタ40に供給する。
また、セレクタ42には予測画素切換信号を供給する。第
３図に制御回路52のタイミング図を示す。第３図で“H"
側は動作状態であることを示す。セレクタ40,42,54で
は、“H"で各信号線の出力が選択される。尚、セレクタ
40に対するｇはｆの反転信号となる。 第４図は受信系のブロック図を示す。第16図と同じ部
材には同じ符号を付した。入力端子26に入力した信号の
内、Ｄ−PCMされた信号は、代表値設定器28、加算器3
0、遅延器32及びセレクタ60（セレクタ42と同様の機
能）により復号される。復号された信号は、遅延器62で
遅延器52と同じ時間（4T）だけ遅延され、セレクタ64に
印加される。また、後値予測Ｄ−PCMの場合、FILOメモ
リ66で順序が逆転されてからセレクタ64に印加される。 リセット画素信号は、遅延器（遅延時間4T）68及び遅
延器（遅延時間1T）70で遅延され、Ｄ−PCMデータ系列
の中央の位置に戻され、セレクタ64に印加される。セレ
クタ64は、制御回路72の制御信号に従って画素信号を選
択し、D/A変換器34に出力する。制御回路72は、セレク
タ60を第７図のa,b,cと同じタイミングで、セレクタ64
については同図d,e,fを遅延器62と同じ時間（この例で
は４画素分）だけ遅らせたタイミングで、各信号を切り
換えさせる。D/A変換器34は、セレクタ64から出力され
た信号をアナログ信号に変換して出力端子36に供給す
る。 このような構成とすることにより、エラー伝播を少な
く抑えつつ、リセット画素信号を1/2に減らすことがで
き、伝送レートの増加を抑えることが出来る。 次に、本発明の第２の方法を説明する。第５図は、そ
の説明図である。画像信号は、垂直相関がかなり強いの
で、１ライン前の画素信号を予測に用いてもほとんど劣
化は生じない。そこで、第５図に示すように、リセット
画素信号を画面上で見て１ラインずらし、上のラインの
リセット画素信号を下のラインでも利用することを提案
する。即ち、第５図中イで示すリセット画素信号をロと
ハの両画素の予測画素信号として用いる。 第６図は、この方法を実施する送信系のブロック図で
ある。第17図と同じ部材には同じ符号を付した。以下、
第17図とは異なる部分について説明する。遅延器80は、
リセット画素信号を1H（１ライン期間）−1T（１サンプ
ル周期）に相当する時間だけ遅延させてセレクタ82に供
給する。セレクタ82は、制御回路84からの制御信号に従
い、リセット画素信号とＤ−PCMされた画素信号の何れ
か一方を選択し出力する。制御回路84のタイミングを第
７図に示す。 第８図は第６図に対応する受信系のブロック図を示
す。第４図と同じ部材には同じ符号を付した。入力端子
26の入力信号の内、Ｄ−PCMされた信号は、代表値設定
器28で代表値に変換され、加算器30、セレクタ88及び遅
延器32のループによって元の信号に復号される。一方、
リセット画素信号はセレクタ88,90及び遅延器92に供給
される。遅延器92はリセット画素信号を（1H−1T）分だ
け遅延させ、下のラインの予測値としてセレクタ88に供
給する。セレクタ88は、制御回路94からの制御信号に従
い、リセット画素信号、上ラインのリセット画素信号及
び前値復号信号の何れかを選択する。セレクタ90も、制
御回路94からの制御信号により、リセット画素信号と復
号画素信号の何れかを選択してD/A変換器34に出力す
る。制御回路94のタイミングは第７図に示すものと同じ
である。D/A変換器34は、セレクタ90の出力をアナログ
信号に変換し出力端子36に供給する。 リセット画素信号の配置を第５図のようにすると、同
じリセット画素信号に連なるＤ−PCMの画素数は、リセ
ット画素信号と同じラインには４画素、下ラインには５
画素となり、アンバランスとなる。この数を合わせるに
は第９図に示すような配置にすればよい。その場合に
は、第６図の遅延器80と第８図の遅延器92の遅延量を
（1H−2T）とし、制御回路84,94のタイミングａ′,b′,
c′を第３図のa,b,cのようにする。 次に、本発明の第３の方法を説明する。第10図はその
説明図である。上述の第２の方法が上ラインのリセット
画素信号を用いるのに対し、この第３の方法では、現ラ
インの上下ラインのリセット画素信号の平均値を現ライ
ンの予測信号として用いる。これにより、第２の方法に
較べ、リセット画素信号自体にエラーがあるときの影響
や、Ｄ−PCMの予測誤差によって生じるエッジビジネス
の妨害を、より少なくすることが出来る。 第11図に本発明の第３の方法を実施する送信系のブロ
ック図を示す。第６図と同じ部材には同じ符号を付し
た。以下第６図と異なる部分を主に説明する。A/D変換
器12でディジタル信号に変換された画素信号は、1Hの遅
延器100及び1Tの遅延器102により（1H＋1T）だけ遅延し
て減算器14に供給される。遅延器100の出力はまた、1H
の遅延器104を介して加算器106に供給される。加算器10
6は、A/D変換器12の出力と、遅延器100及び同104により
2H分だけ遅延されたリセット画素信号とを加算する。1/
2係数回路108はその加算結果を1/2倍し、上下ラインの
リセット画素信号の平均値をセレクタ82に供給する。そ
れ以降は第６図の場合と同じである。 第12図は、本発明の第３の方法を実施する受信系のブ
ロック図である。第８図と同じ部材には同じ符号を付し
た。入力端子26のリセット画素信号は、1Hの遅延器110
及び1Tの遅延器112を経てセレクタ88,90に供給される。
リセット画素信号はまた、1Hの遅延器110,114により2H
だけ遅延された後、加算器116及び1/2係数回路118によ
り上下間の平均がとられ、セレクタ88に供給される。 他方、Ｄ−PCMされた信号は、代表値設定器28で代表
値に変換され、加算器30で予測信号と加算されて復号信
号となる。セレクタ88は、制御回路94からの制御信号に
従い、現ラインのリセット画素信号、復号画素信号、及
び上下ラインのリセット画素信号の平均値の３つの内か
ら１つを選択し、次の信号の予測信号として遅延器32に
印加する。遅延器32は、セレクタ88からの予測信号を1T
だけ遅延させて加算器30に供給する。セレクタ90は、制
御回路94からの制御信号に従い、リセット画素信号と、
Ｄ−PCMから復号された信号の何れか一方を選択し、D/A
変換器34に供給する。D/A変換器34は、ディジタル信号
をアナログ信号に変換して出力端子36に供給する。 更に、本発明の第１、第２、第３の方法を組み合わせ
て、例えば、第13図、第14図に示すようにリセット画素
信号を利用することにより、リセット画素信号を更に削
減し、伝送レートの増加を抑えることができる。 〔発明の効果〕 以上の説明から容易に理解できるように、本発明によ
れば、少ないリセット画素でエラー伝搬を効果的に防止
することができ、更には、少ないリセット画素でエラー
伝搬を防止する符号化を行うと共に、エラーが発生した
場合でも画質劣化を目立たせないようにできる。

【図面の簡単な説明】 第１図は、本発明の第１の方法の説明図、第２図は、そ
の方法を実施する送信系のブロック図、第３図は第２図
の動作タイミングを示す図、第４図は第２図に対応する
受信系のブロック図である。第５図は、本発明の第２の
方法の説明図、第６図は、その方法を実施するための送
信系のブロック図、第７図は、第６図の動作タイミング
を示す図、第８図は第６図に対応する受信系のブロック
図である。第９図は、本発明の第２の方法の改良の説明
図である。第10図は、本発明の第３の方法の説明図、第
11図は、その第３の方法を実施するための送信系のブロ
ック図、第12図は第11図に対応する受信系のブロック図
である。第13図及び第14図は、本発明の第１、第２、第
３の方法を組み合わせた方法の説明図である。第15図は
従来の方法の送信系のブロック図、第16図はその受信系
のブロック図、第17図は従来の改良された方法の送信系
のブロック図、第18図は、第17図の装置で用いられる従
来の方法の説明図である。 10……入力端子、12……A/D変換器、14……減算器 16……線形量子化器、18……出力端子、20……代表値設
定器、22……加算器、24……遅延器、26……入力端子 28……代表値設定器、30……加算器、32……遅延器 34……D/A変換器、36……出力端子、38……切換信号発
生回路、40,42,54……セレクタ、50……FILOメモリ、52
……制御回路、56,58……遅延器、60,64……セレクタ、
62……遅延器、66……FILOメモリ 68,70……遅延器、72……制御回路、80……遅延器 82……セレクタ、84……制御回路、86,88,90……セレク
タ、92……遅延器、94……制御回路、100,102……遅延
器、106……加算器、108……1/2係数回路 110,112,114……遅延器、116……加算器 118……1/2係数回路

Claims (1)

1. (57)【特許請求の範囲】 １．所定の差分符号化を行なわないリセット画素と符号
   化対象画素を用いて差分値を生成し、当該差分値を符号
   化する符号化方式であって、それぞれ当該リセット画素
   を含み、互いに近接するライン間で、リセット画素の水
   平方向の位置を異ならしめ、当該リセット画素の１つを
   用いて符号化される符号化対象画素を複数とし、当該リ
   セット画素の１つに対する当該複数の符号化対象画素
   は、２次元空間上の垂直及び水平方向に所定の拡がりを
   有する領域に配置されていることを特徴とする符号化方
   法。