JP2785604B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2785604B2 JP2785604B2 JP24023092A JP24023092A JP2785604B2 JP 2785604 B2 JP2785604 B2 JP 2785604B2 JP 24023092 A JP24023092 A JP 24023092A JP 24023092 A JP24023092 A JP 24023092A JP 2785604 B2 JP2785604 B2 JP 2785604B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- buffer
- memory
- writing
- write buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置、特に、複
数のバスで構成される各バス間でのデータ転送を伴なう
情報処理装置に関する。
数のバスで構成される各バス間でのデータ転送を伴なう
情報処理装置に関する。
【０００２】
【従来の技術】従来の技術は、各Ｉ／Ｏ装置に対する書
き込みバッファの割り付けはＩ／Ｏ装置のＩ／Ｏバス上
の物理的な実装位置によって定まり、従ってあらかじめ
設定された位置に実装させなければならなかった。
き込みバッファの割り付けはＩ／Ｏ装置のＩ／Ｏバス上
の物理的な実装位置によって定まり、従ってあらかじめ
設定された位置に実装させなければならなかった。
【０００３】
【発明が解決しようとする課題】前述の様に従来の技術
では、書き込みバッファの割り付けはＩ／Ｏ装置の実装
位置によって定められているためＩ／Ｏ装置の実装位置
が誤ると書き込みバッファとＩ／Ｏ装置の割り付けが不
正になるため必ず定められた位置に実装されなければな
らないという制約があった。また書き込みバッファを使
用しないＩ／Ｏ装置が書き込みバッファ使用のＩ／Ｏ装
置の実装位置に実装されると、書き込みバッファが使用
されることになり動作上問題があった。
では、書き込みバッファの割り付けはＩ／Ｏ装置の実装
位置によって定められているためＩ／Ｏ装置の実装位置
が誤ると書き込みバッファとＩ／Ｏ装置の割り付けが不
正になるため必ず定められた位置に実装されなければな
らないという制約があった。また書き込みバッファを使
用しないＩ／Ｏ装置が書き込みバッファ使用のＩ／Ｏ装
置の実装位置に実装されると、書き込みバッファが使用
されることになり動作上問題があった。
【０００４】
【課題を解決するための手段】本発明の情報処理装置
は、システム起動時にＩ／Ｏ装置の実装の有無及び書き
込みバッファの使用の有無をチェックし各Ｉ／Ｏ装置に
対する書き込みバッファの割り付けを保持する割り付け
テーブルを有し、かつ、各Ｉ／Ｏ装置に対して割り付け
結果の使用チャネルを通知する手段を有するＩ／Ｏ制御
機構を備え、各Ｉ／Ｏ装置は書き込みバッファの使用の
有無をＩ／Ｏ制御機構に対して通知する書き込みモード
保持部及びＩ／Ｏ制御機構から通知される書き込みバッ
ファの使用チャネル情報を保持するチャネル保持分を備
えている。
は、システム起動時にＩ／Ｏ装置の実装の有無及び書き
込みバッファの使用の有無をチェックし各Ｉ／Ｏ装置に
対する書き込みバッファの割り付けを保持する割り付け
テーブルを有し、かつ、各Ｉ／Ｏ装置に対して割り付け
結果の使用チャネルを通知する手段を有するＩ／Ｏ制御
機構を備え、各Ｉ／Ｏ装置は書き込みバッファの使用の
有無をＩ／Ｏ制御機構に対して通知する書き込みモード
保持部及びＩ／Ｏ制御機構から通知される書き込みバッ
ファの使用チャネル情報を保持するチャネル保持分を備
えている。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の実施例を示すブロック図で
ある。メモリ１はメモリバス８に接続され、Ｉ／Ｏバス
７にＩ／Ｏ装置４〜６及びＩ／Ｏ制御機構３が接続さ
れ、メモリバス８とＩ／Ｏバス７とにバス接続機構２が
接続されてシステム構成されている。
ある。メモリ１はメモリバス８に接続され、Ｉ／Ｏバス
７にＩ／Ｏ装置４〜６及びＩ／Ｏ制御機構３が接続さ
れ、メモリバス８とＩ／Ｏバス７とにバス接続機構２が
接続されてシステム構成されている。
【０００７】Ｉ／Ｏ制御機構３は各Ｉ／Ｏ装置の実装の
有無及び各Ｉ／Ｏ装置が書き込みバッファを使用するか
否かをチェックし書き込みバッファの割り付け情報を保
持する割り付けテーブル３−１を有し、各Ｉ／Ｏ装置４
〜６は書き込みバッファの使用の有無をＩ／Ｏ制御機構
３に対して通知する。書き込みモード保持部４−１，５
−１，６−１、Ｉ／Ｏ制御機構３から通知される書き込
みバッファの使用チャネル情報を保持するチャネル保持
部４−２，５−２，６−２を有しており、バス接続機構
２は書き込みバッファ２−２及び書き込みバッファの各
チャネルに対応したステータスレジスタ２−３及びＩ／
Ｏ装置４〜６からの書き込み命令によって示される使用
チャネル情報に従って使用される書き込みバッファのチ
ャネルにデータを送ると共にＩ／Ｏ制御機構３からのエ
ラーレジスタ読出し命令に従って書き込みバッファの各
チャネル毎のエラーレジスタの内容を応答として返す手
段を有するバッファ制御部２−１を有している。
有無及び各Ｉ／Ｏ装置が書き込みバッファを使用するか
否かをチェックし書き込みバッファの割り付け情報を保
持する割り付けテーブル３−１を有し、各Ｉ／Ｏ装置４
〜６は書き込みバッファの使用の有無をＩ／Ｏ制御機構
３に対して通知する。書き込みモード保持部４−１，５
−１，６−１、Ｉ／Ｏ制御機構３から通知される書き込
みバッファの使用チャネル情報を保持するチャネル保持
部４−２，５−２，６−２を有しており、バス接続機構
２は書き込みバッファ２−２及び書き込みバッファの各
チャネルに対応したステータスレジスタ２−３及びＩ／
Ｏ装置４〜６からの書き込み命令によって示される使用
チャネル情報に従って使用される書き込みバッファのチ
ャネルにデータを送ると共にＩ／Ｏ制御機構３からのエ
ラーレジスタ読出し命令に従って書き込みバッファの各
チャネル毎のエラーレジスタの内容を応答として返す手
段を有するバッファ制御部２−１を有している。
【０００８】次に動作を説明する。システムが起動され
るとＩ／Ｏ制御機構３はＩ／Ｏバス７を介してＩ／Ｏバ
ス７上に実装されているＩ／Ｏ装置の有無をチェックす
ると共に、実装されているＩ／Ｏ装置の書き込みモード
保持部４−１，５−１，６−１を読み出し書き込みバッ
ファの使用の有無をチェックする。書き込みバッファを
使用するＩ／Ｏ装置に対しては書き込みバッファを割り
付け割り付けテーブル３−１を作成すると共にＩ／Ｏバ
ス７を介して各Ｉ／Ｏ装置に対して割り付けたチャネル
情報を通知する。各Ｉ／Ｏ装置はＩ／Ｏ制御機構３から
通知されたチャネル情報をチャネル記憶部４−２，５−
２，６−２に記憶する。
るとＩ／Ｏ制御機構３はＩ／Ｏバス７を介してＩ／Ｏバ
ス７上に実装されているＩ／Ｏ装置の有無をチェックす
ると共に、実装されているＩ／Ｏ装置の書き込みモード
保持部４−１，５−１，６−１を読み出し書き込みバッ
ファの使用の有無をチェックする。書き込みバッファを
使用するＩ／Ｏ装置に対しては書き込みバッファを割り
付け割り付けテーブル３−１を作成すると共にＩ／Ｏバ
ス７を介して各Ｉ／Ｏ装置に対して割り付けたチャネル
情報を通知する。各Ｉ／Ｏ装置はＩ／Ｏ制御機構３から
通知されたチャネル情報をチャネル記憶部４−２，５−
２，６−２に記憶する。
【０００９】各Ｉ／Ｏ装置からメモリ１へのデータ転送
の起動・停止はＩ／Ｏ制御機構３によって行なわれ、転
送の起動を行なう場合Ｉ／Ｏバス７を介してバス接続機
構２のバッファ制御部２−１に対してステータスレジス
タ２−３の読み出し命令を発行しステータスレジスタ２
−３を読み起動をかけるＩ／Ｏ装置に対して割り付けら
れた書き込みバッファの行き状態をチェックする。バッ
ファが使用可能であればＩ／Ｏ装置に対して転送の起動
命令を発行する。Ｉ／Ｏ装置４に起動をかけると、Ｉ／
Ｏ装置４はチャネル保持部４−２に保持している使用チ
ャネル情報をメモリ１に対する書き込み命令に付加して
Ｉ／Ｏバス７を介してバス接続機構２に転送する。
の起動・停止はＩ／Ｏ制御機構３によって行なわれ、転
送の起動を行なう場合Ｉ／Ｏバス７を介してバス接続機
構２のバッファ制御部２−１に対してステータスレジス
タ２−３の読み出し命令を発行しステータスレジスタ２
−３を読み起動をかけるＩ／Ｏ装置に対して割り付けら
れた書き込みバッファの行き状態をチェックする。バッ
ファが使用可能であればＩ／Ｏ装置に対して転送の起動
命令を発行する。Ｉ／Ｏ装置４に起動をかけると、Ｉ／
Ｏ装置４はチャネル保持部４−２に保持している使用チ
ャネル情報をメモリ１に対する書き込み命令に付加して
Ｉ／Ｏバス７を介してバス接続機構２に転送する。
【００１０】バス接続機構２のバッファ制御部２−２
は、書き込み命令を受けると命令に付加された使用チャ
ネル情報に従って書き込みデータを指定された書き込み
バッファのチャネルに送る。データが書き込みバッファ
に書き込まれると、メモリバス８を介してメモリ１に対
する書き込み命令を発行する。メモリ１に対する書き込
みで発生したエラーはバス接続機構２のステータスレジ
スタ２−３のチャネルに対応したレジスタに記録され
る。Ｉ／Ｏ装置４はメモリに対す転送が終了するとＩ／
Ｏバス７を介してＩ／Ｏ制御機構３に対して終了通知を
行ない、Ｉ／Ｏ制御機構３はＩ／Ｏバス７を介してバス
接続機構２のバッファ制御部２−１に対してステータス
レジスタ２−３の読み出し命令を発行しＩ／Ｏ装置４に
対して割り付けたステータスレジスタを読み、Ｉ／Ｏ装
置４からメモリに対する転送の終了状態の正常・異常の
確認をする。
は、書き込み命令を受けると命令に付加された使用チャ
ネル情報に従って書き込みデータを指定された書き込み
バッファのチャネルに送る。データが書き込みバッファ
に書き込まれると、メモリバス８を介してメモリ１に対
する書き込み命令を発行する。メモリ１に対する書き込
みで発生したエラーはバス接続機構２のステータスレジ
スタ２−３のチャネルに対応したレジスタに記録され
る。Ｉ／Ｏ装置４はメモリに対す転送が終了するとＩ／
Ｏバス７を介してＩ／Ｏ制御機構３に対して終了通知を
行ない、Ｉ／Ｏ制御機構３はＩ／Ｏバス７を介してバス
接続機構２のバッファ制御部２−１に対してステータス
レジスタ２−３の読み出し命令を発行しＩ／Ｏ装置４に
対して割り付けたステータスレジスタを読み、Ｉ／Ｏ装
置４からメモリに対する転送の終了状態の正常・異常の
確認をする。
【００１１】
【発明の効果】以上説明した様に本発明は、システム起
動時にＩ／Ｏ制御機構によってＩ／Ｏバスに実装される
Ｉ／Ｏ装置の構成及び書き込みバッファの使用の有無に
よって各Ｉ／Ｏ装置に対して書き込みバッファを割り付
けることによって、Ｉ／Ｏ装置の実装における実装位置
の制限をなくすことが可能であり、また実装位置を誤っ
て誤動作することもないという効果がある。
動時にＩ／Ｏ制御機構によってＩ／Ｏバスに実装される
Ｉ／Ｏ装置の構成及び書き込みバッファの使用の有無に
よって各Ｉ／Ｏ装置に対して書き込みバッファを割り付
けることによって、Ｉ／Ｏ装置の実装における実装位置
の制限をなくすことが可能であり、また実装位置を誤っ
て誤動作することもないという効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ メモリ ２ バス接続機構 ２−１ バッファ制御部 ２−２ 書き込みバッファ ２−３ ステータスレジスタ ３ Ｉ／Ｏ制御機構 ３−１ 割り付けテーブル ４〜６ Ｉ／Ｏ装置 ４−１，５−１，６−１ 書き込みモード保持部 ４−２，５−２，６−２ チャネル保持部 ７ Ｉ／Ｏバス ８ メモリバス
Claims (1)
- 【請求項１】 メモリと複数の入出力装置とがバスで接
続されて構成される情報処理装置であってメモリの実装
されるバス（以下メモリバスと称す）と入出力装置（以
下Ｉ／Ｏ装置と称す）の実装されるバス（以下Ｉ／Ｏバ
スと称す）がバス接続機構によって接続され、 （Ａ）前記バス接続機構は、Ｉ／Ｏ装置からメモリに対
するデータ書込において使用される書き込みバッファを
複数チャネル有しておりＩ／Ｏバス上での書き込みバッ
ファに対する書き込みと書き込みバッファからメモリへ
の書き込みは非同期で動作可能であり、それぞれの書き
込みにおいて発生するエラー情報及びバッファの空き状
態を保持するステータスレジスタを各チャネル毎に有
し、 （Ｂ）前記Ｉ／Ｏバスには、システム起動時にＩ／Ｏバ
ス上に実装されているＩ／Ｏ装置の実装の有無及び書き
込みバッファの使用の有無をチェックし、各Ｉ／Ｏ装置
に対する書き込みバッファの割り付け情報を保持する割
り付けテーブルを有し、かつ、各Ｉ／Ｏ装置に対して割
り付け結果の使用チャネルを通知する手段及び、各Ｉ／
Ｏ装置の転送終了後書き込みバッファのステータスレジ
スタを読みとりエラーの有無及びバッファの空き状態を
確認する手段を有するＩ／Ｏ制御機構が実装され、 （Ｃ）前記各Ｉ／Ｏ装置は、書き込みバッファの使用の
有無をＩ／Ｏ制御機構に対して通知する書き込みモード
保持部、及びＩ／Ｏ制御機構から通知される書き込みバ
ッファ使用チャネル情報を保持するチャネル保持部を有
することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24023092A JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24023092A JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689256A JPH0689256A (ja) | 1994-03-29 |
| JP2785604B2 true JP2785604B2 (ja) | 1998-08-13 |
Family
ID=17056390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24023092A Expired - Lifetime JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785604B2 (ja) |
-
1992
- 1992-09-09 JP JP24023092A patent/JP2785604B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689256A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |