JP2785604B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2785604B2 JP2785604B2 JP24023092A JP24023092A JP2785604B2 JP 2785604 B2 JP2785604 B2 JP 2785604B2 JP 24023092 A JP24023092 A JP 24023092A JP 24023092 A JP24023092 A JP 24023092A JP 2785604 B2 JP2785604 B2 JP 2785604B2
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- JP
- Japan
- Prior art keywords
- bus
- buffer
- memory
- writing
- write buffer
- Prior art date
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- Expired - Lifetime
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- Bus Control (AREA)
Description
【0001】
【産業上の利用分野】本発明は情報処理装置、特に、複
数のバスで構成される各バス間でのデータ転送を伴なう
情報処理装置に関する。
数のバスで構成される各バス間でのデータ転送を伴なう
情報処理装置に関する。
【0002】
【従来の技術】従来の技術は、各I/O装置に対する書
き込みバッファの割り付けはI/O装置のI/Oバス上
の物理的な実装位置によって定まり、従ってあらかじめ
設定された位置に実装させなければならなかった。
き込みバッファの割り付けはI/O装置のI/Oバス上
の物理的な実装位置によって定まり、従ってあらかじめ
設定された位置に実装させなければならなかった。
【0003】
【発明が解決しようとする課題】前述の様に従来の技術
では、書き込みバッファの割り付けはI/O装置の実装
位置によって定められているためI/O装置の実装位置
が誤ると書き込みバッファとI/O装置の割り付けが不
正になるため必ず定められた位置に実装されなければな
らないという制約があった。また書き込みバッファを使
用しないI/O装置が書き込みバッファ使用のI/O装
置の実装位置に実装されると、書き込みバッファが使用
されることになり動作上問題があった。
では、書き込みバッファの割り付けはI/O装置の実装
位置によって定められているためI/O装置の実装位置
が誤ると書き込みバッファとI/O装置の割り付けが不
正になるため必ず定められた位置に実装されなければな
らないという制約があった。また書き込みバッファを使
用しないI/O装置が書き込みバッファ使用のI/O装
置の実装位置に実装されると、書き込みバッファが使用
されることになり動作上問題があった。
【0004】
【課題を解決するための手段】本発明の情報処理装置
は、システム起動時にI/O装置の実装の有無及び書き
込みバッファの使用の有無をチェックし各I/O装置に
対する書き込みバッファの割り付けを保持する割り付け
テーブルを有し、かつ、各I/O装置に対して割り付け
結果の使用チャネルを通知する手段を有するI/O制御
機構を備え、各I/O装置は書き込みバッファの使用の
有無をI/O制御機構に対して通知する書き込みモード
保持部及びI/O制御機構から通知される書き込みバッ
ファの使用チャネル情報を保持するチャネル保持分を備
えている。
は、システム起動時にI/O装置の実装の有無及び書き
込みバッファの使用の有無をチェックし各I/O装置に
対する書き込みバッファの割り付けを保持する割り付け
テーブルを有し、かつ、各I/O装置に対して割り付け
結果の使用チャネルを通知する手段を有するI/O制御
機構を備え、各I/O装置は書き込みバッファの使用の
有無をI/O制御機構に対して通知する書き込みモード
保持部及びI/O制御機構から通知される書き込みバッ
ファの使用チャネル情報を保持するチャネル保持分を備
えている。
【0005】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【0006】図1は本発明の実施例を示すブロック図で
ある。メモリ1はメモリバス8に接続され、I/Oバス
7にI/O装置4〜6及びI/O制御機構3が接続さ
れ、メモリバス8とI/Oバス7とにバス接続機構2が
接続されてシステム構成されている。
ある。メモリ1はメモリバス8に接続され、I/Oバス
7にI/O装置4〜6及びI/O制御機構3が接続さ
れ、メモリバス8とI/Oバス7とにバス接続機構2が
接続されてシステム構成されている。
【0007】I/O制御機構3は各I/O装置の実装の
有無及び各I/O装置が書き込みバッファを使用するか
否かをチェックし書き込みバッファの割り付け情報を保
持する割り付けテーブル3−1を有し、各I/O装置4
〜6は書き込みバッファの使用の有無をI/O制御機構
3に対して通知する。書き込みモード保持部4−1,5
−1,6−1、I/O制御機構3から通知される書き込
みバッファの使用チャネル情報を保持するチャネル保持
部4−2,5−2,6−2を有しており、バス接続機構
2は書き込みバッファ2−2及び書き込みバッファの各
チャネルに対応したステータスレジスタ2−3及びI/
O装置4〜6からの書き込み命令によって示される使用
チャネル情報に従って使用される書き込みバッファのチ
ャネルにデータを送ると共にI/O制御機構3からのエ
ラーレジスタ読出し命令に従って書き込みバッファの各
チャネル毎のエラーレジスタの内容を応答として返す手
段を有するバッファ制御部2−1を有している。
有無及び各I/O装置が書き込みバッファを使用するか
否かをチェックし書き込みバッファの割り付け情報を保
持する割り付けテーブル3−1を有し、各I/O装置4
〜6は書き込みバッファの使用の有無をI/O制御機構
3に対して通知する。書き込みモード保持部4−1,5
−1,6−1、I/O制御機構3から通知される書き込
みバッファの使用チャネル情報を保持するチャネル保持
部4−2,5−2,6−2を有しており、バス接続機構
2は書き込みバッファ2−2及び書き込みバッファの各
チャネルに対応したステータスレジスタ2−3及びI/
O装置4〜6からの書き込み命令によって示される使用
チャネル情報に従って使用される書き込みバッファのチ
ャネルにデータを送ると共にI/O制御機構3からのエ
ラーレジスタ読出し命令に従って書き込みバッファの各
チャネル毎のエラーレジスタの内容を応答として返す手
段を有するバッファ制御部2−1を有している。
【0008】次に動作を説明する。システムが起動され
るとI/O制御機構3はI/Oバス7を介してI/Oバ
ス7上に実装されているI/O装置の有無をチェックす
ると共に、実装されているI/O装置の書き込みモード
保持部4−1,5−1,6−1を読み出し書き込みバッ
ファの使用の有無をチェックする。書き込みバッファを
使用するI/O装置に対しては書き込みバッファを割り
付け割り付けテーブル3−1を作成すると共にI/Oバ
ス7を介して各I/O装置に対して割り付けたチャネル
情報を通知する。各I/O装置はI/O制御機構3から
通知されたチャネル情報をチャネル記憶部4−2,5−
2,6−2に記憶する。
るとI/O制御機構3はI/Oバス7を介してI/Oバ
ス7上に実装されているI/O装置の有無をチェックす
ると共に、実装されているI/O装置の書き込みモード
保持部4−1,5−1,6−1を読み出し書き込みバッ
ファの使用の有無をチェックする。書き込みバッファを
使用するI/O装置に対しては書き込みバッファを割り
付け割り付けテーブル3−1を作成すると共にI/Oバ
ス7を介して各I/O装置に対して割り付けたチャネル
情報を通知する。各I/O装置はI/O制御機構3から
通知されたチャネル情報をチャネル記憶部4−2,5−
2,6−2に記憶する。
【0009】各I/O装置からメモリ1へのデータ転送
の起動・停止はI/O制御機構3によって行なわれ、転
送の起動を行なう場合I/Oバス7を介してバス接続機
構2のバッファ制御部2−1に対してステータスレジス
タ2−3の読み出し命令を発行しステータスレジスタ2
−3を読み起動をかけるI/O装置に対して割り付けら
れた書き込みバッファの行き状態をチェックする。バッ
ファが使用可能であればI/O装置に対して転送の起動
命令を発行する。I/O装置4に起動をかけると、I/
O装置4はチャネル保持部4−2に保持している使用チ
ャネル情報をメモリ1に対する書き込み命令に付加して
I/Oバス7を介してバス接続機構2に転送する。
の起動・停止はI/O制御機構3によって行なわれ、転
送の起動を行なう場合I/Oバス7を介してバス接続機
構2のバッファ制御部2−1に対してステータスレジス
タ2−3の読み出し命令を発行しステータスレジスタ2
−3を読み起動をかけるI/O装置に対して割り付けら
れた書き込みバッファの行き状態をチェックする。バッ
ファが使用可能であればI/O装置に対して転送の起動
命令を発行する。I/O装置4に起動をかけると、I/
O装置4はチャネル保持部4−2に保持している使用チ
ャネル情報をメモリ1に対する書き込み命令に付加して
I/Oバス7を介してバス接続機構2に転送する。
【0010】バス接続機構2のバッファ制御部2−2
は、書き込み命令を受けると命令に付加された使用チャ
ネル情報に従って書き込みデータを指定された書き込み
バッファのチャネルに送る。データが書き込みバッファ
に書き込まれると、メモリバス8を介してメモリ1に対
する書き込み命令を発行する。メモリ1に対する書き込
みで発生したエラーはバス接続機構2のステータスレジ
スタ2−3のチャネルに対応したレジスタに記録され
る。I/O装置4はメモリに対す転送が終了するとI/
Oバス7を介してI/O制御機構3に対して終了通知を
行ない、I/O制御機構3はI/Oバス7を介してバス
接続機構2のバッファ制御部2−1に対してステータス
レジスタ2−3の読み出し命令を発行しI/O装置4に
対して割り付けたステータスレジスタを読み、I/O装
置4からメモリに対する転送の終了状態の正常・異常の
確認をする。
は、書き込み命令を受けると命令に付加された使用チャ
ネル情報に従って書き込みデータを指定された書き込み
バッファのチャネルに送る。データが書き込みバッファ
に書き込まれると、メモリバス8を介してメモリ1に対
する書き込み命令を発行する。メモリ1に対する書き込
みで発生したエラーはバス接続機構2のステータスレジ
スタ2−3のチャネルに対応したレジスタに記録され
る。I/O装置4はメモリに対す転送が終了するとI/
Oバス7を介してI/O制御機構3に対して終了通知を
行ない、I/O制御機構3はI/Oバス7を介してバス
接続機構2のバッファ制御部2−1に対してステータス
レジスタ2−3の読み出し命令を発行しI/O装置4に
対して割り付けたステータスレジスタを読み、I/O装
置4からメモリに対する転送の終了状態の正常・異常の
確認をする。
【0011】
【発明の効果】以上説明した様に本発明は、システム起
動時にI/O制御機構によってI/Oバスに実装される
I/O装置の構成及び書き込みバッファの使用の有無に
よって各I/O装置に対して書き込みバッファを割り付
けることによって、I/O装置の実装における実装位置
の制限をなくすことが可能であり、また実装位置を誤っ
て誤動作することもないという効果がある。
動時にI/O制御機構によってI/Oバスに実装される
I/O装置の構成及び書き込みバッファの使用の有無に
よって各I/O装置に対して書き込みバッファを割り付
けることによって、I/O装置の実装における実装位置
の制限をなくすことが可能であり、また実装位置を誤っ
て誤動作することもないという効果がある。
【図1】本発明の一実施例を示すブロック図である。
1 メモリ 2 バス接続機構 2−1 バッファ制御部 2−2 書き込みバッファ 2−3 ステータスレジスタ 3 I/O制御機構 3−1 割り付けテーブル 4〜6 I/O装置 4−1,5−1,6−1 書き込みモード保持部 4−2,5−2,6−2 チャネル保持部 7 I/Oバス 8 メモリバス
Claims (1)
- 【請求項1】 メモリと複数の入出力装置とがバスで接
続されて構成される情報処理装置であってメモリの実装
されるバス(以下メモリバスと称す)と入出力装置(以
下I/O装置と称す)の実装されるバス(以下I/Oバ
スと称す)がバス接続機構によって接続され、 (A)前記バス接続機構は、I/O装置からメモリに対
するデータ書込において使用される書き込みバッファを
複数チャネル有しておりI/Oバス上での書き込みバッ
ファに対する書き込みと書き込みバッファからメモリへ
の書き込みは非同期で動作可能であり、それぞれの書き
込みにおいて発生するエラー情報及びバッファの空き状
態を保持するステータスレジスタを各チャネル毎に有
し、 (B)前記I/Oバスには、システム起動時にI/Oバ
ス上に実装されているI/O装置の実装の有無及び書き
込みバッファの使用の有無をチェックし、各I/O装置
に対する書き込みバッファの割り付け情報を保持する割
り付けテーブルを有し、かつ、各I/O装置に対して割
り付け結果の使用チャネルを通知する手段及び、各I/
O装置の転送終了後書き込みバッファのステータスレジ
スタを読みとりエラーの有無及びバッファの空き状態を
確認する手段を有するI/O制御機構が実装され、 (C)前記各I/O装置は、書き込みバッファの使用の
有無をI/O制御機構に対して通知する書き込みモード
保持部、及びI/O制御機構から通知される書き込みバ
ッファ使用チャネル情報を保持するチャネル保持部を有
することを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24023092A JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24023092A JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0689256A JPH0689256A (ja) | 1994-03-29 |
JP2785604B2 true JP2785604B2 (ja) | 1998-08-13 |
Family
ID=17056390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24023092A Expired - Lifetime JP2785604B2 (ja) | 1992-09-09 | 1992-09-09 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2785604B2 (ja) |
-
1992
- 1992-09-09 JP JP24023092A patent/JP2785604B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0689256A (ja) | 1994-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |