JP2784979B2 - 携帯型端末情報処理装置 - Google Patents
携帯型端末情報処理装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、本体プロセッサユニッ
ト（本体情報処理装置）に対して着脱自在なインターフ
ェイス部と、データ入力用のキーボードと、液晶表示部
と、記憶部と、中央演算処理部と、電池部とを備えた携
帯型端末情報処理装置に関する。この種の携帯型端末情
報処理装置は、例えばハンディターミナルシステムやＩ
Ｃカードシステムに用いられる。
ト（本体情報処理装置）に対して着脱自在なインターフ
ェイス部と、データ入力用のキーボードと、液晶表示部
と、記憶部と、中央演算処理部と、電池部とを備えた携
帯型端末情報処理装置に関する。この種の携帯型端末情
報処理装置は、例えばハンディターミナルシステムやＩ
Ｃカードシステムに用いられる。
【０００２】
【従来の技術】例えばＩＣカードでみられるような中央
演算処理部（ＣＰＵ）付きの記憶媒体（ＲＡＭ）を本体
プロセッサユニットからアクセスする場合には、ＩＣカ
ード内のＣＰＵを介してアクセスされるものである。そ
の様子の概略を図５に示す。１は携帯型端末情報処理装
置としてのＣＰＵ付きＩＣカード、２はＩＣカード１内
のＣＰＵ、３は内部データを格納しているＲＡＭであ
る。なお、ここでは、ＲＯＭ、キーボード、液晶表示
部、電池部は図示を省略している。４は本体プロセッサ
ユニットのＣＰＵであり、このＣＰＵ４とＩＣカード１
とが着脱自在なインターフェイス部５を介して接続され
ている。
演算処理部（ＣＰＵ）付きの記憶媒体（ＲＡＭ）を本体
プロセッサユニットからアクセスする場合には、ＩＣカ
ード内のＣＰＵを介してアクセスされるものである。そ
の様子の概略を図５に示す。１は携帯型端末情報処理装
置としてのＣＰＵ付きＩＣカード、２はＩＣカード１内
のＣＰＵ、３は内部データを格納しているＲＡＭであ
る。なお、ここでは、ＲＯＭ、キーボード、液晶表示
部、電池部は図示を省略している。４は本体プロセッサ
ユニットのＣＰＵであり、このＣＰＵ４とＩＣカード１
とが着脱自在なインターフェイス部５を介して接続され
ている。
【０００３】本体側のＣＰＵ４がＩＣカード１内のＲＡ
Ｍ３をアクセスするときは、インターフェイス部５はも
ちろんＩＣカード１内のＣＰＵ２を介してアクセスする
ことになる（例えば、特開平２−１５９６９１号公報参
照）。
Ｍ３をアクセスするときは、インターフェイス部５はも
ちろんＩＣカード１内のＣＰＵ２を介してアクセスする
ことになる（例えば、特開平２−１５９６９１号公報参
照）。
【０００４】
【発明が解決しようとする課題】本体側ＣＰＵ４がＲＡ
Ｍ３をアクセスするとき、ＩＣカード１内のＣＰＵ２を
介してアクセスするため、ＣＰＵ２は常に活性状態にな
っている必要がある。つまり、電池部から常にＣＰＵに
電源を供給しておかなければならず、電池部の電力消費
が多くなりがちである。また、データアクセスに際して
ＣＰＵを介するため、ある一定の手順に従った通信方法
を用いなければならず、例えばコマンド発信によるデー
タ転送などのプログラミングが必要である。当然、本体
プロセッサユニット側でのアップロード，ダウンロード
などのデータ処理に時間がかかり、どうしても低速処理
になりがちである。
Ｍ３をアクセスするとき、ＩＣカード１内のＣＰＵ２を
介してアクセスするため、ＣＰＵ２は常に活性状態にな
っている必要がある。つまり、電池部から常にＣＰＵに
電源を供給しておかなければならず、電池部の電力消費
が多くなりがちである。また、データアクセスに際して
ＣＰＵを介するため、ある一定の手順に従った通信方法
を用いなければならず、例えばコマンド発信によるデー
タ転送などのプログラミングが必要である。当然、本体
プロセッサユニット側でのアップロード，ダウンロード
などのデータ処理に時間がかかり、どうしても低速処理
になりがちである。
【０００５】本発明は、このような事情に鑑みて創案さ
れたものであって、本体プロセッサユニットから携帯型
端末情報処理装置の記憶部へのアクセスを、電池部の電
力消費を抑え、簡易かつ高速にアクセスできるようにす
ることを目的とする。
れたものであって、本体プロセッサユニットから携帯型
端末情報処理装置の記憶部へのアクセスを、電池部の電
力消費を抑え、簡易かつ高速にアクセスできるようにす
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る携帯型端末
情報処理装置は、電池部から中央演算処理部，液晶表示
部，記憶部に電源を供給し、キーボードから入力したデ
ータを中央演算処理部を介して記憶部に格納するととも
に液晶表示部に表示可能に構成され、本体プロセッサユ
ニットに対して着脱自在なインターフェイス部を有し、
本体プロセッサユニットから前記記憶部に対してアクセ
ス可能に構成されたものであって、前記本体プロセッサ
ユニットからの電源供給を検出する電源供給検出手段
と、前記中央演算処理部と前記記憶部とのバスライン中
に挿入された双方向性のゲート回路とを具備しており、
前記電源供給検出手段は前記インターフェイス部を介し
て前記本体プロセッサユニットが接続されたときに前記
ゲート回路を遮断状態に切り換えるものであることを特
徴としている。
情報処理装置は、電池部から中央演算処理部，液晶表示
部，記憶部に電源を供給し、キーボードから入力したデ
ータを中央演算処理部を介して記憶部に格納するととも
に液晶表示部に表示可能に構成され、本体プロセッサユ
ニットに対して着脱自在なインターフェイス部を有し、
本体プロセッサユニットから前記記憶部に対してアクセ
ス可能に構成されたものであって、前記本体プロセッサ
ユニットからの電源供給を検出する電源供給検出手段
と、前記中央演算処理部と前記記憶部とのバスライン中
に挿入された双方向性のゲート回路とを具備しており、
前記電源供給検出手段は前記インターフェイス部を介し
て前記本体プロセッサユニットが接続されたときに前記
ゲート回路を遮断状態に切り換えるものであることを特
徴としている。
【０００７】そして、この携帯型端末情報処理装置にお
ける電源供給検出手段は、前記電池部と前記中央演算処
理部および前記液晶表示部との間に挿入されたスイッチ
ング素子を具備しており、該スイッチング素子は前記イ
ンターフェイス部を介して前記本体プロセッサユニット
が接続されたときに前記ゲート回路を遮断状態に切り換
えるものであることになっている。
ける電源供給検出手段は、前記電池部と前記中央演算処
理部および前記液晶表示部との間に挿入されたスイッチ
ング素子を具備しており、該スイッチング素子は前記イ
ンターフェイス部を介して前記本体プロセッサユニット
が接続されたときに前記ゲート回路を遮断状態に切り換
えるものであることになっている。
【０００８】
【作用】本発明においては、携帯型端末情報処理装置が
本体プロセッサユニットにインターフェイス部を介して
接続されると、電源供給検出手段によってゲート回路が
遮断状態に切り換えられる結果、携帯型端末情報処理装
置内の中央演算処理部から記憶部に対するアクセスが禁
止されることになり、記憶部のデータが本体プロセッサ
ユニット側の中央演算処理部においてマッピングされ
る。
本体プロセッサユニットにインターフェイス部を介して
接続されると、電源供給検出手段によってゲート回路が
遮断状態に切り換えられる結果、携帯型端末情報処理装
置内の中央演算処理部から記憶部に対するアクセスが禁
止されることになり、記憶部のデータが本体プロセッサ
ユニット側の中央演算処理部においてマッピングされ
る。
【０００９】また、携帯型端末情報処理装置を本体プロ
セッサユニットに接続した際には、電源供給検出手段を
構成するスイッチング素子が遮断状態となるため、携帯
型端末情報処理装置内の中央演算処理部および液晶表示
部が非活性状態となる。
セッサユニットに接続した際には、電源供給検出手段を
構成するスイッチング素子が遮断状態となるため、携帯
型端末情報処理装置内の中央演算処理部および液晶表示
部が非活性状態となる。
【００１０】
【実施例】以下、本発明に係る携帯型端末情報処理装置
の一実施例を図面に基づいて詳細に説明する。
の一実施例を図面に基づいて詳細に説明する。
【００１１】図２は携帯型端末情報処理装置Ｘを本体プ
ロセッサユニットＹに接続しようとしている状態を示す
外観斜視図である。図２において、１０は本体プロセッ
サユニットＹにおける液晶表示部（ＬＣＤ）、１１はキ
ーボード、１２はインターフェイス部（コネクタ）、１
３はセット用凹部である。３０は携帯型端末情報処理装
置Ｘにおける液晶表示部、３１はキーボード、３２はイ
ンターフェイス部（コネクタ）である。
ロセッサユニットＹに接続しようとしている状態を示す
外観斜視図である。図２において、１０は本体プロセッ
サユニットＹにおける液晶表示部（ＬＣＤ）、１１はキ
ーボード、１２はインターフェイス部（コネクタ）、１
３はセット用凹部である。３０は携帯型端末情報処理装
置Ｘにおける液晶表示部、３１はキーボード、３２はイ
ンターフェイス部（コネクタ）である。
【００１２】本体プロセッサユニットＹは、それ単独で
使用することができる。キーボード１１によりデータを
入力し、液晶表示部１０に表示させることができる。携
帯型端末情報処理装置Ｘも、それ単独で使用することが
できる。キーボード３１によりデータを入力し、液晶表
示部３０に表示させることができる。携帯型端末情報処
理装置Ｘを本体プロセッサユニットＹのセット用凹部１
３にセットし、両者のインターフェイス部１２，３２を
接続した状態での使用も可能である。例えば、携帯型端
末情報処理装置Ｘの記憶部がメモリフルの状態になった
ときや、その記憶部のデータの処理として携帯型端末情
報処理装置Ｘが有していない機能を使いたいときに接続
する。
使用することができる。キーボード１１によりデータを
入力し、液晶表示部１０に表示させることができる。携
帯型端末情報処理装置Ｘも、それ単独で使用することが
できる。キーボード３１によりデータを入力し、液晶表
示部３０に表示させることができる。携帯型端末情報処
理装置Ｘを本体プロセッサユニットＹのセット用凹部１
３にセットし、両者のインターフェイス部１２，３２を
接続した状態での使用も可能である。例えば、携帯型端
末情報処理装置Ｘの記憶部がメモリフルの状態になった
ときや、その記憶部のデータの処理として携帯型端末情
報処理装置Ｘが有していない機能を使いたいときに接続
する。
【００１３】図１は実施例の携帯型端末情報処理装置Ｘ
の具体的な電気的構成を示すブロック線図である。ＣＰ
Ｕ（中央演算処理部）３３は、いわゆる１チップＣＰＵ
で、内部にＲＯＭを有している。ＣＰＵ３３は、データ
や指令を入力するキーボード３１および入力データや演
算結果などを表示する液晶表示部（ＬＣＤ）３０と接続
されている。入力されたデータや演算結果としてのデー
タを格納しておくＲＡＭ３４は、ＣＰＵ３３およびイン
ターフェイス部３２との間でバスライン３５を介して接
続されており、ＣＰＵ３３とＲＡＭ３４との間において
バスライン３５の途中に双方向性のゲート回路３６が挿
入されている。
の具体的な電気的構成を示すブロック線図である。ＣＰ
Ｕ（中央演算処理部）３３は、いわゆる１チップＣＰＵ
で、内部にＲＯＭを有している。ＣＰＵ３３は、データ
や指令を入力するキーボード３１および入力データや演
算結果などを表示する液晶表示部（ＬＣＤ）３０と接続
されている。入力されたデータや演算結果としてのデー
タを格納しておくＲＡＭ３４は、ＣＰＵ３３およびイン
ターフェイス部３２との間でバスライン３５を介して接
続されており、ＣＰＵ３３とＲＡＭ３４との間において
バスライン３５の途中に双方向性のゲート回路３６が挿
入されている。
【００１４】電池部（バッテリ）３７は、逆流防止ダイ
オードＤ１を介してＲＡＭ３４に電源ＶDD1 を供給し、
また、逆流防止ダイオードＤ１とスイッチング素子とし
てのＰＮＰ型のトランジスタＴｒ１を介してＣＰＵ３３
と液晶表示部３０とに電源ＶDD2 を供給している。イン
ターフェイス部３２における電源Ｖccの供給端子は抵抗
Ｒ１を介して接地されているとともに、逆流防止ダイオ
ードＤ２を介して、逆流防止ダイオードＤ１とトランジ
スタＴｒ１のエミッタの接続点に接続されている。ま
た、その電源Ｖccの供給端子は、ゲート回路３６の制御
端子に接続されているとともに、抵抗Ｒ２を介してトラ
ンジスタＴｒ２のベースにも接続されている。なお、こ
の際におけるトランジスタＴｒ１は、本体プロセッサユ
ニットＹから携帯型端末情報処理装置Ｘへの電源供給を
検出する電源供給検出手段を構成しており、スイッチン
グ素子としてのトランジスタＴｒ１はインターフェイス
部３２を介して本体プロセッサユニットＹが接続された
ときにゲート回路３６を遮断状態に切り換えるものとな
っている。
オードＤ１を介してＲＡＭ３４に電源ＶDD1 を供給し、
また、逆流防止ダイオードＤ１とスイッチング素子とし
てのＰＮＰ型のトランジスタＴｒ１を介してＣＰＵ３３
と液晶表示部３０とに電源ＶDD2 を供給している。イン
ターフェイス部３２における電源Ｖccの供給端子は抵抗
Ｒ１を介して接地されているとともに、逆流防止ダイオ
ードＤ２を介して、逆流防止ダイオードＤ１とトランジ
スタＴｒ１のエミッタの接続点に接続されている。ま
た、その電源Ｖccの供給端子は、ゲート回路３６の制御
端子に接続されているとともに、抵抗Ｒ２を介してトラ
ンジスタＴｒ２のベースにも接続されている。なお、こ
の際におけるトランジスタＴｒ１は、本体プロセッサユ
ニットＹから携帯型端末情報処理装置Ｘへの電源供給を
検出する電源供給検出手段を構成しており、スイッチン
グ素子としてのトランジスタＴｒ１はインターフェイス
部３２を介して本体プロセッサユニットＹが接続された
ときにゲート回路３６を遮断状態に切り換えるものとな
っている。
【００１５】携帯型端末情報処理装置Ｘを本体プロセッ
サユニットＹに接続していない単独使用状態のとき、電
池部３７から逆流防止ダイオードＤ１を介してＲＡＭ３
４に電源ＶDD1 が供給されている。また、ＰＮＰ型のト
ランジスタＴｒ１のベースは抵抗Ｒ２，Ｒ１を介して接
地され“Ｌ”レベルとなっているので、そのエミッタ・
ベース間に電流が流れ、導通状態となっている。すなわ
ち、電池部３７から逆流防止ダイオードＤ１およびトラ
ンジスタＴｒ１を介してＣＰＵ３３および液晶表示部３
０に電源ＶDD2 が供給され、これらが活性状態（アクテ
ィブ状態）となっている。ゲート回路３６の制御端子は
抵抗Ｒ１を介して接地されているので、ゲート回路３６
は活性状態にあり、ＣＰＵ３３とＲＡＭ３４との間でバ
スライン３５およびゲート回路３６を介してデータの読
み書きが可能となっている。
サユニットＹに接続していない単独使用状態のとき、電
池部３７から逆流防止ダイオードＤ１を介してＲＡＭ３
４に電源ＶDD1 が供給されている。また、ＰＮＰ型のト
ランジスタＴｒ１のベースは抵抗Ｒ２，Ｒ１を介して接
地され“Ｌ”レベルとなっているので、そのエミッタ・
ベース間に電流が流れ、導通状態となっている。すなわ
ち、電池部３７から逆流防止ダイオードＤ１およびトラ
ンジスタＴｒ１を介してＣＰＵ３３および液晶表示部３
０に電源ＶDD2 が供給され、これらが活性状態（アクテ
ィブ状態）となっている。ゲート回路３６の制御端子は
抵抗Ｒ１を介して接地されているので、ゲート回路３６
は活性状態にあり、ＣＰＵ３３とＲＡＭ３４との間でバ
スライン３５およびゲート回路３６を介してデータの読
み書きが可能となっている。
【００１６】図３は携帯型端末情報処理装置Ｘがこのよ
うに単独使用されるときのメモリマップを示す。ＣＰＵ
３３は、起動用プログラムＲＯＭ（内部ＲＯＭ）をメモ
リ領域の００００H 〜１ＦＦＦH に配置し、ＲＡＭ３４
の内容をメモリ領域の４０００H 〜４ＦＦＦH にマッピ
ングしている。これにより、ＲＡＭ３４はＣＰＵ３３の
支配下におかれて動作することになる。
うに単独使用されるときのメモリマップを示す。ＣＰＵ
３３は、起動用プログラムＲＯＭ（内部ＲＯＭ）をメモ
リ領域の００００H 〜１ＦＦＦH に配置し、ＲＡＭ３４
の内容をメモリ領域の４０００H 〜４ＦＦＦH にマッピ
ングしている。これにより、ＲＡＭ３４はＣＰＵ３３の
支配下におかれて動作することになる。
【００１７】次に、図２の状態から携帯型端末情報処理
装置Ｘをセット用凹部１３に差し込んで、携帯型端末情
報処理装置Ｘのインターフェイス部３２と本体プロセッ
サユニットＹのインターフェイス部１２とを接続したと
する。すると、インターフェイス部３２の電源Ｖccの供
給端子に対して本体プロセッサユニットＹの電池部（図
示せず）から電源Ｖccが供給される。その電源Ｖccによ
る電流が抵抗Ｒ１を流れ、ここで電圧降下を生じ、ゲー
ト回路３６の制御端子およびトランジスタＴｒ１のベー
スが“Ｈ”レベルとなる。その結果、ゲート回路３６は
遮断状態（ハイインピーダンス状態）に切り換えられ、
バスライン３５を介してのＣＰＵ３３とＲＡＭ３４との
接続状態が断たれることになる。また、トランジスタＴ
ｒ１が非導通となってＣＰＵ３３および液晶表示部３０
に対する電源ＶDD2 の供給が遮断され、ＣＰＵ３３およ
び液晶表示部３０が非活性状態（インアクティブ状態）
となる。ＲＡＭ３４に対する電源ＶDD1 の供給は、電池
部３７から逆流防止ダイオードＤ１を介して継続され
る。電池部３７からのＣＰＵ３３と液晶表示部３０に対
する電源供給が遮断されたので、電池部３７の寿命が長
持ちする。もし、電池部３７が消耗したときは、電源Ｖ
ccから逆流防止ダイオードＤ２を介して電源ＶDD1 の供
給は維持される。
装置Ｘをセット用凹部１３に差し込んで、携帯型端末情
報処理装置Ｘのインターフェイス部３２と本体プロセッ
サユニットＹのインターフェイス部１２とを接続したと
する。すると、インターフェイス部３２の電源Ｖccの供
給端子に対して本体プロセッサユニットＹの電池部（図
示せず）から電源Ｖccが供給される。その電源Ｖccによ
る電流が抵抗Ｒ１を流れ、ここで電圧降下を生じ、ゲー
ト回路３６の制御端子およびトランジスタＴｒ１のベー
スが“Ｈ”レベルとなる。その結果、ゲート回路３６は
遮断状態（ハイインピーダンス状態）に切り換えられ、
バスライン３５を介してのＣＰＵ３３とＲＡＭ３４との
接続状態が断たれることになる。また、トランジスタＴ
ｒ１が非導通となってＣＰＵ３３および液晶表示部３０
に対する電源ＶDD2 の供給が遮断され、ＣＰＵ３３およ
び液晶表示部３０が非活性状態（インアクティブ状態）
となる。ＲＡＭ３４に対する電源ＶDD1 の供給は、電池
部３７から逆流防止ダイオードＤ１を介して継続され
る。電池部３７からのＣＰＵ３３と液晶表示部３０に対
する電源供給が遮断されたので、電池部３７の寿命が長
持ちする。もし、電池部３７が消耗したときは、電源Ｖ
ccから逆流防止ダイオードＤ２を介して電源ＶDD1 の供
給は維持される。
【００１８】また、ゲート回路３６がハイインピーダン
ス状態となってＣＰＵ３３がＲＡＭ３４から切り離され
るので、ＲＡＭ３４は本体プロセッサユニットＹ側のＣ
ＰＵの支配下におかれることになり、携帯型端末情報処
理装置ＸのＣＰＵ３３を介することなく、本体プロセッ
サユニットＹから直接にＲＡＭ３４に対してアクセスす
ることができるようになる。
ス状態となってＣＰＵ３３がＲＡＭ３４から切り離され
るので、ＲＡＭ３４は本体プロセッサユニットＹ側のＣ
ＰＵの支配下におかれることになり、携帯型端末情報処
理装置ＸのＣＰＵ３３を介することなく、本体プロセッ
サユニットＹから直接にＲＡＭ３４に対してアクセスす
ることができるようになる。
【００１９】図４は携帯型端末情報処理装置Ｘを本体プ
ロセッサユニットＹに接続したときのメモリマップを示
す。ＲＡＭ３４はＣＰＵ３３と完全に遮断されている。
ＲＡＭ３４は、インターフェイス部３２，１２および本
体プロセッサユニットＹの内部のインターフェイスコン
トローラ４０を介して本体プロセッサユニットＹのＣＰ
Ｕ（中央演算処理部）４１の支配下に移行する。本体プ
ロセッサユニットＹのＣＰＵ４１においては、プログラ
ムＲＯＭ（内部ＲＯＭ）をメモリ領域の００００H 〜３
ＦＦＦH に配置し、メモリ領域の９０００H 〜９ＦＦＦ
H に携帯型端末情報処理装置ＸのＲＡＭ３４の内容をマ
ッピングしている。
ロセッサユニットＹに接続したときのメモリマップを示
す。ＲＡＭ３４はＣＰＵ３３と完全に遮断されている。
ＲＡＭ３４は、インターフェイス部３２，１２および本
体プロセッサユニットＹの内部のインターフェイスコン
トローラ４０を介して本体プロセッサユニットＹのＣＰ
Ｕ（中央演算処理部）４１の支配下に移行する。本体プ
ロセッサユニットＹのＣＰＵ４１においては、プログラ
ムＲＯＭ（内部ＲＯＭ）をメモリ領域の００００H 〜３
ＦＦＦH に配置し、メモリ領域の９０００H 〜９ＦＦＦ
H に携帯型端末情報処理装置ＸのＲＡＭ３４の内容をマ
ッピングしている。
【００２０】このように、携帯型端末情報処理装置Ｘの
ＲＡＭ３４は、本体プロセッサユニットＹのＣＰＵ４１
の支配下におかれて、そのＣＰＵ４１からダイレクトに
アクセスを受けるため、通信のための特別なプログラム
は不要となり、ＲＡＭ３４に対してアップロード，ダウ
ンロードなどのデータ処理を高速に行うことができる。
さらに、本体プロセッサユニットＹは、携帯型端末情報
処理装置ＸのＲＡＭ３４を増設メモリとして利用するこ
とも可能となる。
ＲＡＭ３４は、本体プロセッサユニットＹのＣＰＵ４１
の支配下におかれて、そのＣＰＵ４１からダイレクトに
アクセスを受けるため、通信のための特別なプログラム
は不要となり、ＲＡＭ３４に対してアップロード，ダウ
ンロードなどのデータ処理を高速に行うことができる。
さらに、本体プロセッサユニットＹは、携帯型端末情報
処理装置ＸのＲＡＭ３４を増設メモリとして利用するこ
とも可能となる。
【００２１】
【発明の効果】本発明に係る携帯型端末情報処理装置に
よれば、本体プロセッサユニットに対する接続に伴って
本体プロセッサユニットから電源が供給されると、携帯
型端末情報処理装置内の中央演算処理部と記憶部との間
のバスラインがゲート回路によって遮断されるため、記
憶部の内容が本体プロセッサユニットにおける中央演算
処理部に直接割り付けられることになり、従来例のよう
な一定の手順に従った通信方式（コマンド発信によるデ
ータ転送などのプログラミング）が不要となる。したが
って、本体プロセッサユニット内でのアップロード，ダ
ウンロードなどのデータ処理を高速化することができ
る。さらに、携帯型端末情報処理装置の記憶部を本体プ
ロセッサユニットのメモリマップに展開するので、その
記憶部を本体プロセッサユニットにおける増設メモリと
して利用することもできる。
よれば、本体プロセッサユニットに対する接続に伴って
本体プロセッサユニットから電源が供給されると、携帯
型端末情報処理装置内の中央演算処理部と記憶部との間
のバスラインがゲート回路によって遮断されるため、記
憶部の内容が本体プロセッサユニットにおける中央演算
処理部に直接割り付けられることになり、従来例のよう
な一定の手順に従った通信方式（コマンド発信によるデ
ータ転送などのプログラミング）が不要となる。したが
って、本体プロセッサユニット内でのアップロード，ダ
ウンロードなどのデータ処理を高速化することができ
る。さらに、携帯型端末情報処理装置の記憶部を本体プ
ロセッサユニットのメモリマップに展開するので、その
記憶部を本体プロセッサユニットにおける増設メモリと
して利用することもできる。
【００２２】また、携帯型端末情報処理装置を、本体プ
ロセッサユニットに対して接続した際には、携帯型端末
情報処理装置内の電池部と中央演算処理部および液晶表
示部を接続していたスイッチング素子が遮断状態とな
り、中央演算処理部および液晶表示部が非活性状態とな
るから、電力消費を抑えて電池部の寿命を長くすること
ができる。
ロセッサユニットに対して接続した際には、携帯型端末
情報処理装置内の電池部と中央演算処理部および液晶表
示部を接続していたスイッチング素子が遮断状態とな
り、中央演算処理部および液晶表示部が非活性状態とな
るから、電力消費を抑えて電池部の寿命を長くすること
ができる。
【図１】本発明の一実施例に係る携帯型端末情報処理装
置の電気的構成を示すブロック線図である。
置の電気的構成を示すブロック線図である。
【図２】実施例における携帯型端末情報処理装置を本体
プロセッサユニットに接続しようとしている状態を示す
外観斜視図である。
プロセッサユニットに接続しようとしている状態を示す
外観斜視図である。
【図３】携帯型端末情報処理装置が単独使用されるとき
のメモリマップである。
のメモリマップである。
【図４】携帯型端末情報処理装置が本体プロセッサユニ
ットに接続されて使用されるときのメモリマップであ
る。
ットに接続されて使用されるときのメモリマップであ
る。
【図５】従来例におけるアクセス状態を示す概略ブロッ
ク線図である。
ク線図である。
Ｘ……携帯型端末情報処理装置、Ｙ……本体プロセッサ
ユニット、３０……液晶表示部、３１……キーボード、
３２……インターフェイス部、３３……携帯型端末情報
処理装置のＣＰＵ、３４……ＲＡＭ、３５……バスライ
ン、３６……ゲート回路、３７……電池部、１２……本
体プロセッサユニットのインターフェイス部、４０……
インターフェイスコントローラ、４１……本体プロセッ
サユニットのＣＰＵ、Ｔｒ１……トランジスタ（スイッ
チング素子）
ユニット、３０……液晶表示部、３１……キーボード、
３２……インターフェイス部、３３……携帯型端末情報
処理装置のＣＰＵ、３４……ＲＡＭ、３５……バスライ
ン、３６……ゲート回路、３７……電池部、１２……本
体プロセッサユニットのインターフェイス部、４０……
インターフェイスコントローラ、４１……本体プロセッ
サユニットのＣＰＵ、Ｔｒ１……トランジスタ（スイッ
チング素子）
Claims (2)
- 【請求項１】 電池部から中央演算処理部，液晶表示
部，記憶部に電源を供給し、キーボードから入力したデ
ータを中央演算処理部を介して記憶部に格納するととも
に液晶表示部に表示可能に構成され、本体プロセッサユ
ニットに対して着脱自在なインターフェイス部を有し、
本体プロセッサユニットから前記記憶部に対してアクセ
ス可能に構成された携帯型端末情報処理装置であって、前記本体プロセッサユニットからの電源供給を検出する
電源供給検出手段と、 前記中央演算処理部と前記記憶部とのバスライン中に挿
入された双方向性のゲート回路とを具備しており、 前記電源供給検出手段は 前記インターフェイス部を介し
て前記本体プロセッサユニットが接続されたときに前記
ゲート回路を遮断状態に切り換えるものであることを特
徴とする携帯型端末情報処理装置。 - 【請求項２】 請求項１記載の携帯型端末情報処理装置
であって、 前記電源供給検出手段は 前記電池部と前記中央演算処理
部および前記液晶表示部との間に挿入されたスイッチン
グ素子を具備しており、該スイッチング素子は前記イン
ターフェイス部を介して前記本体プロセッサユニットが
接続されたときに前記ゲート回路を遮断状態に切り換え
るものであることを特徴とする携帯型端末情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042599A JP2784979B2 (ja) | 1993-03-03 | 1993-03-03 | 携帯型端末情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042599A JP2784979B2 (ja) | 1993-03-03 | 1993-03-03 | 携帯型端末情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259615A JPH06259615A (ja) | 1994-09-16 |
| JP2784979B2 true JP2784979B2 (ja) | 1998-08-13 |
Family
ID=12640524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5042599A Expired - Lifetime JP2784979B2 (ja) | 1993-03-03 | 1993-03-03 | 携帯型端末情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2784979B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1079000A (ja) | 1996-09-03 | 1998-03-24 | Hitachi Ltd | プログラム書き込み可能なｉｃカード |
| US6938165B2 (en) | 1996-09-03 | 2005-08-30 | Hitachi, Ltd. | Program writable IC card and method thereof |
| US6582311B1 (en) * | 1997-04-24 | 2003-06-24 | Sony Computer Entertainment Inc. | Memory card device, video game apparatus, and program providing medium |
| JP4147281B2 (ja) | 1997-08-08 | 2008-09-10 | 株式会社セガ | メモリ装置、コントローラ及び電子装置 |
| JP3202733B2 (ja) * | 1999-06-30 | 2001-08-27 | コナミ株式会社 | ゲームシステムおよびコンピュータ読み取り可能な記憶媒体 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719416B2 (ja) * | 1989-08-31 | 1998-02-25 | キヤノン株式会社 | Ｉｃカード |
| JP2836984B2 (ja) * | 1991-02-26 | 1998-12-14 | 富士写真フイルム株式会社 | キー・表示付きメモリカード |
-
1993
- 1993-03-03 JP JP5042599A patent/JP2784979B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06259615A (ja) | 1994-09-16 |
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