JP2777603B2 - ２値論理レベルの電気的検出装置 - Google Patents

２値論理レベルの電気的検出装置

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JP2777603B2 JP17252288A JP17252288A JP2777603B2 JP 2777603 B2 JP2777603 B2 JP 2777603B2 JP 17252288 A JP17252288 A JP 17252288A JP 17252288 A JP17252288 A JP 17252288A JP 2777603 B2 JP2777603 B2 JP 2777603B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、２値論理レベルの電気的検出装置に関する
ものである。本発明は、コンピュータ技術、特にマイク
ロプロセッサと不揮発性MOSメモリ回路（EPROM、EEPRO
M）を備えるメモリ付カードに応用される。本発明はま
た、スタティック型またはダイナミック型の電気的ラン
ダム・アクセス・メモリに記憶されているデータの読み
出し用増幅器にも関する。
従来の技術 メモリ付カードの利用が著しく増大している。最も広
く利用されているのは銀行業界においてであり、集積回
路が組み込まれたメモリ付カードが最終的には小切手帳
に取って換わり、経済取引の一般的手段になるであろ
う。このタイプのカードを用いて何らかの金銭処理を行
うときには、このカードに２種類の情報が含まれている
必要がある。第１のタイプの情報は銀行の差引残高に関
する情報である。この情報から、各処理の前後での差引
残高の額がわかる。この銀行の差引残高に関する情報は
カードのユーザーが知ることができるようになっていな
くてはならない。この情報は秘密情報ではあるが、同時
に知ることができるようにもなっていなくてはならな
い。これとは逆に、他の情報は秘密の状態が保たれてい
る必要がある。所定の情報は、カードの所持者以外のす
べての人に対して秘密になっていなくてはならない。こ
の場合、このカードを用いて実行する操作は所持者の秘
密コードによって有効化される。他の情報は、このカー
ドの所持者を含めてすべての人に対して秘密になってい
なくてはならない。一般に、この情報は所持者だけが知
っている秘密コードを作成するのに使用される情報であ
り、従って、このカードの電気的操作によっては再構成
することができない。残念なことに、不正者の想像力に
は際限がない。このため、カードに記載されている秘密
情報をあらゆる暗号解読の試みから保護する防止手段を
講じる必要がある。
公知のことであるが、熟練した不正者は、カードに記
憶されている情報を読み出すためのシステムのバイアス
回路の消費電力を電流変化をもとにして測定することに
よってカード内を通過する論理レベルの形状を決定し、
その結果このカード内に記憶されている秘密コードを導
出することを知っている。というのは、集積回路を備え
るカードのメモリセルが制御ゲートとフローティングゲ
ートの２つのゲートを備えるタイプのトランジスタであ
ることがしばしばあるからである。フローティングゲー
トにトラップされた電荷は制御ゲートに印加された命令
に応答してトランジスタがオンになるのを妨げるため、
電荷が存在していることが明らかになる。これに対して
フローティングゲートに電荷がないとトランジスタは通
電状態になり、このトランジスタに直列に接続されてい
る測定回路に入力される信号に変化が生じる。このタイ
プのメモリへのプログラムは従って、これらトランジス
タのフローティングゲートにこのような電荷をトラップ
すること、または電荷をトラップしないことにより実現
される。しかし、いずれの場合もこのようにして消費さ
れる電力は少ない。そこで、情報が正しく読み出しユニ
ットまたは金銭処理を実行するユニットに伝えられるよ
うにするためには情報を増幅する必要がある。
発明が解決しようとする課題 実際には、このための増幅器は、伝導型が互いに反対
のMOS技術による２つのトランジスタを用いで製造す
る。すなわち、１つのＰ型トランジスタと１つのＮ型ト
ランジスタを回路の電源電圧VCCとグラウンドの間に直
列に接続する。これらトランジスタのゲートは相互に接
続されており、増幅すべき信号を受信する。出力はこれ
らトランジスタの間の点から取り出される。この増幅器
ユニットはインバータ型である。このタイプのインバー
タを増幅器として使用する場合の欠点は、論理値「１」
の状態を伝送するか論理値「０」の状態を伝送するかに
よって電力消費が異なることである。従って、この増幅
器内を流れる電流の値によって読み出される論理値のレ
ベルが決定される。というのは、この増幅器がより多く
の電流を消費すると、バイアス発生装置の内部インピー
ダンスのために使用することのできる電源電圧のこの電
流方向に沿って低下する。このバイアス発生装置をどの
ように改良しても、電源とカードを接続する接続回路は
コンタクトを備えていて必然的に抵抗性の回路であるた
め、このタイプの内部抵抗の機能を果たし、現れる電圧
が低下する。
さらに、ダイナミック型のメモリ回路では、検出すべ
き論理レベルの情報は過渡的である。所定の論理レベル
は、この過渡的情報が少なくとも所定の期間維持される
場合により効果的に検出することができる。さらに、こ
のような検出装置が検出操作を実行していないときには
静的消費電力が可能な限り少なくなるようにせねばなら
ない。というのは、この検出装置が一部を構成している
集積回路の温度が過度に上がらないようにする必要があ
るからである。最後に、このようにして製造された検出
装置は高速検出器でなくてはならない。すなわち、この
検出装置の動作速度は論理ゲートの動作速度と同じぐら
い大きい必要がある。
課題を解決するための手段 本発明の目的は、電源とグラウンドの間に並列に接続
された相互に相補的な２つの検出回路を主構成要素とし
て備える検出装置を提供することによりこれら問題点を
解決することである。入力される論理レベルに応じて２
つの回路の一方の論理レベルが反転し、他方の回路が異
なる２値論理レベルに反転するときにこの他方の回路に
より消費される電力と等しい電力が消費される。検出期
間外に電流が予想に反して消費されるのを防止するた
め、これら２つの回路は検出された各論理レベルが受信
される瞬間にアクティブにされ、次いでインアクティブ
にされる。検出装置のアクティブ化信号の次のインアク
ティブ化信号は、この検出装置をリセットし、次の検出
操作を実行できるようにするのにも使用することができ
る。
従って、本発明によれば、２値論理レベルの電気的検
出装置であり、並列に配置されて同一の検出される信号
を受信する第１および第２の回路を備え、上記電気的検
出装置の検知する２値論理レベル「０」または「１」に
対して上記電気的検出装置の総電力消費が常に等しくな
るよう、上記２つの回路が相補的な電力消費を示す検出
装置において、各回路が論理レベルを検出すべきときに
アクティブになり、この検出期間外はインアクティブに
なるアクティブ化命令を含み、インアクティブ化命令が
上記検出装置をリセットする機能を有することを特徴と
する検出装置が提供される。
本発明の他の利点ならびに特徴は、添付の図面を参照
した以下の説明によってさらによく理解できよう。な
お、以下の実施例は単なる例であって本発明がこの実施
例に限定されることはない。
実施例 第１図は、２値論理レベルの本発明による電気的検出
装置50を示す図である。この検出装置は、所定の論理レ
ベルの信号を受信する入力１と、図示の実施例では、受
信された論理レベルに対応する論理レベルにある少なく
とも１つの信号を出力する２つの出力２、３を備えてい
る。ここでは出力される２つの信号は互いに相補的であ
る。本発明の検出装置は、電力消費を出力される論理レ
ベルとは独立する手段を備えることを主要な特徴として
いる。図示した特殊な実施例では、電力消費を出力され
る論理レベルとは独立にする上記手段は、バイアス電圧
VCCが印加されていて相互に並列に接続された２つの回
路４と５を主構成要素として備えている。両方の回路に
は、検出される信号がそれぞれ入力６、７から入力され
る。
これら２つの回路４、５は、検出される論理レベルに
対して電力消費の値が相補的であるという特徴を有す
る。図示した好ましい特別な実施例では、２つの回路
４、５は完全に同等であり、従って電力消費の相補性が
保証される。これら回路は、構成要素の接続方式だけが
異なる。
回路４は直列に接続された３つのトランジスタ８〜10
を備えており、一方、回路５は直列に接続された３つの
トランジスタ11〜13を備えている。トランジスタ８、
９、11、12はＰチャネルトランジスタ（ゲートに小さな
白丸が付けられている）である。これらトランジスタ
は、正の電圧VCCが供給されているときにゲートに０レ
ベル（グラウンド電位）が印加されるとオンになり、こ
れとは逆にゲートに１レベル（VCC）が印加されるとオ
フになるという特徴をもっている。トランジスタ10と13
はＮチャネルトランジスタである。すなわちこれらトラ
ンジスタの動作は上記の動作とは反対である。回路４と
５では、３つのトランジスタは電源電圧VCCと信号CHEPR
が入力される共通端子の間に直列に接続されている。信
号CHEPRは信号PRECHの反転信号であり、この信号PRECH
のほうはトランジスタ８と11のゲートに入力される。特
別な実施例では、トランジスタ10のゲートは電源電圧V
CCに接続され、トランジスタ12のゲートはグラウンドに
接続されている。残りのトランジスタ９と13のゲートは
ともに検出装置の入力１に接続されている。この検出装
置の出力２はトランジスタ８と９の間の点から取り出さ
れ、出力３はトランジスタ11と12の間の点から取り出さ
れる。
信号PRECHは、プリチャージ信号である。この信号は
信号CHEPRの反転信号であり、通常はゼロである。これ
に対して信号CHEPRはVCCに等しい。検出の瞬間には、メ
モリ（例えばメモリカードのメモリ）のビット線プリチ
ャージ信号PRECHがアドレス信号ADRに応じてデコーダ14
の出力に供給された後、次数「ｉ」のビット線BLiが選
択される。ワード線も同時に選択すると、特定のワード
線WLjがメモリ点「ij」に記憶されている情報をデコー
ダ14にアドレスすることが可能になる。この情報はデコ
ーダ14に送られる。数本のワード線で同時に供給電流が
変化するため、不正者がこの電流変化を利用することが
不可能になる。後に検出装置が検出有効化命令を受信し
たときには、この検出装置は入力１に得られた情報の性
質に依存して異なった反転を行わせる。
検出すべき信号SDが現れる前には、プリチャージ信号
PRECHはゼロであり、信号CHEPRはVCCに等しい（第２
図）。この場合、出力２と３に得られる２つの信号S2と
S3はVCCに等しい。実際、トランジスタ８と11は導通状
態になる。というのは、これらトランジスタはＰチャネ
ルトランジスタであるためゲートにゼロ電位が印加され
るからである。従って、電圧VCCが出力２、３に伝えら
れる。トランジスタ８〜12はするとすべて導通し、トラ
ンジスタ13のみがオフとなる。検出装置の入力とビット
線を１にプリチャージする信号PRBLを印加した後、メモ
リセルの読み出しを行う。信号SDは、１にとどまるか、
あるいは放電されてゼロになる。論理レベルが安定化す
ると、信号PRECHは反転してVCCになり、信号CHEPRは反
転してゼロになる。第１の実施例を考えると、入力１に
得られる信号はゼロである。この場合、トランジスタ13
はオフ状態にとどまり、トランジスタ10がオンになる。
従って、出力２がゼロ状態になる。一方、トランジスタ
11はオフ、トランジスタ12はオン、トランジスタ13はオ
フであり、出力３が論理レベル１に保たれる。これとは
逆に、入力１に入力される信号が論理レベル１であって
VCCに等しいと、トランジスタ12と13がオンになり出力
３が反転してゼロになる。一方、出力２はVCCにとどま
る。
いかなる場合にも、トランジスタ10と12はオン状態を
維持する。これらトランジスタの役割は、単に２つのブ
ランチを対称としておくことである。このようにして、
両方のブランチでの放電速度が等しくなる。このことか
ら、放電速度は、電源回路の反響のために伝送される論
理レベルを表す情報としてはもはや利用できないことが
わかる。伝送が終了すると、信号PRECHがゼロに戻り、
信号CHEPRはこれとは相補的な変化をする。すると検出
装置は初期状態を回復する。すなわち、トランジスタ
８、９、10、11、12がオンであり、トランジスタ13がオ
フであり、２つの出力２と３がVCCであるという状態で
ある。この状態では検出装置に電流が流れない。という
のは、通電しているトランジスタは両側側が等しい電位
に接続されており、そうでないトランジスタはオフにな
っているからである。
反転の瞬間に検出装置が検出操作を行うとき、２つの
出力２、３の一方がVCCにとどまり、他方の出力がゼロ
に戻る。VCCにとどまる出力は実際にはこの電位では不
安定な状態になる。というのは、この電位がオフとなっ
ている２つの直列接続のトランジスタの間から取り出さ
れるからである。すなわち、ゼロ状態が入力１に得られ
るときにはトランジスタ８と９の間から、状態VCCが入
力１に得られるときにはトランジスタ11と12の間からこ
の電位が取り出される。出力２と３をこの大きな電圧の
レベルに保っておくためには、双安定回路、例えば回路
15を、２つの出力のそれぞれに直列にして用いる。回路
15は、出力２に直列に接続されたインバータ16と、電流
電圧VCCとインバータ16の入力の間に並列に接続された
Ｐチャネルトランジスタ17とを主構成要素として備えて
いる。インバータ16の出力はトランジスタ17のゲートに
フィードバックされている。状態１（VCC）がインバー
タ16の入力に現れるとすると、状態ゼロがこのインバー
タの出力に現れる。従って、トランジスタ17がオンとな
り、電圧VCCをその値を維持しながらインバータ16の入
力に伝送する。これとは逆に出力２の電位がゼロである
場合には、インバータ16の出力がVCCになる。この結果
としてトランジスタ17が遮断され、インバータ16の入力
が効果的にゼロに保たれる。
好ましい実施例によれば、２つの回路４と５はそれぞ
れ双安定回路15、18を介して互いに接続されている。こ
の目的で、回路15の出力、すなわちインバータ16の出力
が接続線19を介してトランジスタ12のゲートに接続さ
れ、トランジスタ12のこのゲートとグラウンドの接続線
は切断される。同じ目的で、双安定回路18の入力、すな
わち、結局は検出装置の出力３は、接続線20を介してト
ランジスタ10のゲートに接続され、電源VCCとトランジ
スタ10のゲートの間の接続線は切断される。これら２通
りの接続が第１図に点線で示されている。このタイプの
接続は、検出装置全体に対して安定な３状態装置を構成
する。検出期間外は出力２、３はVCCであり、双安定回
路15に従ってゼロになり、新たな接続線19、20がそれぞ
れトランジスタ12、10のゲートをここまで説明してきた
のと同じ状態に保つ。検出の際には、２つの出力の一方
がVCCにされ、他方の出力がゼロにされる。出力２が単
独でVCCにされる（論理レベル１が入力１に得られる）
ときには、トランジスタ12には電位ゼロが印加される。
すなわち、このトランジスタにとっては何ら変化がな
い。これに対してトランジスタ10にはやはり電位ゼロが
印加されるため、このトランジスタは同様に遮断される
傾向がある。この結果、入力１を０レベルにしようとす
るノイズ（例えばメモリから供給された電圧のブレーク
ダウン）が発生した場合には、トランジスタ９が導通状
態になり、しかも出力２に得られる電位レベルは変化す
ることがない。というのは、トランジスタ10が遮断され
ると出力２でこの電位の値が確かにVCCになるからであ
る。
論理レベル０が検出装置の入力で検出されるもう一方
の場合には、出力３が電位VCCにされ、出力２はゼロ電
位にされる。この結果、トランジスタ10のゲートには電
圧VCCが印加される。すなわち、このトランジスタにと
っては以前の接続線の場合と比べて何も変化しない。こ
れに対してトランジスタ12のゲートには今度はVCCのバ
イアスが印加される。トランジスタ12はＰチャネルトラ
ンジスタであるために遮断される。この結果、２つの遮
断されたトランジスタ11と12の間から取り出された出力
３はそのままの電位、すなわち電位VCCにとどまる。出
力３はノイズが発生したときでも同じ状態にとどまる。
プリチャージ信号PRECHとCHEPRが待機中の状態の値をと
っているときには、回路15と18の出力はすべて再びゼロ
に戻る。
このようにして実現した接続方法には従って、３つの
安定した状態、すなわち検出待機安定状態と、検出され
た論理レベルに応じた２つの安定な状態とがある。検出
された論理レベルに応じた２つの安定な状態では、回路
は、過渡現象を考慮し、かつ、検出されることになる情
報にのちに影響を与える可能性のあるランダムが何であ
るかに関係なく情報を保つことができる。特に、この動
作モードは、以前の読み出し操作後に（負の）電圧VSS
を用いてワード線WLjを放電させてから他のメモリセル
を読み出すときに特に有用である。メモリセル内に記憶
されている情報の読み出しの信頼性を向上させるための
この操作は、読み出された情報を考えるにあたって現在
までは厄介なものであった。さらに、双安定回路15、18
は相補的であるため、検出された論理レベルの値に関わ
りなく消費電力が同じになる。
下流に位置する論理回路では、これら相安定回路から
出力された信号の一方または両方を用いることができ
る。下流のこれら論理回路では、これら信号による処理
の結果、不正の暗号解読が不可能になる。本発明の検出
装置は、メモリ付カードに搭載された集積回路内に組み
込むことが好ましい。この検出装置はほとんどスペース
を取らず、この検出装置を実現してもこの集積回路を製
造する工程において特別な段階が必要となることはな
い。なお、１枚のカードには検出装置が１つのみ使用さ
れる。
【図面の簡単な説明】
第１図は、本発明の検出装置の概略図である。 第２図は、本発明の検出装置に現れる同期信号のタイム
チャートである。 （主な参照番号） １、６、７……入力、２、３……出力、 ４、５……回路、 ８、９、11、12、17……Ｐチャネルトランジスタ、 10、13……Ｎチャネルトランジスタ、 14……デコーダ、 15、18……双安定回路、16……インバータ、 19、20……接続線、50……検出装置、 CHEPR、PRECH、PRBL……プリチャージ信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06K 19/073 G06F 12/14

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】２値論理レベルの電気的検出装置であり、
    並列に配置されて同一の検出される信号を受信する第１
    および第２の回路を備え、上記電気的検出装置の検知す
    る２値論理レベル「０」または「１」に対して上記電気
    的検出装置の総電力消費が常に等しくなるよう、上記２
    つの回路が相補的な電力消費を示す検出装置において、
    各回路が論理レベルを検出すべきときにアクティブにな
    り、この検出期間外はインアクティブになるアクティブ
    化命令を含み、インアクティブ化命令が上記検出装置を
    リセットする機能を有することを特徴とする検出装置。
  2. 【請求項２】２値論理レベルの電気的検出装置であり、
    並列に配置されて同一の検出される信号を受信する第１
    および第２の回路を備え、上記電気的検出装置の検知す
    る２値論理レベル「０」または「１」に対して上記電気
    的検出装置の総電力消費が常に等しくなるよう、上記２
    つの回路が相補的な電力消費を示す検出装置において、
    受信される過渡的論理レベルの検出精度を向上させるた
    めに、出力された上記論理レベルを維持する回路を備え
    ることを特徴とする請求項１に記載の検出装置。
  3. 【請求項３】２値論理レベルの電気的検出装置であり、
    並列に配置されて同一の検出される信号を受信する第１
    および第２の回路を備え、上記電気的検出装置の検知す
    る２値論理レベル「０」または「１」に対して上記電気
    的検出装置の総電力消費が常に等しくなるよう、上記２
    つの回路が相補的な電力消費を示す検出装置において、
    上記の２つの回路が、互いにカップルされて相互にそれ
    ぞれの状態を維持する手段を備えることを特徴とする請
    求項１または２に記載の検出装置。
  4. 【請求項４】２値論理レベルの電気的検出装置であり、
    並列に配置されて同一の検出される信号を受信する第１
    および第２の回路を備え、上記電気的検出装置の検知す
    る２値論理レベル「０」または「１」に対して上記電気
    的検出装置の総電力消費が常に等しくなるよう、上記２
    つの回路が相補的な電力消費を示す検出装置において、
    VCCと逆バイアス信号を供給する端子との間に上記各回
    路が直列に接続された第１のＰ型トランジスタ、第２の
    Ｐ型トランジスタおよび第３のＮ型トランジスタを備
    え、第１のトランジスタのゲートがバイアス信号に接続
    され、上記第１および第２の回路の出力が第１および第
    ２のトランジスタの間から取り出され、第１の回路の第
    ２および第３のトランジスタのゲートがそれぞれ検出さ
    れる信号およびVCCに接続され、第２の回路の第２およ
    び第３のトランジスタのゲートがそれぞれグランドおよ
    び検出される信号に接続されていることを特徴とする請
    求項１〜３のいずれか１項に記載の検出装置。
  5. 【請求項５】集積回路を備えるタイプのメモリ付カード
    のメモリ回路内に記憶されている情報を読み出すシステ
    ム内の読み出し用増幅器としての請求項１〜４のいずれ
    か１項に記載の検出装置の利用方法。
  6. 【請求項６】上記検出装置が上記メモリ付カード内の集
    積回路の集積部を形成することを特徴とする請求項５に
    記載の利用方法。
JP17252288A 1987-07-10 1988-07-11 ２値論理レベルの電気的検出装置 Expired - Lifetime JP2777603B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0360915B1 (de) * 1988-09-30 1993-06-16 Siemens Aktiengesellschaft Sensorschaltanordnung
FR2656939B1 (fr) * 1990-01-09 1992-04-03 Sgs Thomson Microelectronics Verrous de securite pour circuit integre.
US5264742A (en) * 1990-01-09 1993-11-23 Sgs-Thomson Microelectronics, S.A. Security locks for integrated circuit
US5287098A (en) * 1991-02-11 1994-02-15 Briggs & Stratton Corp. Fail safe system for a mechanical lock and key set with electrical interlock
US5455571A (en) * 1991-02-11 1995-10-03 Strattec Security Corporation Fail safe system for a mechanical lock key set with electronic interlock
FR2690008B1 (fr) * 1991-05-29 1994-06-10 Gemplus Card Int Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire.
FR2686989B1 (fr) * 1992-01-30 1997-01-17 Gemplus Card Int Procede de comptage de securite pour un compteur electronique binaire.
FR2703501B1 (fr) * 1993-04-01 1995-05-19 Gemplus Card Int Circuit intégré pour carte à mémoire et procédé de décomptage d'unités dans une carte à mémoire.
FR2703526B1 (fr) * 1993-04-02 1995-05-19 Gemplus Card Int Circuit de déclenchement automatique.
FR2705810B1 (fr) * 1993-05-26 1995-06-30 Gemplus Card Int Puce de carte à puce munie d'un moyen de limitation du nombre d'authentifications.
FR2739737B1 (fr) * 1995-10-09 1997-11-21 Inside Technologies Perfectionnements aux cartes a memoire
FR2739706B1 (fr) * 1995-10-09 1997-11-21 Inside Technologies Perfectionnements aux cartes a memoire
US5917754A (en) * 1997-05-21 1999-06-29 Atmel Corporation Semiconductor memory having a current balancing circuit
US7587044B2 (en) * 1998-01-02 2009-09-08 Cryptography Research, Inc. Differential power analysis method and apparatus
CA2316227C (en) * 1998-01-02 2009-08-11 Cryptography Research, Inc. Leak-resistant cryptographic method and apparatus
FR2775090B1 (fr) * 1998-02-13 2000-12-29 Roland Moreno Objet portatif de type carte a microcircuit comprenant des moyens de supervision des commandes qui lui sont appliquees
FR2776410B1 (fr) * 1998-03-20 2002-11-15 Gemplus Card Int Dispositifs pour masquer les operations effectuees dans une carte a microprocesseur
IL139935A (en) * 1998-06-03 2005-06-19 Cryptography Res Inc Des and other cryptographic processes with leak minimization for smartcards and other cryptosystems
FR2779849B1 (fr) * 1998-06-15 2000-07-28 Schlumberger Ind Sa Dispositif a circuit integre securise au moyen de lignes complementaires de bus
US6539092B1 (en) 1998-07-02 2003-03-25 Cryptography Research, Inc. Leak-resistant cryptographic indexed key update
DE19850721A1 (de) * 1998-11-03 2000-05-18 Koninkl Philips Electronics Nv Datenträger mit Verschleierung des Stromverbrauchs
JP2000165375A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 情報処理装置、ｉｃカード
FR2793904B1 (fr) * 1999-05-21 2001-07-27 St Microelectronics Sa Procede et dispositif de gestion d'un circuit electronique
US6419159B1 (en) * 1999-06-14 2002-07-16 Microsoft Corporation Integrated circuit device with power analysis protection circuitry
JP4083925B2 (ja) * 1999-06-24 2008-04-30 株式会社日立製作所 情報処理装置、カード部材および情報処理システム
EP1272973B1 (en) * 2000-04-04 2012-05-09 Nxp B.V. Output stage for a communication contact for a data carrier
US6219291B1 (en) 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
DE10213267A1 (de) * 2002-03-25 2003-10-23 Infineon Technologies Ag Registerzelle und Verfahren zum Schreiben auf die Registerzelle
US6958551B2 (en) * 2002-06-25 2005-10-25 Strattec Security Corporation Vehicle coded ignition lock using a magnetic sensor
DE10245747B4 (de) * 2002-10-01 2005-12-01 Infineon Technologies Ag Kontaktloser Datenträger
KR101462742B1 (ko) * 2009-10-14 2014-11-17 차오로직스, 아이엔씨. 가변 회로 토폴로지를 가지는 고활용도 범용 로직 어레이 및 상수 전력 특징을 가지는 다양한 로직 게이트를 실현하기 위한 로지스틱 맵 회로
US8766365B2 (en) * 2012-02-21 2014-07-01 Micron Technology, Inc. Circuit-protection devices
CA2940152C (en) * 2016-05-18 2017-08-29 Sidense Corp. Method and system for power signature suppression in memory devices
US10163893B1 (en) 2017-08-28 2018-12-25 Micron Technologies, Inc. Apparatus containing circuit-protection devices
US10431577B2 (en) 2017-12-29 2019-10-01 Micron Technology, Inc. Methods of forming circuit-protection devices

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS588588B2 (ja) * 1975-05-28 1983-02-16 株式会社日立製作所 半導体集積回路
FR2460506B2 (fr) * 1979-07-02 1985-09-13 Cii Honeywell Bull Dispositif pour la protection des acces a une memoire permanente d'un appareil de traitement de l'information
DE3044984A1 (de) * 1979-11-30 1982-04-15 Dassault Electronique Integrierte transistorschaltung, insbesondere fuer codierung
DE3026951A1 (de) * 1980-07-16 1982-02-04 Siemens AG, 1000 Berlin und 8000 München Treiberstufe in integrierter mos-schaltkreistechnik mit grossem ausgangssignalverhaeltnis
US4434381A (en) * 1981-12-07 1984-02-28 Rca Corporation Sense amplifiers
ES8502795A1 (es) * 1983-05-11 1985-01-16 Savoyet Jean L Dispositivo de identificacion electronica
DE3323446A1 (de) * 1983-06-29 1985-01-10 Siemens AG, 1000 Berlin und 8000 München Eingangssignalpegelwandler fuer eine mos-digitalschaltung
US4563595A (en) * 1983-10-27 1986-01-07 National Semiconductor Corporation CMOS Schmitt trigger circuit for TTL logic levels
DE3347483A1 (de) * 1983-12-29 1985-07-11 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Vorrichtung zur sicherung geheimer informationen
FR2559193B1 (fr) * 1984-02-07 1986-06-20 Talleres Escoriaza Sa Serrure electronique programmable
EP0169941B1 (de) * 1984-07-31 1989-10-18 Siemens Aktiengesellschaft Monolithisch integrierte Halbleiterschaltung
JPS61116665A (ja) * 1984-11-12 1986-06-04 Fanuc Ltd 低電力消費形電圧比較回路
US4593384A (en) * 1984-12-21 1986-06-03 Ncr Corporation Security device for the secure storage of sensitive data
JPS6257196A (ja) * 1985-09-05 1987-03-12 Toshiba Corp 半導体メモリ
US4716320A (en) * 1986-06-20 1987-12-29 Texas Instruments Incorporated CMOS sense amplifier with isolated sensing nodes
US4706011A (en) * 1986-07-07 1987-11-10 Texas Instruments Incorporated High voltage pulse detector with controllable current consumption
FR2609831B1 (fr) * 1987-01-16 1989-03-31 Thomson Semiconducteurs Circuit de lecture pour memoire
US4763023A (en) * 1987-02-17 1988-08-09 Rockwell International Corporation Clocked CMOS bus precharge circuit having level sensing

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Publication number Publication date
EP0298848B1 (fr) 1992-05-06
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