JP2772713B2 - 耐故障型マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチプロセッサシステムに係り、特にシ
ステム構成に冗長性をもたせることによって高い信頼性
を実現する耐故障型のマルチプロセッサシステムに関す
る。

〔従来の技術〕

従来、この種のコンピュータでは、故障検出機能が完
全でない複数台のプロセッサの出力を多数決回路によっ
て判定し、故障の発生したプロセッサからの誤った出力
値を検出し、マスクすることによって高い信頼性を得て
いる。

プロセッサを同一のクロックで動作させ、多数決回路
をプロセッサの出力タイミングに同期して作用させる一
般的な３重系システムの例を第３図に示す。また、独立
したクロックで動作する複数の一般的なプロセッサをシ
リアルデータバスを介して接続し、各プロセッサにおけ
る単一データ処理の終了時に互いに出力値をデータバス
を介して交換し、各プロセッサのプログラムによって自
分の出力値を含めて多数決処理を行ない故障の検出及び
マスクを行なうシステムの例を第４図に示す。

前者の例はTMR（Triple Modular Redundancy）として
知られており、又、後者の例はSIFT（Software Impleme
nted Fault Telerance）として良く知られている。

これを更に詳述する。

この第３図に示す従来方式（TMR）の例は、３台のコ
ンピュータ＃１〜＃３が共通の内部バス70に接続され、
更にデータバスインターフェイス80を介して外部データ
バスと結ばれている。

ここで、各コンピュータは、データ処理を行うための
マイクロプロセッサ30と、内部データバス70上のデータ
を記憶しておくと共にマイクロプロセッサ30からの指令
により当該マイクロプロセッサ30にそのデータを出力す
るためのメモリ40とを備えている。

更に、各コンピュータのマイクロプロセッサ30にクロ
ック信号を同時に供給するための発振器20と、各コンピ
ュータのマイクロプロセッサ30からの出力データの正誤
を多数決で判定し、故障の発生したマイクロプロセッサ
からの誤った出力データを検出しマスクすることにより
正しいデータを内部データバス70に出力するための多数
決回路10とから構成されている。

次に、第４図に示す従来方式（SIFT）の例は、Ｎ台の
コンピュータ＃１〜＃Ｎが各コンピュータ内のデータバ
スインターフェイス90を介してデータバスライン60と結
ばれている。

ここで、各コンピュータ（＃１〜＃Ｎ）はデータバス
インターフェイス90と接続されデータの入出力やデータ
処理を行うためのマイクロプロセッサ30と、マイクロプ
ロセッサ30にクロック信号を供給するための発振器20
と、データバスインターフェイス90からの入力データを
記憶しておきマイクロプロセッサ30からの指令によりマ
イクロプロセッサ30にそのデータを出力するためのメモ
リ40とを備えている。

そして、各コンピュータ間でデータの交換を行い、各
マイクロプロセッサ30で各データの正誤をプログラムに
よって多数決判定し、故障の発生したマイクロプロセッ
サからの誤った出力データを検出しマスクすることによ
り正しいデータを得る構成になっている。

〔発明が解決しようとする課題〕

しかしながら、上記従来例の第３図に示すTMR方式で
は、特殊なマイクロプロセッサを使用しており、各マイ
クロプロセッサを同期して動作させるためにマイクロプ
ロセッサのクロック周波数を上げることが困難であり、
また多数決回路を経由してメモリアクセスを行わなけれ
ばならないため、コンピュータの演算性能を向上させる
ことが困難であるという不都合があった。しかも、各プ
ロセッサを物理的に接近して実装すること、又発振器や
多数決回路が故障するとシステム全体がダウンしてしま
う等があり、故障の分離性が悪いという欠点があった。

また、上記第３図に示すSIFT方式では、単位処理毎に
各コンピュータ間でデータ交換を行い、その後、プログ
ラムによって多数決処理をするためにプログラムのオー
バーヘッドが増加し処理能力が低下するという不都合が
あった。

〔発明の目的〕

本発明の目的は、かかる従来例の有する不都合を改善
し、とくに通常のマイクロプロセッサを使用し、高速処
理が可能で、しかもシステムダウンに強く、プログラム
のオーバーヘッドが小さい耐故障型のマルチプロセッサ
システムを提供することにある。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、複数台のプロ
セッサがそれぞれ独立したクロックで動作し、それぞれ
他のプロセッサからは直接入出力されない専用のメモリ
と自律型シリアルマルチプレクスデータバスインタフェ
ースと多数決回路を有している。各プロセッサのメモリ
は、自律型シリアルマルチプレクスデータバスインタフ
ェースに接続され、互いにこのデータバスを介してプロ
セッサの介在なしに自律的に格納しているデータの交換
を行なう。

特許請求の範囲第１項のシステムでは、各々の多数決
回路は、前述したメモリと自律型シリアルマルチプレク
スデータバスインタフェースの間にあって、データバス
を介して受信し、一時記憶していた他のプロセッサの出
力値をデータバスを介して送信した後も保持していた当
該プロセッサの出力値または送信と同時に受信し、一時
記憶していた当該プロセッサの出力値に対し、データ交
換に同期して多数決判定を行ない、その結果として障害
のあるデータを検出し、分離して正しい値をメモリに書
き込む。このことによって故障が発生しても正しく動作
するようにした。

特許請求の範囲第２項のシステムでは、各々の多数決
回路は、各々のプロセッサと前記各々のメモリとの間に
あって、データバスを介して受信し、前記メモリに格納
していた他のプロセッサの出力値とデータバスを介して
受信した当該プロセッサの出力値に対し、プロセッサの
メモリ読み出し動作に同期して多数決判定を行ない、そ
の結果をプロセッサに入力する。このことによって障害
の発生したデータを検出分離し正しく動作するようにし
たものである。

即ち、本発明にあっては、複数台のコンピュータが各
コンピュータ内の自律型シリアルデータバスインターフ
ェイスを介してデータバスラインと結ばれており、更に
各コンピュータはデータ処理を行うためのマイクロプロ
セッサと、マイクロプロセッサにクロック信号を供給す
るための発振器と、マイクロプロセッサからの命令によ
りデータを記憶するためのメモリとを有し、更に各コン
ピュータ内のメモリと自律型シリアルデータバスインタ
ーフェイスとの間、あるいはメモリとマイクロプロセッ
サとの間に他のコンピュータから送られてきたデータを
データ交換と同期して比較し多数決により障害のあるデ
ータの検出と分離を行うための多数決回路を具備すると
いう構成を採っている。これによって前述した目的を達
成しようとするものである。

〔作用〕

まず、特許請求の範囲第１項記載のものにあっては、
各コンピュータからデータバスに順番にデータが出力さ
れ、各コンピュータの自律型シリアルデータバスインタ
ーフェイスまたは多数決回路にそのデータが記憶され
る。他の全てのコンピュータからのデータが記憶される
と、このデータ交換に同期して多数決回路が動作を開始
し、全てのコンピュータからのデータを比較し多数決で
正しいデータの判定を行い、その結果をメモリに書き込
む。そして、マイクロプロセッサはこの判定結果をメモ
リから読み出し、次の単位データ処理の入力データとし
て使用する。

また、特許請求の範囲第２項記載のものにあっては、
各コンピュータからデータバスに順番に出力されたデー
タは、各コンピュータのメモリに記憶される。他の全て
のコンピュータからのデータが記憶されると、マイクロ
プロセッサーが各単位データ処理の入力データをメモリ
から読み出す時にそれに同期して多数決回路を動作させ
る。そして、メモリに記憶されている他の全てのコンピ
ュータからのデータと比較し、多数決の結果として正し
いデータをマイクロプロセッサのいづれの場合も各マイ
クロプロセッサから見てデータ交換の過程において多数
決機能が働き、正しいデータをマイクロプロセッサに入
力することができる。

〔発明の実施例〕

以下、本発明の第１の実施例を第１図に基づいて説明
する。

第１図の実施例では、Ｎ台のコンピュータ＃１〜＃Ｎ
が各コンピュータ内の自律型シリアルデータバスインタ
ーフェイス50を介してデータバスライン60と結ばれてい
る。そして、各コンピュータ内のメモリに格納されてい
るデータを互いに交換し合うようになっている。

自律型シリアルマルチプレクスデータバスインタフェ
ース（自律型シリアルデータバスインターフェイス50）
は、プロセッサによる制御及び他のバスインタフェース
からの制御の介在なしにメモリ内に書き込まれたプロセ
ッサの出力値を自律的にバスライン上にブロードキャス
ト送信し、バスライン上のデータを全て受信することに
よって、各々のプロセッサの出力値を交換している。各
データバスインタフェースの送信が衝突しないようにす
るために、メディアアクセス方式としてCSMA/CA（Carri
er Sense Multtplex Access/Collision Avoidance）方
式やトークン消失対策付のトークンパッシング方式等が
使用される。

この各コンピュータ＃１〜＃Ｎはデータ処理を行うた
めのマイクロプロセッサ30と、マイクロプロセッサ30に
クロック信号を供給するための発振器20と、マイクロプ
ロセッサ30からの命令によりデータを記憶するためのメ
モリ40とを備えている。さらに各コンピュータ内のメモ
リ40と自律型シリアルデータバスインターフェイス50と
の間に、他のコンピュータから送られてきたデータを比
較し多数決により障害のあるデータの検出と分離を行う
ための多数決回路10を具備するという構成を採ってい
る。

次に、上記実施例の動作について説明する。

まず、コンピュータ＃１からコンピュータ＃Ｎまで順
番にデータバス60にデータが出力される。各コンピュー
タ＃１〜＃Ｎの自律型シリアルデータバスインターフェ
イス50または多数決回路10に他のコンピュータからの受
信データ及び当該コンピュータからの送信データが記憶
される。例えば、コンピュータ＃１の自律型シリアルデ
ータバスインターフェイス50または多数決回路10には、
コンピュータ＃２〜＃Ｎからの受信データが、コンピュ
ータ＃Ｎの自律型シリアルデータバスインターフェイス
50または多数決回路10には、コンピュータ＃１〜＃（Ｎ
−１）からの受信データが記憶される。このように他の
全てのコンピュータからのデータが記憶されると、多数
決回路10が動作を開始する。すなわち、この各多数決回
路10は、データ交換に同期して作動する機能を有する。
この多数決回路10では、当記コンピュータの送信データ
も含め全てのコンピュータからのデータを比較し多数決
で一番多いデータを正しいデータとして取り扱うように
なっている。そして、その結果をメモリ40に書き込む。
マイクロプロセッサ30はこの判定結果をメモリ40から読
み出し、次の単位データ処理の入力データとして使用す
る。このため、故障等により生じた誤ったデータの入力
等に対し、これを少数データとして確実に除去すること
ができ、これがため、コンピュータシステムとしての高
い信頼性が得られる。

次に、本発明の第２実施例を第２図に基づいて説明す
る。

この第２図の実施例では、Ｎ台のコンピュータ＃１〜
＃Ｎが各コンピュータ内の前述した自律型シリアルデー
タバスインターフェイス50を介してデータバスライン60
と結ばれており、さらに各コンピュータはデータ処理を
行うためのマイクロプロセッサ30と、マイクロプロセッ
サ30にクロック信号を供給するための発振器20と、マイ
クロプロセッサ30からの命令によりデータを記憶するた
めのメモリ40とを有し、さらに各コンピュータ内のメモ
リ40とマイクロプロセッサ30との間に他のコンピュータ
から送られてきたデータを比較し多数決により障害のあ
るデータの検出と分離を行うための多数決回路10を具備
するという構成を採っている。

各コンピュータ＃１〜＃Ｎからデータバスに順番に出
力されたデータは、各コンピュータの自律型シリアルデ
ータバスインターフェイス50を介してメモリ40に記憶さ
れる。例えば、コンピュータ＃１のメモリ40には、コン
ピュータ＃２〜＃Ｎからの受信データが、コンピュータ
＃Ｎのメモリ40には、コンピュータ＃１〜＃（Ｎ−１）
からの受信データが記憶される。このようにして他の全
てのコンピュータからの受信データと、当該プロセッサ
の送信データとが記憶されると、マイクロプロセッサー
30が各単位データ処理の入力データをメモリ40から読み
出す時に多数決回路10を動作させる。そして、メモリ40
に記憶されている全てのコンピュータからのデータを比
較し、多数決により一番多いデータを正しいデータとし
て取り扱いこれを入力データとする。

〔発明の効果〕

以上のように本発明によると、複数台のコンピュータ
が各コンピュータ内の自律型シリアルデータバスインタ
ーフェイスを介してデータバスラインと結ばれており、
さらに各コンピュータはデータ処理を行うためのマイク
ロプロセッサと、マイクロプロセッサにクロック信号を
供給するための発振器と、マイクロプロセッサからの命
令によりデータを記憶するためのメモリとを有し、さら
に各コンピュータ内のメモリと自律型シリアルデータバ
スインターフェイスとの間、あるいはメモリとマイクロ
プロセッサとの間に他のコンピュータから送られてきた
データを比較し多数決により障害のあるデータの検出と
分離を行うための多数決回路を具備するという構成を採
っている。

このように、本発明では、故障によって生じる誤った
データの検出と除去の手段を各プロセッサ専用のメモリ
−メモリ間の自律的なデータ交換の過程に分散して設置
しており、多数決動作を自律型データバスのデータ交換
に同期して行なうことにより、耐故障型マルチプロセッ
サを実現している。

このことによって、コンピュータの核となるプロセッ
サとしては、TMRに使用されている特殊なものを必要と
せず通常一般に使用されているマイクロプロセッサを使
用でき、クロック周波数を上げることにより高速処理が
可能となり、多数決回路が分散されているのでTMRの例
のように１個の多数決回路の故障によるシステムダウン
に強く、各コンピュータを物理的に分散してマルチプロ
セッサシステムを実現できることから、各コンピュータ
の故障の分離性（アイソレーション）が高い。

更に、SIFT方式と比較して、各プロセッサで実行され
る単位データ処理は、自律型データバスインターフェー
スの受信タイミング及び多数決回路の多数決動作完了タ
イミングによって同期がとれるため、同期処理を含む冗
長性制御プログラムのオーバーヘッドを小さくすること
ができ、制御プログラムを簡単にできるという従来にな
い優れた効果を備えたマルチプロセッサシステムを提供
することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
第１の従来例を示すブロック図、第４図は第２の従来例
を示すブロック図である。10……多数決回路、20……発
振器、30……マイクロプロセッサ、40……メモリ、50…
…自律型シリアルデータバスインターフェイス、60……
データバスライン。

フロントページの続き (56)参考文献 特開 昭57−99844（ＪＰ，Ａ) 特開 昭60−45801（ＪＰ，Ａ) 特表 昭64−500307（ＪＰ，Ａ) 情報処理、23［４］ （1982） Ｐ. 327−334 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/16 - 11/20,15/16

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】それぞれ独立したクロックで動作する複数
   台のプロセッサが、それぞれ他のプロセッサからは直接
   入出力されない専用のメモリを有し、前記各メモリがそ
   の入出力段に自律型シリアルデータバスインターフェイ
   スを有すると共に，この自律型シリアルデータバスイン
   ターフェイスを及びデータバスラインを介してそれぞれ
   が互いに接続され、前記メモリ内に格納されているデー
   タを互いに交換し合う疎結合のマルチプロセッサシステ
   ムであって、 前記自律型シリアルデータバスインターフェイスと前記
   メモリとの間に、それぞれ前記自律型シリアルデータバ
   スインターフェイスによるデータ交換のサイクルに同期
   して動作する多数決回路を有し、 前記データバスよりシーケンシャルに受信し一時記憶し
   ていた他のプロセッサの出力値と，前記データバスより
   送信し一時記憶していた当該プロセッサの出力値とか
   ら、多数決判定によって障害のあるデータの検出と分離
   を行なうと共に、その結果の値を当該プロセッサの前記
   メモリに書き込むことを特徴とした耐故障型マルチプロ
   セッサシステム。
2. 【請求項２】それぞれ独立したクロックで動作する複数
   台のプロセッサが、それぞれ他のプロセッサからは直接
   入出力されない専用のメモリを有し、前記各メモリがそ
   の入出力段に自律型シリアルデータバスインターフェイ
   スを有すると共に，この自律型シリアルデータバスイン
   ターフェイスを及びデータバスラインを介してそれぞれ
   が互いに接続され、前記メモリ内に格納されているデー
   タを互いに交換し合う疎結合のマルチプロセッサシステ
   ムであって、 前記プロセッサと前記メモリとの間に、それぞれ前記プ
   ロセッサの読み出しに同期して動作する多数決回路を有
   し、 前記データバスよりシーケンシャルに受信し前記メモリ
   に格納していた他プロセッサの出力値と，前記データバ
   スより送信した当該プロセッサの出力値とから多数決判
   定によって障害のあるデータの検出と分離を行なうと共
   に、その結果の正しい値を当該プロセッサに入力するこ
   とを特徴とした耐故障型マルチプロセッサシステム。