JP2767834B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にアクセスタイム
の高速化を計った出力回路に関するものである。Description: BACKGROUND OF THE INVENTION [0001] The present invention relates to a semiconductor memory device, and more particularly, to an output circuit with a reduced access time.
第３図は従来の半導体記憶装置の出力回路を示す図で
ある。１はＰチャネルMOSFETの出力ドライバ、２はＮチ
ャネルMOSFETの出力ドライバである。メモリセルからの
読み出しデータはＤ、に与えられインバータからなる
バッファ回路を通して出力ドライバに供給される。FIG. 3 is a diagram showing an output circuit of a conventional semiconductor memory device. 1 is an output driver of a P-channel MOSFET, and 2 is an output driver of an N-channel MOSFET. Data read from the memory cell is supplied to D, and supplied to an output driver through a buffer circuit including an inverter.
第４図は第３図の回路の動作を示すタイミングチャー
トである。ここでAiはアドレス信号であり、アクセスタ
イムtACCはAiの変化から出力端子Doutの変化で規定され
る。図中ではAiがＬのときＬデータを出力し、AiがＨの
ときＨデータを出力するものとしており、Aiが立上りＤ
がＨ、がＬになった後にDoutが変化して0VからVddに
立上っている。またAiが立下った時もＤ、が変化した
後にDoutがVddから0Vに立下っている。FIG. 4 is a timing chart showing the operation of the circuit of FIG. Here, Ai is an address signal, and the access time tACC is defined by a change in the output terminal Dout from a change in Ai. In the figure, it is assumed that when Ai is L, L data is output, and when Ai is H, H data is output.
After H changes to L, Dout changes and rises from 0V to Vdd. Also, when Ai falls, Dout falls from Vdd to 0V after D has changed.
以上のように従来の出力回路はメモリセルからのデー
タが現れた後に出力端子の電圧が変化している。出力端
子には大きな外部の負荷容量がつながるため、その遷移
に時間がかかり、アクセスタイムの中で大きな割合を占
めていた。As described above, in the conventional output circuit, the voltage of the output terminal changes after the data from the memory cell appears. Since a large external load capacitance is connected to the output terminal, the transition takes a long time and occupies a large proportion of the access time.
本発明は以上の問題点を解決するためになされたもの
で、アクセスタイムにおける出力変化の占める時間を少
なくして高速化をはかることを目的とするものである。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to reduce the time occupied by the output change in the access time to increase the speed.
本発明の半導体記憶装置は、記憶したデータをデータ
信号として出力する複数のメモリと、前記メモリのいず
れかを指定するアドレス信号が入力されるアドレス入力
部と、前記アドレス入力部に入力されたアドレス信号が
変化したことを検出してパルスを出力するパルス発生回
路と、第１の電位の信号を出力する第１の出力ドライバ
と、第２の電位の信号を出力する第２の出力ドライバ
と、前記パルス発生回路が出力するパルスが入力され、
前記入力されたパルスが発生している期間、前記第１の
出力ドライバの出力と前記第２の出力ドライバの出力と
から前記第１の電位と前記第２の電位との中間の電位の
信号を発生させて出力し、それ以外の期間、前記アドレ
ス信号によって指定されたメモリから出力されるデータ
信号に基いて前記第１の出力ドライバもしくは前記第２
の出力ドライバの出力する電位の信号を出力するデータ
出力回路とを備えたことを特徴とする。A semiconductor memory device according to the present invention includes a plurality of memories that output stored data as data signals; an address input unit to which an address signal specifying one of the memories is input; and an address input to the address input unit. A pulse generation circuit that detects a change in the signal and outputs a pulse, a first output driver that outputs a signal of a first potential, a second output driver that outputs a signal of a second potential, A pulse output from the pulse generation circuit is input,
During the period in which the input pulse is generated, a signal having an intermediate potential between the first potential and the second potential is obtained from the output of the first output driver and the output of the second output driver. The first output driver or the second output driver based on the data signal output from the memory specified by the address signal during the other period.
And a data output circuit for outputting a potential signal output from the output driver.
また、前記パルス発生回路の出力から前記データ出力
回路の出力を前記中間の電位にすべきことを検出し、前
記データ出力回路の出力が前記第２の電位と前記中間の
電位の間である間前記第１の出力ドライバを駆動させ、
前記中間の電位に達した場合に前記第１の出力ドライバ
を停止させるための第１の検出制御回路と、前記パルス
発生回路の出力から前記データ出力回路の出力を前記中
間の電位にすべきことを検出し、前記データ出力回路の
出力が前記第１の電位と前記中間の電位の間である間前
記第２の出力ドライバを駆動させ、前記中間の電位に達
した場合に前記第２の出力ドライバを停止させるための
第２の検出制御回路と を備えたことを特徴とする。Further, it is detected from the output of the pulse generation circuit that the output of the data output circuit is to be at the intermediate potential, and while the output of the data output circuit is between the second potential and the intermediate potential. Driving the first output driver;
A first detection control circuit for stopping the first output driver when the intermediate potential is reached, and setting the output of the data output circuit from the output of the pulse generation circuit to the intermediate potential And drives the second output driver while the output of the data output circuit is between the first potential and the intermediate potential. When the output reaches the intermediate potential, the second output driver is driven. And a second detection control circuit for stopping the driver.
以下本発明の実施例を図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の半導体記憶装置の出力回路を示す回
路図である。１はＰチャネルの出力ドライバ、２はＮチ
ャネルの出力ドライバである。３はアドレス信号Aiを入
力とし、Aiが変化した時にパルスATDを発生するパルス
発生回路で、出力電位検出回路４と出力ドライバ駆動回
路５の動作の制御を行なう。出力電位検出回路４はATD
がＬの時はV1はＬ、V2はＨであり、出力ドライバ駆動回
路５はこれらの信号により出力ドライバを動作すること
はない。一方読出しデータＤ、は５を通して出力ドラ
イバに与えられ、DoutはＤ、に従った電位になる。AT
DがＨの時はNOR8の出力はＬ、NAND11の出力はＨにな
り、Ｄ、は出力ドライバに伝わらない。またV1、V2は
Doutのレベルに従って決まる。DoutがＬレベルの時は
V1、V2共にＨになり、５を通してドライバに供給される
電位は共にＬレベルであり、Ｐチャネルドライバ１だけ
オンになる。DoutがＨレベルの時はその逆でＮチャネル
ドライバ２だけがオンになる。これにより、出力ドライ
バはDoutの電位状態を変える方向に動作する。NOR6の論
理しきい値電圧を低く、NAND7の論理しきい値電圧を高
くすることにより、Doutがこれらのしきい値電圧の中間
レベルにある時V1はＬ、V2はＨになり出力ドライバが両
方共オフ状態になるDoutのレベルが存在する。FIG. 1 is a circuit diagram showing an output circuit of the semiconductor memory device of the present invention. 1 is a P-channel output driver and 2 is an N-channel output driver. Reference numeral 3 denotes a pulse generating circuit which receives an address signal Ai and generates a pulse ATD when Ai changes. The pulse generating circuit 3 controls the operation of the output potential detecting circuit 4 and the output driver driving circuit 5. Output potential detection circuit 4 is ATD
There V 1 was when L is L, V 2 is H, the output driver drive circuit 5 does not operate the output driver by these signals. On the other hand, read data D, is given to the output driver through 5, and Dout has a potential according to D. AT
When D is H, the output of NOR8 is L, the output of NAND11 is H, and D is not transmitted to the output driver. V 1 and V 2 are
Determined according to Dout level. When Dout is L level
Both V 1 and V 2 become H, the potential supplied to the driver through 5 is both L level, and only the P-channel driver 1 is turned on. When Dout is at the H level, the reverse is true, and only the N-channel driver 2 is turned on. As a result, the output driver operates in a direction to change the potential state of Dout. Low logical threshold voltage of NOR6, by increasing the logical threshold voltage of the NAND 7, V 1 when Dout is at the intermediate level of the threshold voltage is L, V 2 becomes H output driver There is a level of Dout at which both are turned off.
次に第２図のタイミングチャートを使って第１図の回
路の動作を説明する。ここでAiがＬの時に読出しデータ
はＬ、AiがＨの時に読出しデータがＨであるとする。最
初のATDはＬであるためV1はＬ、V2はＨ状態でDoutは
Ｄ、に従ってＬレベルになっている。ここでAiが立上
るとATDはＨになり、DoutがＬであることからV1がＨに
なる。そしてＰチャネルドライバがオンして、Doutが上
昇する。Doutが第１図のNOR6の論理しきい値電圧に達す
るとV1は再びＬになり、Ｐチャネルドライバがオフにな
るため、Doutは上昇が停止し、中間レベルを保持する。
その後メモリセルからの読み出しが行なわれ、ＤがＨ、
がＬになり、ATDのパルスがＬレベルに変わると、
Ｄ、に従ってＰチャネルドライバが再び動作を始め
て、Doutは上昇して読出しデータが出力端子に現れる。Next, the operation of the circuit of FIG. 1 will be described with reference to the timing chart of FIG. Here, it is assumed that when Ai is L, the read data is L, and when Ai is H, the read data is H. The V 1 for the first ATD is L L, V 2 is Dout in H state at the L level in accordance with D,. Here, when Ai rises, ATD becomes H, and since Dout is L, V 1 becomes H. Then, the P-channel driver is turned on, and Dout rises. V 1 If Dout reaches NOR6 logical threshold voltage of the first figure again becomes L, the P-channel driver is off, Dout rise is stopped and holds the intermediate level.
Thereafter, reading from the memory cell is performed, and D becomes H,
Becomes L and the ATD pulse changes to L level,
According to D, the P-channel driver starts operating again, Dout rises, and read data appears at the output terminal.
AiがＬに立下ると再びATDパルスが発生して、この時D
outがＨであることから、V2はＬになりＮチャネルドラ
イバがオンしDoutは第１図のNAND7の論理しきい値電圧
に到達するまで下降する。ATDがＬレベルになった時、D
outはその中間レベルからＤ、に従って下降しデータ
が出力される。When Ai falls to L, an ATD pulse is generated again.
Since out is H, V 2 is lowered until Dout N-channel driver is turned on it becomes L reaches the NAND7 logical threshold voltage of the first view. When ATD goes to L level, D
out falls from the intermediate level according to D, and data is output.
上記実施例は出力ドライバがMOSFETの場合について説
明したが、バイポーラトランジスタなど他のデバイスに
ついても適用は可能であり、第１図のＰチャネルトラン
ジスタ１の代わりにＮチャネルトランジスタを使用して
もゲートの入力信号を反転すれば同じ効果をもたらすこ
とができる。Although the above embodiment has been described in connection with the case where the output driver is a MOSFET, the present invention can also be applied to other devices such as a bipolar transistor. The same effect can be achieved by inverting the input signal.
以上、述べた様に本発明の出力回路は読出しデータを
出力する前に出力端子の電位を中間レベルに保つため、
読出しデータを出力する時の電圧の遷移が少なくなりア
クセスタイムを高速化する効果がある。As described above, the output circuit of the present invention keeps the potential of the output terminal at an intermediate level before outputting read data.
There is an effect that the transition of the voltage at the time of outputting the read data is reduced and the access time is shortened.
第１図は本発明の一実施例を示す半導体記憶装置の出力
回路図であり、第２図は第１図の動作を示すタイミング
チャート図、第３図は従来の出力回路図であり、第４図
は第３図の動作を示すタイミングチャート図である。FIG. 1 is an output circuit diagram of a semiconductor memory device showing one embodiment of the present invention, FIG. 2 is a timing chart showing the operation of FIG. 1, and FIG. 3 is a conventional output circuit diagram. FIG. 4 is a timing chart showing the operation of FIG.
Claims (2)
る複数のメモリと、 前記メモリのいずれかを指定するアドレス信号が入力さ
れるアドレス入力部と、 前記アドレス入力部に入力されたアドレス信号が変化し
たことを検出してパルスを出力するパルス発生回路と、 第１の電位の信号を出力する第１の出力ドライバと、 第２の電位の信号を出力する第２の出力ドライバと、 前記パルス発生回路が出力するパルスが入力され、前記
入力されたパルスが発生している期間、前記第１の出力
ドライバの出力と前記第２の出力ドライバの出力とから
前記第１の電位と前記第２の電位との中間の電位の信号
を発生させて出力し、それ以外の期間、前記アドレス信
号によって指定されたメモリから出力されるデータ信号
に基いて前記第１の出力ドライバもしくは前記第２の出
力ドライバの出力する電位の信号を出力するデータ出力
回路と を備えたことを特徴とする半導体記憶装置。A plurality of memories that output stored data as data signals; an address input unit to which an address signal specifying one of the memories is input; and an address signal input to the address input unit changes. A pulse generation circuit that outputs a signal at a first potential, a pulse output circuit that outputs a signal at a first potential, a second output driver that outputs a signal at a second potential, During a period in which a pulse output from a circuit is input and the input pulse is generated, the first potential and the second potential are obtained from the output of the first output driver and the output of the second output driver. A signal having an intermediate potential from the potential is generated and output, and during the other period, the first output driver is output based on a data signal output from a memory specified by the address signal. The semiconductor memory device characterized by comprising a data output circuit for outputting a signal of the potential output of bus or said second output driver.
出力回路の出力を前記中間の電位にすべきことを検出
し、前記データ出力回路の出力が前記第２の電位と前記
中間の電位の間である間前記第１の出力ドライバを駆動
させ、前記中間の電位に達した場合に前記第１の出力ド
ライバを停止させるための第１の検出制御回路と、 前記パルス発生回路の出力から前記データ出力回路の出
力を前記中間の電位にすべきことを検出し、前記データ
出力回路の出力が前記第１の電位と前記中間の電位の間
である間前記第２の出力ドライバを駆動させ、前記中間
の電位に達した場合に前記第２の出力ドライバを停止さ
せるための第２の検出制御回路と を備えたことを特徴とする請求項１に記載の半導体記憶
装置。2. The method according to claim 1, wherein the output of the data output circuit is detected to be at the intermediate potential from the output of the pulse generation circuit, and the output of the data output circuit is switched between the second potential and the intermediate potential A first detection control circuit for driving the first output driver while the intermediate potential is reached, and for stopping the first output driver when the intermediate potential is reached; Detecting that the output of the output circuit is to be at the intermediate potential, and driving the second output driver while the output of the data output circuit is between the first potential and the intermediate potential; 2. The semiconductor memory device according to claim 1, further comprising: a second detection control circuit for stopping the second output driver when the potential reaches an intermediate potential. 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265307A JP2767834B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265307A JP2767834B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113493A JPH02113493A (en) | 1990-04-25 |
| JP2767834B2 true JP2767834B2 (en) | 1998-06-18 |
Family
ID=17415380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265307A Expired - Lifetime JP2767834B2 (en) | 1988-10-21 | 1988-10-21 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767834B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701090A (en) | 1994-11-15 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Data output circuit with reduced output noise |
| CN1099761C (en) * | 1995-07-07 | 2003-01-22 | 精工爱普生株式会社 | Output circuit and electronic device using the circuit |
| JP5145334B2 (en) | 2007-05-21 | 2013-02-13 | パナソニック株式会社 | Speaker device |
| AU2010283973B2 (en) | 2009-08-21 | 2015-08-27 | Reality Ip Pty Ltd | Loudspeaker system for reproducing multi-channel sound with an improved sound image |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58194195A (en) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | Output circuit |
| JPS632194A (en) * | 1986-06-21 | 1988-01-07 | Sony Corp | Output buffer circuit for memory |
| JPS63293786A (en) * | 1987-05-27 | 1988-11-30 | Mitsubishi Electric Corp | Output buffer circuit |
| JPH01200819A (en) * | 1988-02-05 | 1989-08-14 | Toshiba Corp | Data output presetting circuit |
-
1988
- 1988-10-21 JP JP63265307A patent/JP2767834B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113493A (en) | 1990-04-25 |
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