JP2762550B2 - Control system - Google Patents

Control system

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JP2762550B2
JP2762550B2 JP1105583A JP10558389A JP2762550B2 JP 2762550 B2 JP2762550 B2 JP 2762550B2 JP 1105583 A JP1105583 A JP 1105583A JP 10558389 A JP10558389 A JP 10558389A JP 2762550 B2 JP2762550 B2 JP 2762550B2
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Description

【発明の詳細な説明】 <産業上の利用分野> 本発明は、プロセスに結合するプロセスI/Oと、この
プロセスI/Oを制御するプロセッサとで構成される制御
システムに関し、さらに詳しくは、プロセッサ用の電源
ユニットとプロセスI/O用の電源ユニットが独立に構成
されているシステムであって、これらの各電源ユニット
に繋がるAC電源の停電や電圧低下に対する対策を施した
制御システムに関する。
The present invention relates to a control system including a process I / O coupled to a process and a processor for controlling the process I / O. The present invention relates to a system in which a power supply unit for a processor and a power supply unit for a process I / O are independently configured, and to a control system in which measures are taken against a power failure or voltage drop of an AC power supply connected to each of these power supply units.

<従来の技術> プロセスに結合するプロセスI/Oと、このプロセスI/O
を制御するプロセッサとで構成される制御システムで
は、供給電源が停電した場合、停電が回復(復電)後そ
の停電時間に応じた制御動作を行うように構成されてい
る。
<Conventional technology> Process I / O coupled to a process and this process I / O
Is configured to perform a control operation according to the power outage time after the power outage is recovered (power recovery) when the power supply is interrupted.

すなわち、電源ユニットあるいはプロセッサには、例
えば停電時間を計測する手段と、計測時間を読み出す為
の手段とが設けられ、停電時間がある定めた時間より短
いような場合(瞬停の場合)、プロセッサは停電直前に
プロセスI/Oが出力していた値に復帰するように制御動
作し、停電が長く継続しているような場合は、停電によ
って初期化されたプロセスI/Oの出力値にまず追随し、
そこから制御をスタートするようになっている。
That is, the power supply unit or the processor is provided with, for example, a unit for measuring a power failure time and a unit for reading the measured time. If the power failure time is shorter than a predetermined time (in the case of a momentary power failure), the processor Controls to return to the value output by the process I / O just before the power failure.If the power failure continues for a long time, the output value of the process I / O initialized by the power failure Follow,
Control is started from there.

第4図は、この様な機能を備えた従来の制御システム
の一例を示す構成概念図である。
FIG. 4 is a configuration conceptual diagram showing an example of a conventional control system having such functions.

図において、PCはプロセッサ部、PS0はプロセッサ部P
Cに電力を供給するプロセッサ用電源ユニット、SIはデ
ータ伝送のための第1のバス中継装置でプロセッサバス
BS1を介してプロセッサ部PCに繋がっている。
In the figure, PC is the processor section, PS0 is the processor section P
A power supply unit for a processor for supplying power to C, and SI is a first bus relay device for data transmission and is a processor bus.
It is connected to the processor PC via BS1.

IO1〜IOnは複数のプロセスI/O、PS1は各プロセスI/O
に電力を供給するI/O用電源ユニット、NCは第2のバス
中継装置で、I/OバスBS2を介して各プロセスI/Oに繋が
っている。BS3は第1のバス中継装置SIと第2のバス中
継装置NCとを結ぶシステム内バスである。
IO1 to IOn are multiple process I / Os, PS1 is each process I / O
An I / O power supply unit NC for supplying power to the power supply is a second bus relay device, which is connected to each process I / O via an I / O bus BS2. BS3 is a system bus connecting the first bus relay device SI and the second bus relay device NC.

プロセッサPC内において、TMはバッテリィで動作する
CMOSで構成されたタイマーで、プロセッサ部PCに供給さ
れているDC電源がオフ状態になるのを検出すると共に、
オフ状態になっている時間を計測する。
TM runs on battery inside processor PC
A timer composed of CMOS detects that the DC power supplied to the processor PC turns off, and
Measure the time in the off state.

プロセッサ部PCは、電源回復後タイマーTMの計測値を
読み込み、あらかじめ定めた時間とこの計測値(停電時
間)とを比較し、停電時間があらかじめ定めた規定の時
間より短ければ、停電直前にプロセスI/Oが出力してい
た値に直ちに復帰するように制御動作し、停電時間が長
い場合は、プロセスI/Oの出力値にまず追随し、そこか
ら制御をスタートするように動作する。
After the power is restored, the processor PC reads the value measured by the timer TM, compares the measured time with the measured value (power failure time), and if the power failure time is shorter than the predetermined time, processes the process immediately before the power failure. The control operation is performed so as to immediately return to the value output by the I / O. If the power outage time is long, the operation first follows the output value of the process I / O, and the control is started from there.

<発明が解決しようとする課題> このように構成されるシステムは、各電源ユニットPS
0,PS1に外部より供給される交流電源が、第5図(a)
に示すように電圧が零になる期間が存在するような停電
が発生した場合は、各電源ユニットPS0,PS1への電源
は、ほぼ同時に停電するので一方のプロセッサ用電源ユ
ニットPS0の電圧を監視することによりシステムを管理
できる。
<Problem to be Solved by the Invention> The system configured as described above includes the power supply units PS
0, AC power supplied from outside to PS1 is as shown in Fig. 5 (a)
When a power failure occurs such that there is a period during which the voltage becomes zero as shown in (1), the power to each of the power supply units PS0 and PS1 is almost simultaneously cut off, so the voltage of one of the processor power supply units PS0 is monitored. By doing so, the system can be managed.

しかしながら、各電源ユニットPS0,PS1に供給される
交流電源が、第5図(b)に示すように一時的に電圧が
低下する等中途半端な停電あるいは電圧低下が生ずる
と、各電源ユニットPS0,PS1の間で、一方は停電するが
他方は停電しないといった状態が生ずる。この場合、も
しI/O用電源ユニットPS1のみが停電したとすれば、プロ
セッサ部PCからプロセスI/Oへのデータ転送がエラーと
なる。
However, when the AC power supplied to each of the power supply units PS0 and PS1 undergoes a halfway power failure or voltage drop such as a temporary voltage drop as shown in FIG. Between PS1, a state occurs in which one power failure occurs while the other does not. In this case, if only the power supply unit for I / O PS1 fails, the data transfer from the processor unit PC to the process I / O becomes an error.

本発明は、この様な点に鑑みてなされたもので、その
目的は、プロセッサ用電源ユニットとプロセス用電源ユ
ニットとが独立して構成されたシステムにおいて、供給
電圧が異常時にデータ転送エラーが生じることなく、動
作の安定な制御システムを実現することにある。
The present invention has been made in view of such a point, and an object of the present invention is to generate a data transfer error when a supply voltage is abnormal in a system in which a processor power supply unit and a process power supply unit are configured independently. The object of the present invention is to realize a control system with stable operation without using the control system.

<課題を解決するための手段> 前記した課題を解決する本発明は、プロセッサ部と、
これにプロセッサバスを介して接続された第1のバス中
継装置と、前記プロセッサ部および第1のバス中継装置
とにDC電源を供給するプロセッサ用電源ユニットと、少
なくとも一方のプロセスI/Oと、これにI/Oバスを介して
接続された第2のバス中継装置と、前記プロセスI/Oお
よび第2のバス中継装置とにDC電源を供給するプロセス
I/O用電源ユニットとで構成され、 前記プロセッサ部は第1のバス中継装置と第2のバス
中継装置とそれらを結ぶシステム内バスを経由してプロ
セスI/Oとの間でデータ伝送を行い所定の制御動作を行
う制御システムであって、 前記第2のバス中継装置は、プロセスI/O用電源ユニ
ットから供給されるDC電源電圧が規定値以下の電圧状態
になったか否か検出する電圧検出部と、 この電圧検出部からの出力を受けDC電源電圧が規定値
以下の場合、そのことを示すパワーフェイル信号を前記
システム内バスの信号ラインを介して出力するドライバ
部とを備え、 前記第1のバス中継装置は、前記システム内バスの信
号ラインを介して伝送されたパワーフェイル信号を前記
プロセッサ部に伝えるための読出し手段を備えて構成さ
れる。
<Means for Solving the Problems> The present invention for solving the above problems includes a processor unit,
A first bus relay device connected thereto via a processor bus, a processor power supply unit for supplying DC power to the processor unit and the first bus relay device, and at least one process I / O; A second bus relay device connected thereto via an I / O bus, and a process of supplying DC power to the process I / O and the second bus relay device.
An I / O power supply unit, wherein the processor unit transmits data to and from the process I / O via a first bus relay device, a second bus relay device, and a system bus connecting them. A control system for performing a predetermined control operation, wherein the second bus relay device detects whether or not the DC power supply voltage supplied from the process I / O power supply unit has become a voltage state equal to or lower than a specified value. A voltage detection unit, comprising a driver unit that receives an output from the voltage detection unit and outputs a power fail signal via a signal line of the system bus when the DC power supply voltage is equal to or lower than a specified value, The first bus relay device includes a read unit for transmitting a power fail signal transmitted through a signal line of the internal bus to the processor unit.

<作用> プロセスI/Oおよび第2のバス中継装置とにDC電源を
供給するプロセスI/O用電源ユニットに停電が発生する
と、第2のバス中継装置内の電圧検出部がこれを検出
し、ドライバ部によりパワーフェイル信号がシステムバ
ス,第1のバス中継装置を経由してプロセッサ部に伝え
られる。
<Operation> When a power failure occurs in the process I / O power supply unit that supplies DC power to the process I / O and the second bus relay device, the voltage detection unit in the second bus relay device detects this. The driver unit transmits a power fail signal to the processor unit via the system bus and the first bus relay device.

プロセッサ部は、第1のバス中継装置を介してパワー
フェイル信号を受けると制御動作を中断する。これによ
り電源の中途半端な停電時におけるプロセッサ部からプ
ロセスI/Oへのデータ転送エラーを防止することが可能
となる。
When receiving the power fail signal via the first bus relay device, the processor unit suspends the control operation. This makes it possible to prevent a data transfer error from the processor unit to the process I / O at the time of a halfway power failure of the power supply.

<実施例> 以下図面を用いて、本発明の実施例を詳細に説明す
る。
<Example> Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図は、本発明に係わるシステム全体の構成概念図
である。図において、PCはプロセッサ部、PS0はプロセ
ッサ部PCに電力を供給するプロセッサ用電源ユニット、
SIはデータ伝送のための第1のバス中継装置でプロセッ
サバスBS1を介してプロセッサ部PCに繋がっている。
FIG. 1 is a conceptual view of the configuration of the entire system according to the present invention. In the figure, PC is a processor unit, PS0 is a processor power supply unit that supplies power to the processor unit PC,
SI is a first bus relay device for data transmission and is connected to the processor unit PC via the processor bus BS1.

IO11〜IOmnは複数のプロセスI/O、PS1〜PSmは各プロ
セスI/Oに電力を供給するI/O用電源ユニット、NC1〜NCn
は第2のバス中継装置で、I/OバスBS2を介して各プロセ
スI/Oに繋がっている。BS3は第1のバス中継装置SIと各
第2のバス中継装置NCとを結ぶシステム内バスである。
ここでは、n個を一つのI/Oサブシステムとするもの
で、m個のI/Oサブシステムからなり、各サブシステム
に対応して、プロセスI/O用電源ユニットもPC1〜PCmの
m個用意してある。これらの主たる全体構成は第4図に
示した従来システムと同様である。
IO11 to IOmn are multiple process I / Os, PS1 to PSm are I / O power supply units that supply power to each process I / O, NC1 to NCn
Is a second bus relay device, which is connected to each process I / O via an I / O bus BS2. BS3 is a system bus that connects the first bus relay device SI and each second bus relay device NC.
Here, n is one I / O subsystem, consisting of m I / O subsystems, and corresponding to each subsystem, the process I / O power supply units are also PC1 to PCm m I have prepared. Their main overall configuration is the same as that of the conventional system shown in FIG.

第2図は、システム内バスBS3と、このバスに繋がる
第1のバス中継装置SI及び第2のバス中継装置NCの構成
を示すブロック図である。
FIG. 2 is a block diagram showing the configuration of the system bus BS3 and the first bus relay device SI and the second bus relay device NC connected to this bus.

システム内バスBS3は、データ伝送のためのデータバ
スDB以外に、I/O用電源ユニットPS1〜PSmの停電を示す
パワーフェイル信号を第1のバス中継装置SIに伝送する
ラインL1,プロセス用電源ユニットPS0の電圧出力と、I/
O用電源ユニットPS1〜PSmの各電圧出力がそれぞれダイ
オードD1,D2を介してそれぞれ出力される電源ラインVTT
とを含んでいる。
In the system bus BS3, in addition to the data bus DB for data transmission, a line L1 for transmitting a power failure signal indicating a power failure of the I / O power supply units PS1 to PSm to the first bus relay device SI, a process power supply Unit PS0 voltage output and I /
A power supply line VTT in which the voltage outputs of the O power supply units PS1 to PSm are respectively output via diodes D1 and D2.
And

第2のバス中継装置NCにおいて、11はI/O電源ユニッ
トPS1(PS2…PSm)から供給されるDC電圧V2が規定値以
下に低下したか否かを検出する電圧検出部、12は電圧検
出部11からの出力信号が、DC電圧V2が規定値以下に低下
したことを示している時、ラインL1上のパワーフェイル
信号をアクティブにするドライバ部、13は第2のバス中
継装置NCのシステムからの取り外しを検出するための着
脱検出部、14は第2のバス中継装置NCが動作状態で、そ
の動作を点検したり、保守したりする場合にオンとする
メンテナンス用スイッチである。
In the second bus relay device NC, reference numeral 11 denotes a voltage detection unit that detects whether the DC voltage V2 supplied from the I / O power supply unit PS1 (PS2... PSm) has dropped below a specified value, and 12 denotes a voltage detection unit. When the output signal from the unit 11 indicates that the DC voltage V2 has dropped below the specified value, the driver unit for activating the power fail signal on the line L1; 13 is the system of the second bus relay device NC. An attachment / detachment detection unit 14 for detecting detachment from the server is a maintenance switch that is turned on when the second bus relay device NC is in operation and the operation is checked or maintenance is performed.

15はドライバ部12がラインL1上の信号をアクティブに
するのを禁止するマスク機能部で、着脱検出部13からの
信号と、メンテナンススイッチ14からの信号とを入力し
ている。
Reference numeral 15 denotes a mask function unit that inhibits the driver unit 12 from activating the signal on the line L1, and receives a signal from the attachment / detachment detection unit 13 and a signal from the maintenance switch 14.

D1はI/O電源ユニットPS1から供給されるDC電圧をライ
ンVTTに出力すると共に、ドライバ部12,マスク機能部15
に与えるためのダイオードである。
D1 outputs the DC voltage supplied from the I / O power supply unit PS1 to the line VTT, and outputs the driver unit 12, the mask function unit 15
Is a diode to give.

第1のバス中継装置SIにおいて、21はラインL1上の信
号を入力するバッファゲート、22はバッファゲート21を
介してラインL1上の信号を読出し、プロセッサバスBS1
を介してプロセッサ部PCを伝えるための信号読出し手段
で、バッファゲート23と、各ゲート21,23を制御するタ
イミング制御手段24で構成されている。
In the first bus repeater SI, reference numeral 21 denotes a buffer gate for inputting a signal on the line L1, and reference numeral 22 reads a signal on the line L1 via the buffer gate 21, and the processor bus BS1
A signal reading means for transmitting the signal to the processor unit PC via the buffer gate 23 and a timing control means 24 for controlling the gates 21 and 23.

D2はプロセッサ用電源ユニットPS0から供給されるDC
電圧を、電源ラインVTTに出力するためのダイオードで
ある。
D2 is DC supplied from the processor power supply unit PS0
A diode for outputting a voltage to the power supply line VTT.

第3図は、第2のバス中継装置NCの具体的な構成を示
す接続図である。
FIG. 3 is a connection diagram showing a specific configuration of the second bus relay device NC.

電圧検出部11は、例えばコンパレータを含んで構成さ
れており、コネクタCC1を介して印加されるI/O用電源ユ
ニットPS1からのDC電圧(+5V)V2と規定値とを比較
し、DC電圧V2が規定値以下のときR端子の出力をローレ
ベルにする。ドライバ部12は、電圧検出部11からの信号
が印加されるインバータINV1と、このインバータへの入
力がローレベルになるとオンになり、ラインL1上の信号
(パワーフェイル信号)をアクティブにするトランジス
タQ1とで構成されている。ここで、ダイオードD1を介し
て供給されるDC電圧V2が、インバータINV1の動作範囲以
下に低下したとしても、第1のバス中継装置SIのダイオ
ードD2,ラインVTT及び抵抗R1,R2を介して、プロセッサ
用電源ユニットPS0側からDC電圧が供給されるため、ト
ランジスタQ1は、引き続きオン状態を保つようにしてあ
る。
The voltage detection unit 11 is configured to include, for example, a comparator. The voltage detection unit 11 compares a DC voltage (+5 V) V2 applied from the power supply unit for I / O PS1 via the connector CC1 with a specified value, and compares the DC voltage V2 Is lower than the specified value, the output of the R terminal is set to low level. The driver unit 12 includes an inverter INV1 to which a signal from the voltage detection unit 11 is applied, and a transistor Q1 that is turned on when an input to the inverter goes to a low level and activates a signal (power fail signal) on the line L1. It is composed of Here, even if the DC voltage V2 supplied via the diode D1 falls below the operating range of the inverter INV1, the DC voltage V2 is supplied via the diode D2, the line VTT, and the resistors R1, R2 of the first bus relay device SI. Since a DC voltage is supplied from the processor power supply unit PS0, the transistor Q1 is kept on.

I/O用電源ユニットPS1からのDC電圧V2が正常な値に維
持されている時は、インバータINV1の入力はハイレベル
で、トランジスタQ1のベースはグランドレベルとなって
いて、オフの状態である。
When the DC voltage V2 from the I / O power supply unit PS1 is maintained at a normal value, the input of the inverter INV1 is at a high level, the base of the transistor Q1 is at the ground level, and is in an off state. .

着脱検出部13は、コネクタCC2で構成され、第2のバ
ス中継装置NCがシステムに装着状態にあるときは、コネ
クタCC2を介してシステム側のコモン電位がステータス
信号として出力されるようにしてある。ここで、コネク
タCC1とコネクタCC2とは、第2のバス中継装置NCをシス
テムから取り外したとき、コネクタCC2が最初にその接
続が解かれ、次にコネクタCC1の接続が解かれるよう
に、その接続端子間の長さP1,P2が選定されている。
The attachment / detachment detection unit 13 is configured by a connector CC2, and when the second bus relay device NC is mounted on the system, a common potential on the system side is output as a status signal via the connector CC2. . Here, the connectors CC1 and CC2 are connected so that the connector CC2 is disconnected first and then the connector CC1 is disconnected when the second bus relay device NC is removed from the system. The lengths P1 and P2 between the terminals are selected.

マスク機能部15は、着脱検出部13が第2のバス中継装
置NCのシステムからの着脱を検出したとき、オンとなる
トランジスタQ2と、メンテナンスイッチ14がオンの場
合、オンとなるトランジスタQ3とを含み、これらのトラ
ンジスタQ2,Q3の出力が、ダイオードD3を経てトランジ
スタQ1のベースに印加され、Q1のオン,オフの動作をマ
スキングするように構成されている。ここで各トランジ
スタQ2,Q3のベースは、それぞれ抵抗R3,R4を介してシス
テム内バスに設けられている電源ラインVTTに接続さ
れ、ここからも電力が供給されるようになっている。
The mask function unit 15 includes a transistor Q2 that is turned on when the attachment / detachment detection unit 13 detects attachment / detachment of the second bus relay device NC from the system, and a transistor Q3 that is turned on when the maintenance switch 14 is on. In addition, the outputs of these transistors Q2 and Q3 are applied to the base of the transistor Q1 via the diode D3 to mask the ON / OFF operation of Q1. Here, the bases of the transistors Q2 and Q3 are connected to a power supply line VTT provided on a bus in the system via resistors R3 and R4, respectively, and power is supplied from the power supply line VTT.

このように構成したシステムの動作を次に説明する。
以下の説明では、AC電源の電圧低下が第5図(b)に示
すように中途半端な状態であって、例えばプロセスI/O
電源ユニットPS1〜PSmの少なくとも一つは、停電を検出
するがプロセッサ用電源ユニットPS0は停電を検出せ
ず、正常動作を続けているような場合を想定する。
The operation of the system configured as described above will now be described.
In the following description, the voltage drop of the AC power supply is in an incomplete state as shown in FIG.
It is assumed that at least one of the power supply units PS1 to PSm detects a power failure, but the processor power supply unit PS0 does not detect a power failure and continues to operate normally.

プロセスI/O用電源ユニットPS1が停電を検出すると、
各プロセスI/OへのDC電圧V2の給電が停止される。DC電
圧V2の給電が停止すると、第2のバス中継装置NC内の電
圧検出部11がこれを検出し、ドライバ部12はラインL1上
のパワーフェイル信号をアクティブにする。
When the power supply unit for process I / O PS1 detects a power failure,
The supply of the DC voltage V2 to each process I / O is stopped. When the supply of the DC voltage V2 stops, the voltage detection unit 11 in the second bus relay device NC detects this, and the driver unit 12 activates the power fail signal on the line L1.

ラインL1上のパワーフェイル信号は、ローアクティブ
信号で各I/Oサブシステム間はワイヤードオア状態とな
っており、1つのプロセスI/O用電源ユニットPS1が停電
を検出した場合も、全てのプロセスI/O用電源ユニットP
S1〜PSmが停電を検出したと同じ状態になる。
The power fail signal on the line L1 is a low active signal and the wired-OR state between each I / O subsystem. Even if one process I / O power supply unit PS1 detects a power failure, I / O power supply unit P
The state becomes the same as when S1 to PSm detects a power failure.

ラインL1を介して伝送されたパワーフェイル信号は、
第1のバス中継装置SIのバッファゲート21、読出し手段
22を介してプロセッサ部PSに伝達される。
The power fail signal transmitted via line L1 is
Buffer gate 21 of first bus relay device SI, reading means
It is transmitted to the processor unit PS via 22.

プロセッサ部PCは、プロセスI/OIO11〜IOmnに対する
制御動作を実行する中で、停電中のプロセスI/Oに対す
るアクセスを行うとエラーを検出することとなるが、本
発明のシステムにおいては、読出し手段22を介して読み
込んだパワーフェイル信号の状態から、プロセスI/Oの
停電を直ちに知ることができる。従って、パワーフェイ
ルの信号のアクティブ状態を検出すると、直ちにプロセ
スI/Oに対する制御動作を中断して復電するまでウエイ
ト状態にする。
The processor unit PC detects an error when performing an access to the process I / O during the power failure while performing the control operation for the process I / OIO11 to IOmn. From the state of the power fail signal read via the terminal 22, it is possible to immediately know the power outage of the process I / O. Therefore, when the active state of the signal of the power failure is detected, the control operation for the process I / O is immediately interrupted and brought into the wait state until the power is restored.

プロセッサ部PCは、このウエイト状態にある時は、ウ
エイト時間を計測する動作を行うと共に、パワーフェイ
ル信号の状態を監視する。そしてプロセスI/O用電源ユ
ニットの復電を検出すると、ウエイト時間の計測を停止
し、そのウエイト時間があらかじめ定めた瞬停時間に該
当するか、長い時間の停電(長停)に該当するか判断す
る。
When in this wait state, the processor unit PC performs an operation of measuring the wait time and monitors the state of the power fail signal. When the power recovery of the process I / O power supply unit is detected, the measurement of the wait time is stopped, and whether the wait time corresponds to a predetermined momentary power outage time or a long time power outage (long power outage) is determined. to decide.

ここで、瞬停に該当していると判断された場合、プロ
セスI/Oの出力を停電直前に出力していた値に復帰させ
てから、制御動作を開始する。
Here, if it is determined that the instantaneous power failure has occurred, the control operation is started after the output of the process I / O is returned to the value output immediately before the power failure.

長停に該当していると判断された場合は、停電によっ
て初期化されたプロセスI/Oの出力値にまず追従してか
ら制御動作を開始する。
If it is determined that a long suspension has occurred, the control operation is started after first following the output value of the process I / O initialized by the power failure.

本発明のシステムにおいては、このように第2のバス
中継装置NC内に、プロセスI/O用電源ユニットの停電を
検出し、それを第1のバス中継装置SIに伝送するための
手段を設けたもので、プロセッサ部は、プロセスI/O用
電源ユニットの停電を示すパワーフェイル信号を受け、
プロセスI/Oに対する制御を中断することにより、停電
中のプロセスI/Oへのアクセスエラーをなくすることが
できる。
In the system of the present invention, a means for detecting a power failure of the process I / O power supply unit and transmitting the detected power failure to the first bus relay apparatus SI is provided in the second bus relay apparatus NC. The processor unit receives a power fail signal indicating a power failure of the process I / O power supply unit,
By interrupting the control of the process I / O, an access error to the process I / O during the power failure can be eliminated.

第2のバス中継装置NCには、着脱検出部13,メンテナ
ンススイッチ14も設けられている。次にこれらの動作を
説明する。
The second bus relay device NC is also provided with a detachment detection unit 13 and a maintenance switch 14. Next, these operations will be described.

各プロセスI/Oは、I/Oサブシステム単位で保守や点検
を行う場合、該当する第2のバス中継装置NCにおいて、
メンテナンススイッチ14をオン状態にする。この状態で
は、マスク機能部15がメンテナンススイッチ14からオン
状態を示す信号を受け、ドライバ部12の動作をマスクす
るため、プロセスI/O用電源ユニットPS1をオフにして保
守や点検を行っても、ラインL1上のパワーフェイル信号
がアクティブにはならない。従って、該当するI/Oサブ
システムの保守や点検が他の部分に影響することはな
い。
When maintenance or inspection is performed for each I / O subsystem in each process I / O, in the corresponding second bus relay device NC,
The maintenance switch 14 is turned on. In this state, since the mask function unit 15 receives a signal indicating the ON state from the maintenance switch 14 and masks the operation of the driver unit 12, even if the process I / O power supply unit PS1 is turned off to perform maintenance or inspection. , The power fail signal on line L1 does not become active. Therefore, maintenance or inspection of the corresponding I / O subsystem does not affect other parts.

第2のバス中継装置NC自身を保守,点検する場合に
も、メンテナンススイッチ14をオン状態にすることによ
って、他の部分への影響を防止することができる。ま
た、この場合、メンテナンススイッチ14をオンにしない
まま、第2のバス中継装置NCをシステムから取り外した
としても、着脱検出部13がその取り外しを、電圧検出部
11が停電を検出するのに先立って検出し、マスク機能部
15を働かせて、ラインL1上のパワーフェイル信号をアク
ティブにはならないようにする。
Even when the second bus relay device NC itself is maintained and inspected, the maintenance switch 14 is turned on, so that influence on other parts can be prevented. Further, in this case, even if the second bus relay device NC is removed from the system without turning on the maintenance switch 14, the detachment detection unit 13 detects the removal by the voltage detection unit.
11 detects the power failure before detecting
Activate 15 to prevent the power fail signal on line L1 from becoming active.

このため、第2のバス中継装置NCのシステムからの取
り外しも、他の部分に影響することはない。
Therefore, removal of the second bus relay device NC from the system does not affect other parts.

以上の説明はAC電源の電圧低下が第5図(b)に示す
ように中途半端な状態になった場合を想定したものであ
るが、第5図(a)に示すような停電状態になった場合
は、システム全体の停電となり、復電後は停電時間に応
じた制御動作を行う。
The above description is based on the assumption that the voltage drop of the AC power supply is in an incomplete state as shown in FIG. 5 (b), but the power failure state as shown in FIG. 5 (a) is assumed. If a power failure occurs, a power failure occurs in the entire system, and after the power recovery, a control operation according to the power failure time is performed.

すなわち、停電中はその停電時間を計測していて、瞬
停であれば、プロセスI/Oの出力を停電直前に出力して
いた値に復帰させてから、制御動作を開始し、また、長
停であれば、停電によって初期化されたプロセスI/Oの
出力値にまず追従してから制御動作を開始する。
That is, during a power outage, the power outage time is measured, and in the case of an instantaneous power outage, the control operation is started after returning the output of the process I / O to the value output immediately before the power outage, and If it is a power failure, the control operation is started after first following the output value of the process I / O initialized by the power failure.

なお、上記の実施例では、第2のバス中継装置NCをシ
ステムから取り外したメンテナンスできるように、着脱
検出部13,メンテナンススイッチ14,マスク機能部15を設
けたものであるが、これらは必ずしも必要でない。
In the above-described embodiment, the attachment / detachment detection unit 13, the maintenance switch 14, and the mask function unit 15 are provided so that the maintenance can be performed with the second bus relay device NC removed from the system. Not.

<発明の効果> 以上詳細に説明したように、本発明によればプロセッ
サ用電源ユニットと、プロセスI/O用電源ユニットの間
で停電に関して協調を持たせる必要がなく、従って停電
検出レベルを限界近くに設定することが可能で、電源変
動の影響を余り受けないシステムを実現できる。
<Effects of the Invention> As described in detail above, according to the present invention, there is no need to cooperate with respect to a power failure between the power supply unit for the processor and the power supply unit for the process I / O. A system that can be set close to the system and that is not significantly affected by power supply fluctuations can be realized.

また、マスク機能部,着脱検出部,メンテナンススイ
ッチを設けることにより、特別な配慮をすることなく第
2のバス中継装置のメンテナンスやI/Oサブシステム単
位でのメンテナンスを行うことができる。
In addition, by providing the mask function unit, the attachment / detachment detection unit, and the maintenance switch, the maintenance of the second bus relay device and the maintenance of each I / O subsystem can be performed without special consideration.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明に係わるシステム全体の構成概念図、第
2図はシステム内バスとこのバスに繋がる第1のバス中
継装置及び第2のバス中継装置の構成を示すブロック
図、第3図は第2のバス中継装置の具体的な構成を示す
接続図、第4図は従来の制御システムの一例を示す構成
概念図、第5図はAC電源の停電状態における電圧波形を
示す図である。 PC……プロセッサ部 SI……第1のバス中継装置 PS0……プロセッサ用電源ユニット IO11〜IOmn……プロセスI/O PS1〜PSm……プロセスI/O用電源ユニット BS1……プロセッサバス BS2……I/Oバス BS3……システム内バス 11……電圧検出部、12……ドライバ部 13……着脱検出部、14……メンテナンススイッチ 15……マスク機能部 21……バッファゲート 22……読出し手段
FIG. 1 is a conceptual diagram of the entire system according to the present invention, FIG. 2 is a block diagram showing the internal bus and the configuration of a first bus relay device and a second bus relay device connected to the bus, and FIG. Is a connection diagram showing a specific configuration of the second bus relay device, FIG. 4 is a configuration conceptual diagram showing an example of a conventional control system, and FIG. 5 is a diagram showing a voltage waveform in a power failure state of an AC power supply. . PC: Processor unit SI: First bus relay device PS0: Processor power supply units IO11 to IOmn: Process I / O PS1 to PSm: Process I / O power supply unit BS1: Processor bus BS2 I / O bus BS3… System bus 11… Voltage detection unit 12, Driver unit 13… Removal detection unit 14, Maintenance switch 15… Mask function unit 21… Buffer gate 22… Readout means

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】プロセッサ部と、これにプロセッサバスを
介して接続された第1のバス中継装置と、前記プロセッ
サ部および第1のバス中継装置とにDC電源を供給するプ
ロセッサ用電源ユニットと、少なくとも一つのプロセス
I/Oと、これにI/Oバスを介して接続された第2のバス中
継装置と、前記プロセスI/Oおよび第2のバス中継装置
とにDC電源を供給するプロセスI/O用電源ユニットとで
構成され、前記プロセッサ部は第1のバス中継装置と第
2のバス中継装置とそれらを結ぶシステム内バスを経由
してプロセスI/Oとの間でデータ伝送を行い所定の制御
動作を行う制御システムであって、 前記第2のバス中継装置は、プロセスI/O用電源ユニッ
トから供給されるDC電源電圧が規定値以下の電圧状態に
なったか否か検出する電圧検出部と、 この電圧検出部からの出力を受けDC電源電圧が規定値以
下の場合、そのことを示すパワーフェイル信号を前記シ
ステム内バスの信号ラインを介して出力するドライバ部
とを備え、 前記第1のバス中継装置は、前記システム内バスの信号
ラインを介して伝送されたパワーフェイル信号を前記プ
ロセッサ部に伝えるための読出し手段を備え、 前記プロセッサ部は、第1のバス中継装置を介してパワ
ーフェイル信号を受けると前記プロセスI/Oに対する制
御動作を中継することを特徴とする制御システム。
1. A processor unit, a first bus relay unit connected to the processor unit via a processor bus, a processor power supply unit for supplying DC power to the processor unit and the first bus relay unit, At least one process
A process I / O power supply for supplying DC power to the I / O, a second bus relay device connected thereto via an I / O bus, and the process I / O and the second bus relay device The processor unit performs data transmission between a first bus relay device, a second bus relay device, and process I / O via a system bus connecting them, and performs a predetermined control operation. A second bus relay device, wherein the second bus relay device, a voltage detection unit that detects whether the DC power supply voltage supplied from the process I / O power supply unit has become a voltage state equal to or less than a specified value, A driver unit that receives an output from the voltage detection unit and outputs a power fail signal via a signal line of the bus in the system when the DC power supply voltage is equal to or less than a specified value; The relay device transmits a signal of the bus in the system. Reading means for transmitting a power fail signal transmitted through the first bus relay device to the processor unit, and the processor unit controls the process I / O upon receiving the power fail signal via the first bus relay device. A control system for relaying an operation.
【請求項2】第2のバス中継装置は、当該第2のバス中
継装置がシステムから取り外されたことを検出する着脱
検出部と、メンテナンス用スイッチと、前記着脱検出部
からの信号および前記メンテナンス用スイッチがオン状
態を示す信号を受けドライバ部からのパワーフェイル信
号の送出機能を禁止するマスク機能部とを備える請求項
(1)記載の制御システム。
2. A second bus relay device, comprising: a detachment detection unit for detecting that the second bus relay device has been removed from the system; a maintenance switch; a signal from the detachment detection unit and the maintenance. The control system according to claim 1, further comprising: a mask function unit that receives a signal indicating that the power switch is on, and prohibits a function of transmitting a power fail signal from the driver unit.
【請求項3】システム内バスは、それぞれダイオードを
介してプロセッサ用電源ユニットから供給されるDC電源
電圧と、プロセスI/O用電源ユニットから供給されるDC
電源電圧とが与えられる電源ライン(VTT)を含み、 第2のバス中継装置内のドライバ部は、前記電源ライン
(VTT)からも電力が供給されて動作するように構成し
た請求項(1)記載の制御システム。
3. The system bus includes a DC power supply voltage supplied from a processor power supply unit via a diode and a DC power supply voltage supplied from a process I / O power supply unit.
A power supply line (VTT) supplied with a power supply voltage, wherein the driver unit in the second bus relay device is configured to operate by being supplied with power also from the power supply line (VTT). The control system as described.
【請求項4】システム内バスは、それぞれダイオードを
介してプロセッサ用電源ユニットから供給されるDC電源
電圧と、プロセスI/O用電源ユニットから供給されるDC
電源電圧とが与えられる電源ライン(VTT)を含み、 第2のバス中継装置内のマスク機能部は、前記電源ライ
ン(VTT)からも電力が供給されて動作するように構成
した請求項(2)記載の制御システム。
4. An internal system bus includes a DC power supply voltage supplied from a processor power supply unit via a diode and a DC power supply voltage supplied from a process I / O power supply unit.
A power supply line (VTT) to which a power supply voltage is applied, wherein the mask function unit in the second bus relay device is configured to operate by being supplied with power also from the power supply line (VTT). A) the control system described.
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