JP2745944B2 - データ処理システム - Google Patents
データ処理システムInfo
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- JP2745944B2 JP2745944B2 JP4053068A JP5306892A JP2745944B2 JP 2745944 B2 JP2745944 B2 JP 2745944B2 JP 4053068 A JP4053068 A JP 4053068A JP 5306892 A JP5306892 A JP 5306892A JP 2745944 B2 JP2745944 B2 JP 2745944B2
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Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
関する。
関する。
【０００２】
【従来の技術】従来のデータ処理システムは、入出力制
御装置が中央処理装置からの制御命令の受信を失敗した
時、中央処理装置は一定の時間が経過すると制御命令を
再試行する。
御装置が中央処理装置からの制御命令の受信を失敗した
時、中央処理装置は一定の時間が経過すると制御命令を
再試行する。
【０００３】次に、従来例について図面を参照して説明
する。
する。
【０００４】図３は、従来例のブロック図である。
【０００５】図３に示すデータ処理システムは、各々再
試行待ち時間が異る入出力制御装置１０１〜１０３と、
入出力制御装置１０１〜１０３に制御命令を出力する中
央処理装置２０１と、入出力制御装置１０１〜１０３と
中央処理装置２０１とを接続する共通バス１０とを含ん
で構成されている。入出力制御装置１０１〜１０３は、
入出力制御装置１０１−入出力制御装置１０２−入出力
制御装置１０３の順で、再試行待ち時間が長くなってい
る。
試行待ち時間が異る入出力制御装置１０１〜１０３と、
入出力制御装置１０１〜１０３に制御命令を出力する中
央処理装置２０１と、入出力制御装置１０１〜１０３と
中央処理装置２０１とを接続する共通バス１０とを含ん
で構成されている。入出力制御装置１０１〜１０３は、
入出力制御装置１０１−入出力制御装置１０２−入出力
制御装置１０３の順で、再試行待ち時間が長くなってい
る。
【０００６】中央処理装置２０１は、入出力制御装置１
０１〜１０３に対して一定の待ち時間で再試行を行う。
そのため、すべて入出力制御装置１０１〜１０３の再試
行が可能なように、再試行待ち時間が一番長い入出力制
御装置１０３の待ち時間で再試行を行う。
０１〜１０３に対して一定の待ち時間で再試行を行う。
そのため、すべて入出力制御装置１０１〜１０３の再試
行が可能なように、再試行待ち時間が一番長い入出力制
御装置１０３の待ち時間で再試行を行う。
【０００７】次に、本発明の動作に関して図面を参照し
て説明する。中央処理装置２０１は、入出力制御装置１
０１が共通バス１０を介しての制御命令の受信を失敗す
ると、入出力制御装置１０３の再試行待ち時間に合わせ
て再試行を行う。入出力制御装置１０２，１０３が、制
御命令の受信を失敗した場合も、入出力制御装置１０３
の再試行待ち時間に合わせて再試行を行う。
て説明する。中央処理装置２０１は、入出力制御装置１
０１が共通バス１０を介しての制御命令の受信を失敗す
ると、入出力制御装置１０３の再試行待ち時間に合わせ
て再試行を行う。入出力制御装置１０２，１０３が、制
御命令の受信を失敗した場合も、入出力制御装置１０３
の再試行待ち時間に合わせて再試行を行う。
【０００８】
【発明が解決しようとする課題】上述した従来のデータ
処理システムは、他の入出力制御装置に対する制御命令
の再試行の際にも、その入出力制御装置が必要とする再
試行待ち時間より長い再試行待ち時間が中央処理装置に
おいて発生するので、待ち時間の差がシステム性能にと
って無視できないほど大きな場合にはシステム性能の低
下を招くという問題点がある。
処理システムは、他の入出力制御装置に対する制御命令
の再試行の際にも、その入出力制御装置が必要とする再
試行待ち時間より長い再試行待ち時間が中央処理装置に
おいて発生するので、待ち時間の差がシステム性能にと
って無視できないほど大きな場合にはシステム性能の低
下を招くという問題点がある。
【０００９】
【課題を解決するための手段】本発明のデータ処理シス
テムは、各々再試行待ち時間が異る複数の入出力制御装
置と、前記入出力制御装置に制御命令を出力する中央処
理装置とを含んで構成されているデータ処理システムに
おいて、前記入出力制御装置が、制御命令を受信する制
御命令受信回路と、前記制御命令受信回路の受信した制
御命令を実行する制御命令実行回路と、後続の制御命令
を実行可能かどうか前記制御命令実行回路が動作中なら
不可能と判別してまた動作終了して停止中なら可能と動
作状態から判別する動作状態判別回路と、前記動作状態
判別回路の判別結果が可能ならば前記制御命令受信回路
に制御命令を受信するように指示して前記中央処理装置
に制御命令を受信したという肯定応答を出力してまた前
記動作状態判別回路の判別結果が不可能ならば前記制御
命令受信回路に制御命令を受信しないように指示して前
記中央処理装置に再試行を行うように再試行要求応答信
号を出力する制御命令応答回路と、再試行する時間のパ
ラメータを設定する再試行パラメータ設定回路と、前記
制御命令応答回路の応答信号が再試行要求応答信号だっ
た場合に同時に前記再試行パラメータ設定回路からの再
試行パラメータを前記中央処理装置に出力する再試行パ
ラメータ出力回路とを含んでいる。
テムは、各々再試行待ち時間が異る複数の入出力制御装
置と、前記入出力制御装置に制御命令を出力する中央処
理装置とを含んで構成されているデータ処理システムに
おいて、前記入出力制御装置が、制御命令を受信する制
御命令受信回路と、前記制御命令受信回路の受信した制
御命令を実行する制御命令実行回路と、後続の制御命令
を実行可能かどうか前記制御命令実行回路が動作中なら
不可能と判別してまた動作終了して停止中なら可能と動
作状態から判別する動作状態判別回路と、前記動作状態
判別回路の判別結果が可能ならば前記制御命令受信回路
に制御命令を受信するように指示して前記中央処理装置
に制御命令を受信したという肯定応答を出力してまた前
記動作状態判別回路の判別結果が不可能ならば前記制御
命令受信回路に制御命令を受信しないように指示して前
記中央処理装置に再試行を行うように再試行要求応答信
号を出力する制御命令応答回路と、再試行する時間のパ
ラメータを設定する再試行パラメータ設定回路と、前記
制御命令応答回路の応答信号が再試行要求応答信号だっ
た場合に同時に前記再試行パラメータ設定回路からの再
試行パラメータを前記中央処理装置に出力する再試行パ
ラメータ出力回路とを含んでいる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は、本発明の一実施例のブロック図で
ある。図１に示すデータ処理システムは、図５に示す従
来例の入出力制御装置１０１〜１０３と中央処理装置２
０１とを入出力制御装置１１〜１３と中央処理装置２１
とに交換した構成となっている。
ある。図１に示すデータ処理システムは、図５に示す従
来例の入出力制御装置１０１〜１０３と中央処理装置２
０１とを入出力制御装置１１〜１３と中央処理装置２１
とに交換した構成となっている。
【００１２】入出力制御装置１１は、制御命令を受信す
る制御命令受信回路２と、制御命令受信回路２の受信し
た制御命令を実行する制御命令実行回路５と、後続の制
御命令を実行可能かどうか制御命令実行回路５が動作中
なら不可能と判別してまた動作終了して停止中なら可能
と動作状態から判別する動作状態判別回路６と、動作状
態判別回路６の判別結果が可能ならば制御命令受信回路
２に制御命令を受信するように指示して共通バス１０を
介して中央処理装置２１に肯定応答してまた動作状態判
別回路６の判別結果が不可能ならば制御命令受信回路２
に制御命令を受信しないように指示して共通バス１０を
介して中央処理装置２１に再試行を行うように再試行要
求応答を出力する制御命令応答回路３と、再試行する時
間のパラメータを設定する再試行パラメータ設定回路７
と、制御命令応答回路３の応答信号が再試行要求応答信
号だった場合に同時に再試行パラメータ設定回路７から
の再試行パラメータを中央処理装置２１に出力する再試
行パラメータ出力回路４と、制御命令実行回路５と入出
力制御装置１１とに接続されている入出力装置９との間
をインターフェースする入出力インタフェース回路８と
を含んで構成されている。入出力制御装置１２，１３も
入出力制御装置１１と同じ構成で、再試行の時間も入出
力制御装置１１−入出力制御装置１２−入出力制御装置
１３の順に長くなっている。
る制御命令受信回路２と、制御命令受信回路２の受信し
た制御命令を実行する制御命令実行回路５と、後続の制
御命令を実行可能かどうか制御命令実行回路５が動作中
なら不可能と判別してまた動作終了して停止中なら可能
と動作状態から判別する動作状態判別回路６と、動作状
態判別回路６の判別結果が可能ならば制御命令受信回路
２に制御命令を受信するように指示して共通バス１０を
介して中央処理装置２１に肯定応答してまた動作状態判
別回路６の判別結果が不可能ならば制御命令受信回路２
に制御命令を受信しないように指示して共通バス１０を
介して中央処理装置２１に再試行を行うように再試行要
求応答を出力する制御命令応答回路３と、再試行する時
間のパラメータを設定する再試行パラメータ設定回路７
と、制御命令応答回路３の応答信号が再試行要求応答信
号だった場合に同時に再試行パラメータ設定回路７から
の再試行パラメータを中央処理装置２１に出力する再試
行パラメータ出力回路４と、制御命令実行回路５と入出
力制御装置１１とに接続されている入出力装置９との間
をインターフェースする入出力インタフェース回路８と
を含んで構成されている。入出力制御装置１２，１３も
入出力制御装置１１と同じ構成で、再試行の時間も入出
力制御装置１１−入出力制御装置１２−入出力制御装置
１３の順に長くなっている。
【００１３】中央処理装置２１は、制御命令を発生させ
肯定応答が応答されてきたことが伝達され次制御命令が
存在すればその制御命令を発生して存在しなければ終了
する命令実行回路２６と、命令実効回路２６の発生した
制御命令を入出力制御装置へ出力して肯定応答が応答さ
れてきたことが伝達されると命令実行回路２６に伝達す
る制御命令出力回路２２と、再試行パラメータを受信す
る再試行パラメータ受信回路２４と、再試行パラメータ
受信回路２４から再試行パラメータを受信して待ち時間
を制御する再試行待ち時間制御回路２７と、再試行待ち
時間制御回路２７を動作させその制御により待ち時間を
経過したならば制御命令出力回路２２に制御命令の再試
行を指示する制御命令再試行回路２５と、制御命令が入
出力制御装置に受信されたあるいは拒否されたかを判別
して肯定応答信号の場合は制御命令出力回路２２に応答
したことを伝達してして再試行要求応答信号の場合は再
試行パラメータ受信回路２４に再試行パラメータを受信
するよう指示して同時に制御命令再試行回路２５に再試
行の制御を開始するよう指示する制御命令応答判別回路
２３とを含んで構成されている。
肯定応答が応答されてきたことが伝達され次制御命令が
存在すればその制御命令を発生して存在しなければ終了
する命令実行回路２６と、命令実効回路２６の発生した
制御命令を入出力制御装置へ出力して肯定応答が応答さ
れてきたことが伝達されると命令実行回路２６に伝達す
る制御命令出力回路２２と、再試行パラメータを受信す
る再試行パラメータ受信回路２４と、再試行パラメータ
受信回路２４から再試行パラメータを受信して待ち時間
を制御する再試行待ち時間制御回路２７と、再試行待ち
時間制御回路２７を動作させその制御により待ち時間を
経過したならば制御命令出力回路２２に制御命令の再試
行を指示する制御命令再試行回路２５と、制御命令が入
出力制御装置に受信されたあるいは拒否されたかを判別
して肯定応答信号の場合は制御命令出力回路２２に応答
したことを伝達してして再試行要求応答信号の場合は再
試行パラメータ受信回路２４に再試行パラメータを受信
するよう指示して同時に制御命令再試行回路２５に再試
行の制御を開始するよう指示する制御命令応答判別回路
２３とを含んで構成されている。
【００１４】次に、本発明に関して図面を参照して説明
する。図２は、本発明の動作を説明する流れ図である。
ステップＳ１において、中央処理装置２１の命令実行回
路２６は制御命令を発生させ、命令実行の指示を制御命
令出力回路２２に出力する。ステップＳ２において、制
御命令出力回路２２は命令実行の指示を受けて、制御命
令を共通バス１０を介し、入出力制御装置１１の制御命
令受信回路２に出力する。ステップＳ３において、制御
命令受信回路２は受信すると、制御命令を制御命令実行
回路５に出力する。ステップＳ４において、制御命令実
行回路５が制御命令を実行する。ステップＳ５におい
て、動作状態判別回路６が制御命令実行回路５が制御命
令を実行中か終了したか判別して結果を制御命令応答回
路３に出力する。ステップＳ６において、制御命令応答
回路３が制御命令実行回路５が制御命令の動作を終了し
ているという結果信号を受信したならば、ステップＳ７
において制御命令応答回路３が、制御命令受信回路２に
制御命令を受信するように指示し、共通バス１０を介し
て中央処理装置２１の制御命令応答判別回路２３に肯定
応答を出力する。ステップＳ８において、制御命令応答
判別回路２３は応答を受信し、制御命令の受信が成功し
たか判別する。この場合、肯定応答で成功したので、ス
テップＳ９において制御命令出力回路２２に肯定応答受
信を伝達する。ステップＳ１０において、制御命令出力
回路２２は命令実行回路２６に肯定応答伝達を伝達す
る。ステップＳ１１において、命令実行回路２６は肯定
応答伝達を受信し、次命令の出力が存在すればステップ
Ｓ１に戻り、次命令がなければ停止する。
する。図２は、本発明の動作を説明する流れ図である。
ステップＳ１において、中央処理装置２１の命令実行回
路２６は制御命令を発生させ、命令実行の指示を制御命
令出力回路２２に出力する。ステップＳ２において、制
御命令出力回路２２は命令実行の指示を受けて、制御命
令を共通バス１０を介し、入出力制御装置１１の制御命
令受信回路２に出力する。ステップＳ３において、制御
命令受信回路２は受信すると、制御命令を制御命令実行
回路５に出力する。ステップＳ４において、制御命令実
行回路５が制御命令を実行する。ステップＳ５におい
て、動作状態判別回路６が制御命令実行回路５が制御命
令を実行中か終了したか判別して結果を制御命令応答回
路３に出力する。ステップＳ６において、制御命令応答
回路３が制御命令実行回路５が制御命令の動作を終了し
ているという結果信号を受信したならば、ステップＳ７
において制御命令応答回路３が、制御命令受信回路２に
制御命令を受信するように指示し、共通バス１０を介し
て中央処理装置２１の制御命令応答判別回路２３に肯定
応答を出力する。ステップＳ８において、制御命令応答
判別回路２３は応答を受信し、制御命令の受信が成功し
たか判別する。この場合、肯定応答で成功したので、ス
テップＳ９において制御命令出力回路２２に肯定応答受
信を伝達する。ステップＳ１０において、制御命令出力
回路２２は命令実行回路２６に肯定応答伝達を伝達す
る。ステップＳ１１において、命令実行回路２６は肯定
応答伝達を受信し、次命令の出力が存在すればステップ
Ｓ１に戻り、次命令がなければ停止する。
【００１５】次に、ステップＳ５において、動作状態判
別回路６が制御命令実行回路５が制御命令を実行中と判
別し、結果信号を制御命令応答回路３に出力した場合に
関して説明する。ステップＳ６において、制御命令実行
回路５が制御命令を実行中という結果信号を受信する。
ステップＳ１２において、制御命令応答回路３が制御命
令受信回路２に制御命令を受信しないように指示し、共
通バス１０を介して中央処理装置２１の制御命令応答判
別回路２３に再試行要求応答を出力する。同時に、再試
行パラメータ出力回路４は事前に再試行パラメータ設定
回路７から設定されていた再試行パラメータをバス１０
を介して中央処理装置２１の再試行パラメータ受信回路
２４に出力する。ステップＳ１３において、制御命令応
答判別回路２３は再試行パラメータを受信するように、
再試行パラメータ受信回路２４に指示する。また、制御
命令再試行回路２５に対し、再試行の制御を開始するよ
うに指示する。ステップＳ１４において、再試行パラメ
ータ受信回路２４は再試行パラメータ出力回路４が出力
した再試行パラメータを受信して再試行待ち時間制御回
路２７に出力する。ステップＳ１５において、制御命令
再試行回路２５は再試行待ち時間制御回路２７により再
試行パラメータで指示された待ち時間経過後、ステップ
Ｓ１６において同じ制御命令の再試行を制御命令出力回
路２２に指示する。制御命令出力回路２２は、ステップ
Ｓ１に戻り制御命令を出力する。
別回路６が制御命令実行回路５が制御命令を実行中と判
別し、結果信号を制御命令応答回路３に出力した場合に
関して説明する。ステップＳ６において、制御命令実行
回路５が制御命令を実行中という結果信号を受信する。
ステップＳ１２において、制御命令応答回路３が制御命
令受信回路２に制御命令を受信しないように指示し、共
通バス１０を介して中央処理装置２１の制御命令応答判
別回路２３に再試行要求応答を出力する。同時に、再試
行パラメータ出力回路４は事前に再試行パラメータ設定
回路７から設定されていた再試行パラメータをバス１０
を介して中央処理装置２１の再試行パラメータ受信回路
２４に出力する。ステップＳ１３において、制御命令応
答判別回路２３は再試行パラメータを受信するように、
再試行パラメータ受信回路２４に指示する。また、制御
命令再試行回路２５に対し、再試行の制御を開始するよ
うに指示する。ステップＳ１４において、再試行パラメ
ータ受信回路２４は再試行パラメータ出力回路４が出力
した再試行パラメータを受信して再試行待ち時間制御回
路２７に出力する。ステップＳ１５において、制御命令
再試行回路２５は再試行待ち時間制御回路２７により再
試行パラメータで指示された待ち時間経過後、ステップ
Ｓ１６において同じ制御命令の再試行を制御命令出力回
路２２に指示する。制御命令出力回路２２は、ステップ
Ｓ１に戻り制御命令を出力する。
【００１６】なお、ステップＳ８において、制御命令応
答判別回路２３が応答を受信し、制御命令の受信が再試
行要求応答の場合は、ステップＳ１２に戻る。
答判別回路２３が応答を受信し、制御命令の受信が再試
行要求応答の場合は、ステップＳ１２に戻る。
【００１７】また、本発明は入出力制御装置１１に関し
て説明したが、入出力制御装置１２，１３の場合も、各
再試行パラメータ設定回路で設定された再試行パラメー
タにより再試行が実行される。
て説明したが、入出力制御装置１２，１３の場合も、各
再試行パラメータ設定回路で設定された再試行パラメー
タにより再試行が実行される。
【００１８】
【発明の効果】以上説明したように本発明は、中央処理
装置から入出力制御装置への制御命令の再試行の際に再
試行の待ち時間と入出力制御装置から指定されるように
入出力制御装置および中央処理装置を構成することによ
り、各々の入出力制御装置にとって最適な待ち時間にて
制御命令を再試行することができ、データ処理装置にと
って不用な待ち時間を削減できる効果がある。
装置から入出力制御装置への制御命令の再試行の際に再
試行の待ち時間と入出力制御装置から指定されるように
入出力制御装置および中央処理装置を構成することによ
り、各々の入出力制御装置にとって最適な待ち時間にて
制御命令を再試行することができ、データ処理装置にと
って不用な待ち時間を削減できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】本発明の動作を説明する流れ図である。
【図３】従来例のブロック図である。
２ 制御命令受信回路 ３ 制御命令応答回路 ４ 再試行パラメータ出力回路 ５ 制御命令実行回路 ６ 動作状態判別回路 ７ 再試行パラメータ設定回路 ８ 入出力インタフェース回路 ９ 入出力装置 １０ 共通バス １１，１２，１３ 入出力制御装置 ２１ 中央処理装置 ２２ 制御命令出力回路 ２３ 制御命令応答判別回路 ２４ 再試行パラメータ受信回路 ２５ 制御命令再試行回路 ２６ 命令実行回路 ２７ 再試行待ち時間制御回路
Claims (2)
- 【請求項１】 各々再試行待ち時間が異る複数の入出力
制御装置と、前記入出力制御装置に制御命令を出力する
中央処理装置とを含んで構成されているデータ処理シス
テムにおいて、 前記入出力制御装置が、制御命令を受信する制御命令受
信回路と、前記制御命令受信回路の受信した制御命令を
実行する制御命令実行回路と、後続の制御命令を実行可
能かどうか前記制御命令実行回路が動作中なら不可能と
判別してまた動作終了して停止中なら可能と動作状態か
ら判別する動作状態判別回路と、前記動作状態判別回路
の判別結果が可能ならば前記制御命令受信回路に制御命
令を受信するように指示して前記中央処理装置に制御命
令を受信したという肯定応答を出力してまた前記動作状
態判別回路の判別結果が不可能ならば前記制御命令受信
回路に制御命令を受信しないように指示して前記中央処
理装置に再試行を行うように再試行要求応答信号を出力
する制御命令応答回路と、再試行する時間のパラメータ
を設定する再試行パラメータ設定回路と、前記制御命令
応答回路の応答信号が再試行要求応答信号だった場合に
同時に前記再試行パラメータ設定回路からの再試行パラ
メータを前記中央処理装置に出力する再試行パラメータ
出力回路とを含むことを特徴とするデータ処理システ
ム。 - 【請求項２】 前記中央処理装置は、前記制御命令を発
生させ前記肯定応答が応答されてきたことが伝達され次
制御命令が存在すればその制御命令を発生して存在しな
ければ終了する命令実行回路と、前記命令実効回路の発
生した制御命令を前記入出力制御装置へ出力して前記肯
定応答が応答されてきたことが伝達されると前記命令実
行回路に伝達する制御命令出力回路と、再試行パラメー
タを受信する再試行パラメータ受信回路と、前記再試行
パラメータ受信回路から再試行パラメータを受信して待
ち時間を制御する再試行待ち時間制御回路と、前記再試
行待ち時間制御回路を動作させその制御により待ち時間
を経過したならば前記制御命令出力回路に制御命令の再
試行を指示する制御命令再試行回路と、前記制御命令が
前記入出力制御装置に受信されたあるいは拒否されたか
を判別して肯定応答の場合は前記制御命令出力回路に応
答したことを伝達して再試行要求応答信号の場合は前記
再試行パラメータ受信回路に再試行パラメータを受信す
るよう指示して同時に前記制御命令再試行回路に再試行
の制御を開始するよう指示する制御命令応答判別回路と
を含んで構成されていることを特徴とする請求項１記載
のデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053068A JP2745944B2 (ja) | 1992-03-12 | 1992-03-12 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053068A JP2745944B2 (ja) | 1992-03-12 | 1992-03-12 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257833A JPH05257833A (ja) | 1993-10-08 |
| JP2745944B2 true JP2745944B2 (ja) | 1998-04-28 |
Family
ID=12932505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053068A Expired - Fee Related JP2745944B2 (ja) | 1992-03-12 | 1992-03-12 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745944B2 (ja) |
-
1992
- 1992-03-12 JP JP4053068A patent/JP2745944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05257833A (ja) | 1993-10-08 |
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