JP2745235B2 - 並列運転直流電源の選択遮断回路 - Google Patents
並列運転直流電源の選択遮断回路Info
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- JP2745235B2 JP2745235B2 JP1235746A JP23574689A JP2745235B2 JP 2745235 B2 JP2745235 B2 JP 2745235B2 JP 1235746 A JP1235746 A JP 1235746A JP 23574689 A JP23574689 A JP 23574689A JP 2745235 B2 JP2745235 B2 JP 2745235B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は並列運転直流電源装置の選択遮断回路に関す
るものである。
るものである。
（従来技術） 通信回路用電源など高い信頼度を要求される直流電源
システムにおいては、複数台の直流電源を並列接続し
て、その内の一台の電源装置が故障しても残余の電源装
置により引続き安定な電力を負荷に供給しうるようにす
る、所謂冗長予備構成をとる場合が多い。ところでこの
ような並列運転において直流電源の出力コンデンサの短
絡故障などが発生したとき、故障した直流電源に健全な
直流電源から過電流が流れる場合がある。従って各直流
電源の出力側に遮断回路を設けて、故障電源を高速で健
全電源から選択除去することが必要である。
システムにおいては、複数台の直流電源を並列接続し
て、その内の一台の電源装置が故障しても残余の電源装
置により引続き安定な電力を負荷に供給しうるようにす
る、所謂冗長予備構成をとる場合が多い。ところでこの
ような並列運転において直流電源の出力コンデンサの短
絡故障などが発生したとき、故障した直流電源に健全な
直流電源から過電流が流れる場合がある。従って各直流
電源の出力側に遮断回路を設けて、故障電源を高速で健
全電源から選択除去することが必要である。
そこでその手段として並列接続された複数個の直流電
源、例えば第１図に示す２個の直流電源a,bの出力側回
路と直列に、流れこみ電流を阻止する方向のダイオード
Ｄを接続することが従来から行われている。なおＬは負
荷である。この手段は簡単であって遮断の高速性にすぐ
れ、しかも高い信頼度をもつ。しかしその一方定常運転
時におけるダイオードＤの電圧降下による損失が大きい
と云う欠点がある。
源、例えば第１図に示す２個の直流電源a,bの出力側回
路と直列に、流れこみ電流を阻止する方向のダイオード
Ｄを接続することが従来から行われている。なおＬは負
荷である。この手段は簡単であって遮断の高速性にすぐ
れ、しかも高い信頼度をもつ。しかしその一方定常運転
時におけるダイオードＤの電圧降下による損失が大きい
と云う欠点がある。
そこでその対策として第２図に示すようなボディダイ
オードｄをもつモス電界効果型トランジスタ（以下MOS-
FETと称す）Trを用いて次のように動作する高速性にす
ぐれ、しかも低損失である選択遮断回路が提案された。
オードｄをもつモス電界効果型トランジスタ（以下MOS-
FETと称す）Trを用いて次のように動作する高速性にす
ぐれ、しかも低損失である選択遮断回路が提案された。
即ち電流検出手段DIにより検出された直流電源a,bの
出力電流に比例する電圧を、オープンコレクタ出力の比
較器CVにより、基準電圧Vrと比較する。
出力電流に比例する電圧を、オープンコレクタ出力の比
較器CVにより、基準電圧Vrと比較する。
そしてその入力レベルが基準電圧Vrを越えていると
き、即ち出力電流が大のときには、差出力により、抵抗
R1,R2を介してMOS-FETのゲートをオン状態として負荷Ｌ
に電力を供給する。また入力レベルが基準電圧Vrを下廻
ったとき、即ち出力電流が小さいときにはMOS-FETをオ
フ状態として、ボディダイオードｄを介して負荷Ｌに電
力を供給するようにしたものである。
き、即ち出力電流が大のときには、差出力により、抵抗
R1,R2を介してMOS-FETのゲートをオン状態として負荷Ｌ
に電力を供給する。また入力レベルが基準電圧Vrを下廻
ったとき、即ち出力電流が小さいときにはMOS-FETをオ
フ状態として、ボディダイオードｄを介して負荷Ｌに電
力を供給するようにしたものである。
このようにすれば故障の発生した直流電源への逆電流
の流れこみは、出力電流が一旦少なくなり零となったの
ち始まるので、逆電流はボディダイオードｄによって阻
止され、第１図で示したダイオードＤと同様に故障の発
生した電源装置を高速度で遮断する。また出力電流が大
きいときにはダイオードに比べて電圧降下の遥かに少な
いMOS-FETを介して電力の供給が行われるため、第１図
で説明したように、常時ダイオードＤが挿入されている
従来回路に比べて損失を少なくできる。
の流れこみは、出力電流が一旦少なくなり零となったの
ち始まるので、逆電流はボディダイオードｄによって阻
止され、第１図で示したダイオードＤと同様に故障の発
生した電源装置を高速度で遮断する。また出力電流が大
きいときにはダイオードに比べて電圧降下の遥かに少な
いMOS-FETを介して電力の供給が行われるため、第１図
で説明したように、常時ダイオードＤが挿入されている
従来回路に比べて損失を少なくできる。
なお第２図における抵抗R3,R4は第３図に示すように
直流電源装置の出力電流が小さい値から減少する場合
と、大きな値から減少する場合とにおいて、MOS-FET Tr
のオンオフ動作にヒステリシス特性をもたせて、電流増
加或いは減少に伴う選択遮断動作が安定に行われるよう
にするものである。
直流電源装置の出力電流が小さい値から減少する場合
と、大きな値から減少する場合とにおいて、MOS-FET Tr
のオンオフ動作にヒステリシス特性をもたせて、電流増
加或いは減少に伴う選択遮断動作が安定に行われるよう
にするものである。
（従来技術の解決すべき問題点） しかし一般に複数個の遮断回路の構成部品定数を同一
にすることは難しく例えば第４図（ａ）（ｃ）のように
遮断装置Ａのオンレベルが装置Ｂのそれに比べて高いな
ど、MOS-FET Trのオンオフレベルの不一致を生じ易い。
このため出力電流が零から徐々に増加する過程、および
徐々に減少する過程において、直流電源a,bの出力コン
デンサC1と配線その他回線のもつインダクタンスとによ
り、出力電流が第４図中に示す破線のように振動して、
安定な電力の供給が阻害される場合がある。
にすることは難しく例えば第４図（ａ）（ｃ）のように
遮断装置Ａのオンレベルが装置Ｂのそれに比べて高いな
ど、MOS-FET Trのオンオフレベルの不一致を生じ易い。
このため出力電流が零から徐々に増加する過程、および
徐々に減少する過程において、直流電源a,bの出力コン
デンサC1と配線その他回線のもつインダクタンスとによ
り、出力電流が第４図中に示す破線のように振動して、
安定な電力の供給が阻害される場合がある。
即ち負荷Ｌの電流がOAから徐々に増加した場合を考え
る。電流の流れ始めでは遮断回路A,BのMOS-FET Trのボ
ディダイオードｄを介して流れると出力電流Ia,Ibは第
４図のT1期間のようにほぼ等しい。
る。電流の流れ始めでは遮断回路A,BのMOS-FET Trのボ
ディダイオードｄを介して流れると出力電流Ia,Ibは第
４図のT1期間のようにほぼ等しい。
そして更に出力電流Ia,Ibが増加して、第４図の時刻t
0において、出力電流Iaが遮断回路Ｂのそれより低い遮
断回路Ａのオンレベルを越えると、遮断回路ＡのMOS-FE
T Trがオンとなり、これに反して遮断回路ＢのMOS-FET
Trはオフの状態を継続する。
0において、出力電流Iaが遮断回路Ｂのそれより低い遮
断回路Ａのオンレベルを越えると、遮断回路ＡのMOS-FE
T Trがオンとなり、これに反して遮断回路ＢのMOS-FET
Trはオフの状態を継続する。
このため直流電源ａの出力コンデンサC1の電荷が第４
図（ｂ）に示すMOS-FET Trのオンオフ時の電圧降下の差
にもとづき第４図の時刻t0において急激に放電して負荷
電流を流し、直流電源ｂの出力電流Ibをほぼ零とする
（第４図のT2期間）。時刻t1において出力コンデンサC1
の放電が終わると、出力電流Ia,Ibは再び元のバランス
状態に戻ろうとして出力電流Iaは次第に小、これに対し
て出力電流Ibは次第に大きくなる。そして時刻t2になる
と出力電流Ibのレベルは依然オンレベル以下の状態を継
続するが、出力電流Iaのレベルはオンレベルを下廻るの
で遮断回路ＡのMOS-FET Trはオフとなる。このため例え
ば直流電源a,b間の配線が長くてインダクタンスが大き
くかつ配線の抵抗が小さかった場合、遮断回路ＡのMOS-
FET Trの急激なオフにより出力電流Ia,Ibのバランスは
急激に大きく崩れる。このため直流電源の出力コンデン
サC1と配線回路のインダクタンスにもとづき、第４図
（ａ）（ｂ）に破線で示すように直流電源ａとｂとでは
逆位相であって振幅がMOS-FETのオンオフ時の電圧降下
の差にほぼ等しい振幅の振動を発生する。この振幅が大
きいと第４図の時刻t3において遮断回路ＢのMOS-FET Tr
がオンとなり、遮断回路ＡのMOS-FET Trはオフ状態を継
続する。
図（ｂ）に示すMOS-FET Trのオンオフ時の電圧降下の差
にもとづき第４図の時刻t0において急激に放電して負荷
電流を流し、直流電源ｂの出力電流Ibをほぼ零とする
（第４図のT2期間）。時刻t1において出力コンデンサC1
の放電が終わると、出力電流Ia,Ibは再び元のバランス
状態に戻ろうとして出力電流Iaは次第に小、これに対し
て出力電流Ibは次第に大きくなる。そして時刻t2になる
と出力電流Ibのレベルは依然オンレベル以下の状態を継
続するが、出力電流Iaのレベルはオンレベルを下廻るの
で遮断回路ＡのMOS-FET Trはオフとなる。このため例え
ば直流電源a,b間の配線が長くてインダクタンスが大き
くかつ配線の抵抗が小さかった場合、遮断回路ＡのMOS-
FET Trの急激なオフにより出力電流Ia,Ibのバランスは
急激に大きく崩れる。このため直流電源の出力コンデン
サC1と配線回路のインダクタンスにもとづき、第４図
（ａ）（ｂ）に破線で示すように直流電源ａとｂとでは
逆位相であって振幅がMOS-FETのオンオフ時の電圧降下
の差にほぼ等しい振幅の振動を発生する。この振幅が大
きいと第４図の時刻t3において遮断回路ＢのMOS-FET Tr
がオンとなり、遮断回路ＡのMOS-FET Trはオフ状態を継
続する。
このため今度は第４図の期間T2のように、直流電源ｂ
の出力コンデンサC1が放電して負荷電流を流し、第４図
の時刻t4において放電が終わって出力電流Ia,Ibがバラ
ンスしようとしたとき再び振動を発生する。そして以下
出力電流が大となって遮断回路A,BのMOS-FET Trが共に
オン状態となるか、出力電流が小となって遮断回路A,B
のMOS-FET Trが共にオフとなるまでこの状態を繰り返
す。
の出力コンデンサC1が放電して負荷電流を流し、第４図
の時刻t4において放電が終わって出力電流Ia,Ibがバラ
ンスしようとしたとき再び振動を発生する。そして以下
出力電流が大となって遮断回路A,BのMOS-FET Trが共に
オン状態となるか、出力電流が小となって遮断回路A,B
のMOS-FET Trが共にオフとなるまでこの状態を繰り返
す。
従って従来の遮断回路を備えた直流電源によっては、
安定な直流電力の供給を行うことができない問題点をも
つ。
安定な直流電力の供給を行うことができない問題点をも
つ。
（発明の目的） 本発明は上記の如き問題点のない並列運転直流電源装
置の選択遮断回路の提供を目的とするものである。
置の選択遮断回路の提供を目的とするものである。
（問題点を解決するための本発明の手段） 第５図は本発明の一実施例回路図、第６図は動作説明
用の波形図であって、第２図と同一符号部分は同等部分
を示す。第５図においてa,bは直流電源、A,Bは選択遮断
回路、C1は出力コンデンサ、TrはMOS-FET、ｄはボディ
ダイオード、R1,R2は抵抗、CVは比較器、Vrはその基準
電源、R3,R4は抵抗、DIは電流検出手段、Ｌは負荷であ
って、以上の構成は前記第２図の従来回路と変わるとこ
ろがない。
用の波形図であって、第２図と同一符号部分は同等部分
を示す。第５図においてa,bは直流電源、A,Bは選択遮断
回路、C1は出力コンデンサ、TrはMOS-FET、ｄはボディ
ダイオード、R1,R2は抵抗、CVは比較器、Vrはその基準
電源、R3,R4は抵抗、DIは電流検出手段、Ｌは負荷であ
って、以上の構成は前記第２図の従来回路と変わるとこ
ろがない。
本発明の特徴とするところは、MOS-FET Trのゲートと
ソース間に、抵抗R5とコンデンサC2の直列回路からなる
振動防止回路LVを接続し、かつMOS-FET Trの入力容量C
issの電荷の放電が迅速に行われるようにして遮断の高
速性を確保するため、R5とコンデンサC2の定数を他回路
素子と次の関係をもつように選定した点にある。即ち抵
抗R5の抵抗値を抵抗R1のそれより充分小さくする。また
比較器CVの出力がローレベルになったときのコンデンサ
C2の放電電流が比較器CVの吸込み電流より小さく、しか
もC2の容量をMOS-FET Trの入力容量Cissの数10〜数100
倍に選定する。
ソース間に、抵抗R5とコンデンサC2の直列回路からなる
振動防止回路LVを接続し、かつMOS-FET Trの入力容量C
issの電荷の放電が迅速に行われるようにして遮断の高
速性を確保するため、R5とコンデンサC2の定数を他回路
素子と次の関係をもつように選定した点にある。即ち抵
抗R5の抵抗値を抵抗R1のそれより充分小さくする。また
比較器CVの出力がローレベルになったときのコンデンサ
C2の放電電流が比較器CVの吸込み電流より小さく、しか
もC2の容量をMOS-FET Trの入力容量Cissの数10〜数100
倍に選定する。
このようにすれば第４図の時刻t0において、出力電流
Iaのレベルがオンレベルに達して遮断回路ＡのMOS-FET
Trがオンしたとき、そのゲート・ソース間電圧は振動防
止回路LVの抵抗R5とコンデンサC2の時定数にもとづき徐
々に上昇する。このため電源装置Ａの出力電流Iaも第４
図（ａ）中の一点鎖線および第６図（ａ）のように徐々
に上昇し、これに伴いMOS-FET Trのオン時とオフ時にお
ける電圧降下の差の変化も第６図（ｂ）と（ｄ）の差の
ように緩やかに大となり、電流の立上り時間は出力コン
デンサC1の放電時間より長くなる。その結果第６図
（ａ）と（ｃ）のように直流電源a,bの電流のバランス
は大きく崩れることがないため振動の発生は阻止され
る。
Iaのレベルがオンレベルに達して遮断回路ＡのMOS-FET
Trがオンしたとき、そのゲート・ソース間電圧は振動防
止回路LVの抵抗R5とコンデンサC2の時定数にもとづき徐
々に上昇する。このため電源装置Ａの出力電流Iaも第４
図（ａ）中の一点鎖線および第６図（ａ）のように徐々
に上昇し、これに伴いMOS-FET Trのオン時とオフ時にお
ける電圧降下の差の変化も第６図（ｂ）と（ｄ）の差の
ように緩やかに大となり、電流の立上り時間は出力コン
デンサC1の放電時間より長くなる。その結果第６図
（ａ）と（ｃ）のように直流電源a,bの電流のバランス
は大きく崩れることがないため振動の発生は阻止され
る。
また仮に振動が発生し直流電源Ｂの電流が選択遮断回
路ＢのMOS-FET Trのオンレベルに達しても、そのゲート
とソース間電圧がMOS-FET Trのスレッシュホールド電圧
まで上昇する時間がコンデンサC2により長くなるので、
MOS-FET Trがオンするまでに十分減衰する。従って第４
図の期間T3以後まで振動は持続することがない。
路ＢのMOS-FET Trのオンレベルに達しても、そのゲート
とソース間電圧がMOS-FET Trのスレッシュホールド電圧
まで上昇する時間がコンデンサC2により長くなるので、
MOS-FET Trがオンするまでに十分減衰する。従って第４
図の期間T3以後まで振動は持続することがない。
（発明の効果） 以上から明らかなように本発明によれば、振動の発生
を確実に防止できるので、MOS-FETを用いた選択遮断回
路のもつ遮断の高速性や低損失性などのすぐれた機能を
十分発揮させて並列運転直流電源の確実な保護を行うこ
とができる。
を確実に防止できるので、MOS-FETを用いた選択遮断回
路のもつ遮断の高速性や低損失性などのすぐれた機能を
十分発揮させて並列運転直流電源の確実な保護を行うこ
とができる。
なお以上においては並列運転される直流電源が２台の
場合について説明したが、任意複数台の場合にも適用で
きることは云うまでもない。
場合について説明したが、任意複数台の場合にも適用で
きることは云うまでもない。
第１図，第２図，第３図，第４図は従来回路の説明図、
第５図，第６図は本発明の説明図である。 a,b……直流電源装置、A,B……選択遮断回路、Ｌ……負
荷、Tr……MOS-FET、ｄ……ボディダイオード、R1,R2…
…抵抗、CV……比較器、DI……電流検出器、R3,R4……
抵抗、LV……振動防止回路、C2……コンデンサ、R5……
抵抗。
第５図，第６図は本発明の説明図である。 a,b……直流電源装置、A,B……選択遮断回路、Ｌ……負
荷、Tr……MOS-FET、ｄ……ボディダイオード、R1,R2…
…抵抗、CV……比較器、DI……電流検出器、R3,R4……
抵抗、LV……振動防止回路、C2……コンデンサ、R5……
抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 靖生 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 鍬田 豊 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭62−12332（ＪＰ，Ａ) 実開 昭61−180556（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数の直流電源を並列接続して負荷に電力
を供給する電源装置の各直流電源の負極性出力側にMOS-
FETのドレインを接続し、該MOS-FETのソースを電流検出
手段を介して負荷の負極性側に接続し、前記電流検出手
段により負極性側出力電流の大小及び極性を判別して前
記MOS-FETのゲートを制御し、前記複数の直流電源のう
ち逆電流の流れこむ直流電源に接続された前記MOS-FET
をオフとして選択遮断するようにした並列運転直流電源
の選択遮断回路において、 前記MOS-FETのゲート・ソース間に並列にコンデンサと
抵抗との直列回路からなる時定数回路を設けたことを特
徴とする並列運転直流電源の選択遮断回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235746A JP2745235B2 (ja) | 1989-09-13 | 1989-09-13 | 並列運転直流電源の選択遮断回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1235746A JP2745235B2 (ja) | 1989-09-13 | 1989-09-13 | 並列運転直流電源の選択遮断回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03103029A JPH03103029A (ja) | 1991-04-30 |
| JP2745235B2 true JP2745235B2 (ja) | 1998-04-28 |
Family
ID=16990613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1235746A Expired - Lifetime JP2745235B2 (ja) | 1989-09-13 | 1989-09-13 | 並列運転直流電源の選択遮断回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2745235B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2634882B1 (en) * | 2012-02-29 | 2014-09-17 | ABB Technology Ltd | DC supply unit for a power provision unit |
-
1989
- 1989-09-13 JP JP1235746A patent/JP2745235B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03103029A (ja) | 1991-04-30 |
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Legal Events
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