JP2737637B2 - 論理回路検査装置 - Google Patents
論理回路検査装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、大規模な論理回路の回
路の検査入力の作成および検査を短時間に行なう装置に
関し、特に、回路の検査を容易化し、検査入力を生成す
る論理回路検査装置に関する。
路の検査入力の作成および検査を短時間に行なう装置に
関し、特に、回路の検査を容易化し、検査入力を生成す
る論理回路検査装置に関する。
【０００２】
【従来の技術】順序回路の検査容易化手法として、回路
内部のＦＦを外部から制御および観測可能とするスキャ
ン設計がある。スキャン設計には、回路中のすべてのＦ
Ｆをスキャンするフルスキャン設計と、一部のＦＦだけ
をスキャンする部分スキャン設計があるが、スキャンＦ
Ｆは通常のＦＦと比べ面積が大きく動作速度も遅いた
め、スキャンＦＦの個数が少ない部分スキャン設計が注
目されている。しかし、部分スキャン設計においては、
回路の検査容易性がスキャンするＦＦに大きく依存する
ため、なるべく少ないスキャンＦＦ数で検査容易性が大
きく向上するように、スキャンするＦＦを選択する必要
がある。
内部のＦＦを外部から制御および観測可能とするスキャ
ン設計がある。スキャン設計には、回路中のすべてのＦ
Ｆをスキャンするフルスキャン設計と、一部のＦＦだけ
をスキャンする部分スキャン設計があるが、スキャンＦ
Ｆは通常のＦＦと比べ面積が大きく動作速度も遅いた
め、スキャンＦＦの個数が少ない部分スキャン設計が注
目されている。しかし、部分スキャン設計においては、
回路の検査容易性がスキャンするＦＦに大きく依存する
ため、なるべく少ないスキャンＦＦ数で検査容易性が大
きく向上するように、スキャンするＦＦを選択する必要
がある。
【０００３】これまでに、“A Partial Scan Method fo
r Sequential Circuits with Feedback ”（IEEE Tran
s. on Computers, Vol.39, No.4）に代表されるよう
に、回路中のフィードバックループに着目したスキャン
ＦＦの選択手法が幾つか提案されている。これらの手法
は、回路内部の大きなフィードバックループが検査入力
の生成を困難にする要因であるという経験に基づき、こ
れらのフィードバックループを切断することを目的とし
て、スキャンすべきＦＦの選択を行なう。
r Sequential Circuits with Feedback ”（IEEE Tran
s. on Computers, Vol.39, No.4）に代表されるよう
に、回路中のフィードバックループに着目したスキャン
ＦＦの選択手法が幾つか提案されている。これらの手法
は、回路内部の大きなフィードバックループが検査入力
の生成を困難にする要因であるという経験に基づき、こ
れらのフィードバックループを切断することを目的とし
て、スキャンすべきＦＦの選択を行なう。
【０００４】
【発明が解決しようとする課題】回路規模が非常に大き
い場合には、たとえ大きなフィードバックループが存在
しなくても検査が困難な回路が多く存在するため、上述
した従来のスキャンＦＦ選択手法では十分な検査容易性
が得られるとは限らず、検査入力の生成に長時間を要す
る場合がある。また、部分スキャンされた回路に対して
自動生成された検査入力は、一般に非常に長大となるた
め、それらの検査入力を印加する検査に長時間かかるこ
と、検査装置が長い検査入力を記憶するために多くのメ
モリを必要とすること、などの問題点もある。
い場合には、たとえ大きなフィードバックループが存在
しなくても検査が困難な回路が多く存在するため、上述
した従来のスキャンＦＦ選択手法では十分な検査容易性
が得られるとは限らず、検査入力の生成に長時間を要す
る場合がある。また、部分スキャンされた回路に対して
自動生成された検査入力は、一般に非常に長大となるた
め、それらの検査入力を印加する検査に長時間かかるこ
と、検査装置が長い検査入力を記憶するために多くのメ
モリを必要とすること、などの問題点もある。
【０００５】本発明の目的は、大規模な論理回路の検査
入力の生成を容易にするため、および、検査入力を短か
くするための、スキャンＦＦの選択方法ならびに検査入
力の生成方法を与えることにある。
入力の生成を容易にするため、および、検査入力を短か
くするための、スキャンＦＦの選択方法ならびに検査入
力の生成方法を与えることにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に本発明は、記憶素子を含む論理回路の検査装置におい
て、検査対象となる論理回路の構造を記憶する回路記憶
手段と、回路記憶手段に記憶された回路の構造を解析し
どの程度の規模の部分回路に分割可能かを判定する分割
可能性判定手段と、分割可能性判定手段により十分に小
さな部分回路に分割することが不可能と判定された場合
に、回路記憶手段に記憶された回路に含まれるスキャン
されていないＦＦの一部を選択しスキャンＦＦに変換
し、再び回路記憶手段に格納するスキャンＦＦ選択手段
と、分割可能性判定手段により十分に小さな部分回路に
分割することが可能と判定された場合に、回路記憶手段
に記憶された回路を独立に検査入力の生成が可能な複数
の部分回路に分割する回路分割手段と、回路分割手段に
よって得られる部分回路の構造を格納する部分回路記憶
手段と、部分回路記憶手段に記憶された各部分回路に対
して検査入力の生成を行なう検査入力生成手段と、検査
入力生成手段によって生成された各部分回路の検査入力
から同時に印加可能なものを考慮して全体の回路に対す
る検査入力を構築する検査入力圧縮手段と、検査入力圧
縮手段によって作られた検査入力を記憶する検査入力記
憶手段、から構成されることを特徴とする論理回路検査
装置である。
に本発明は、記憶素子を含む論理回路の検査装置におい
て、検査対象となる論理回路の構造を記憶する回路記憶
手段と、回路記憶手段に記憶された回路の構造を解析し
どの程度の規模の部分回路に分割可能かを判定する分割
可能性判定手段と、分割可能性判定手段により十分に小
さな部分回路に分割することが不可能と判定された場合
に、回路記憶手段に記憶された回路に含まれるスキャン
されていないＦＦの一部を選択しスキャンＦＦに変換
し、再び回路記憶手段に格納するスキャンＦＦ選択手段
と、分割可能性判定手段により十分に小さな部分回路に
分割することが可能と判定された場合に、回路記憶手段
に記憶された回路を独立に検査入力の生成が可能な複数
の部分回路に分割する回路分割手段と、回路分割手段に
よって得られる部分回路の構造を格納する部分回路記憶
手段と、部分回路記憶手段に記憶された各部分回路に対
して検査入力の生成を行なう検査入力生成手段と、検査
入力生成手段によって生成された各部分回路の検査入力
から同時に印加可能なものを考慮して全体の回路に対す
る検査入力を構築する検査入力圧縮手段と、検査入力圧
縮手段によって作られた検査入力を記憶する検査入力記
憶手段、から構成されることを特徴とする論理回路検査
装置である。
【０００７】
【作用】本発明の論理回路検査装置は、検査対象となる
論理回路を複数の部分回路に分割した後、各部分回路に
対して個別に検査入力の生成を行なう。スキャンすべき
ＦＦの選択は、回路のより小さな部分回路への分割を可
能とすることを目的として行なわれる。部分回路に分割
して検査入力の生成を行なうことで大規模な回路を扱う
必要がなくなり、検査入力の生成時間を短縮することが
できる。また、各部分回路に対して生成された検査入力
は、検査時に同時に印加可能なものが多く存在するた
め、全体の回路の検査入力を構築する際に検査入力の圧
縮が可能となり、短い検査入力系列が得られる。
論理回路を複数の部分回路に分割した後、各部分回路に
対して個別に検査入力の生成を行なう。スキャンすべき
ＦＦの選択は、回路のより小さな部分回路への分割を可
能とすることを目的として行なわれる。部分回路に分割
して検査入力の生成を行なうことで大規模な回路を扱う
必要がなくなり、検査入力の生成時間を短縮することが
できる。また、各部分回路に対して生成された検査入力
は、検査時に同時に印加可能なものが多く存在するた
め、全体の回路の検査入力を構築する際に検査入力の圧
縮が可能となり、短い検査入力系列が得られる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明の全体構成図である。まず、検査対
象となる論理回路が回路記憶手段１０１に記憶される。
検査対象となる論理回路の回路図の一例を図２に示す。
図において、２０１〜２０６はＦＦ、２１１はインバー
タ、２１２、２１４、２１５はＮＡＮＤゲート、２１３
はＡＮＤゲート、２０８〜２１０は外部入力、２０７は
外部出力である。
する。図１は本発明の全体構成図である。まず、検査対
象となる論理回路が回路記憶手段１０１に記憶される。
検査対象となる論理回路の回路図の一例を図２に示す。
図において、２０１〜２０６はＦＦ、２１１はインバー
タ、２１２、２１４、２１５はＮＡＮＤゲート、２１３
はＡＮＤゲート、２０８〜２１０は外部入力、２０７は
外部出力である。
【０００９】回路記憶手段１０１に記憶された論理回路
に対し、分割可能性判定手段１０３において部分回路へ
の分割の可能性が調べられる。分割可能性判定手段１０
３における動作の一例を説明するために、依存グラフと
呼ばれる論理回路のグラフによる表現を導入する。ある
順序回路に対する依存グラフとは、論理回路のＦＦと外
部出力に一対一に対応する頂点を持ち、論理回路中でＦ
Ｆあるいは外部出力の間に組合せ回路からなる経路が存
在する場合に、それらに対応する頂点間に有向枝を張っ
た有向グラフである。図２に示した論理回路に対応する
依存グラフを図３に示す。図において、３０１、３０
２、３０３、３０４、３０５、３０６は、図２のＦＦ２
０１、２０２、２０３、２０４、２０５、２０６にそれ
ぞれ対応する頂点、３０７は図２の外部出力２０７に対
応する頂点である。
に対し、分割可能性判定手段１０３において部分回路へ
の分割の可能性が調べられる。分割可能性判定手段１０
３における動作の一例を説明するために、依存グラフと
呼ばれる論理回路のグラフによる表現を導入する。ある
順序回路に対する依存グラフとは、論理回路のＦＦと外
部出力に一対一に対応する頂点を持ち、論理回路中でＦ
Ｆあるいは外部出力の間に組合せ回路からなる経路が存
在する場合に、それらに対応する頂点間に有向枝を張っ
た有向グラフである。図２に示した論理回路に対応する
依存グラフを図３に示す。図において、３０１、３０
２、３０３、３０４、３０５、３０６は、図２のＦＦ２
０１、２０２、２０３、２０４、２０５、２０６にそれ
ぞれ対応する頂点、３０７は図２の外部出力２０７に対
応する頂点である。
【００１０】次に、依存グラフにおけるある頂点ｎの重
みを、枝をその方向にたどることによりｎに到達可能な
頂点の数と定義する。ただし、ｎ自身も数に含む。ま
た、ある依存グラフＧの重みを、Ｇの中の頂点の重みの
最大値と定義する。図２に示した例では、頂点３０１、
３０２、３０３、３０４、３０５、３０６、３０７の重
みは、それぞれ１、２、１、１、４、３、７であり、依
存グラフの重みは７である。このような依存グラフの重
みの定義により、論理回路の分割可能性は以下のように
判定される。
みを、枝をその方向にたどることによりｎに到達可能な
頂点の数と定義する。ただし、ｎ自身も数に含む。ま
た、ある依存グラフＧの重みを、Ｇの中の頂点の重みの
最大値と定義する。図２に示した例では、頂点３０１、
３０２、３０３、３０４、３０５、３０６、３０７の重
みは、それぞれ１、２、１、１、４、３、７であり、依
存グラフの重みは７である。このような依存グラフの重
みの定義により、論理回路の分割可能性は以下のように
判定される。
【００１１】論理回路に対応する依存グラフの重みがｗ
の時、この論理回路は高々ｗ−１個のＦＦを含む部分回
路に分割可能である。図２および図３に示した回路例で
は、６個のＦＦを含む部分回路に分解できることにな
る。しかし、この例で回路のＦＦの総数は６個であり、
部分回路への分割が不可能であることがわかる。分割可
能性判定手段には、あらかじめ部分回路の大きさの上限
として、１個の部分回路に含まれる最大のＦＦ数ｓが与
えられているものとする。そこで、論理回路から作成し
た依存グラフの重みがｗの時、ｗ−１≦ｓなら分割可
能、ｗ−１＞ｓなら分割不可能と判定される。
の時、この論理回路は高々ｗ−１個のＦＦを含む部分回
路に分割可能である。図２および図３に示した回路例で
は、６個のＦＦを含む部分回路に分解できることにな
る。しかし、この例で回路のＦＦの総数は６個であり、
部分回路への分割が不可能であることがわかる。分割可
能性判定手段には、あらかじめ部分回路の大きさの上限
として、１個の部分回路に含まれる最大のＦＦ数ｓが与
えられているものとする。そこで、論理回路から作成し
た依存グラフの重みがｗの時、ｗ−１≦ｓなら分割可
能、ｗ−１＞ｓなら分割不可能と判定される。
【００１２】分割可能性判定手段１０３において、与え
れた大きさの部分回路に分割が不可能と判定された場
合、スキャンＦＦ選択手段１０２において論理回路中の
幾つかのＦＦが選択されスキャンＦＦに置き換えられ
る。スキャンＦＦの選択は、より小さな部分回路への分
割を可能とするように、つまり、論理回路の依存グラフ
の重みを減少させることを目的として行なわれる。選択
されたＦＦはスキャンＦＦに置き換えられるが、検査時
にはスキャンＦＦは外部から直接の制御および観測が可
能なため、本発明の処理においては、スキャンされたＦ
Ｆの入力線は外部出力線、出力線は外部入力線と等価と
見なされる。こうして、選択されたＦＦを削除してでき
る新しい論理回路の構造は再び回路記憶手段１０１に記
憶される。
れた大きさの部分回路に分割が不可能と判定された場
合、スキャンＦＦ選択手段１０２において論理回路中の
幾つかのＦＦが選択されスキャンＦＦに置き換えられ
る。スキャンＦＦの選択は、より小さな部分回路への分
割を可能とするように、つまり、論理回路の依存グラフ
の重みを減少させることを目的として行なわれる。選択
されたＦＦはスキャンＦＦに置き換えられるが、検査時
にはスキャンＦＦは外部から直接の制御および観測が可
能なため、本発明の処理においては、スキャンされたＦ
Ｆの入力線は外部出力線、出力線は外部入力線と等価と
見なされる。こうして、選択されたＦＦを削除してでき
る新しい論理回路の構造は再び回路記憶手段１０１に記
憶される。
【００１３】例えば図３に示した例では、頂点３０５に
対応するＦＦをスキャンＦＦとすることにより、図４に
示す依存グラフを持つ論理回路が得られる。図４におい
て、４０１〜４０４、４０６はＦＦに対応する頂点、４
０５、４０７は外部出力に対応する頂点である。図３で
はＦＦに対応していた頂点３０５が、図４においては外
部出力に対応する頂点４０５に置き換わっており、それ
に伴い、図３の頂点３０５から頂点３０７への枝が、図
４においては削除されている。図４に示した依存グラフ
の重みは４であり、分割が不可能であった図３の回路
が、１個のＦＦをスキャンすることにより、３個以下の
ＦＦを含む部分回路への分割が可能となった。
対応するＦＦをスキャンＦＦとすることにより、図４に
示す依存グラフを持つ論理回路が得られる。図４におい
て、４０１〜４０４、４０６はＦＦに対応する頂点、４
０５、４０７は外部出力に対応する頂点である。図３で
はＦＦに対応していた頂点３０５が、図４においては外
部出力に対応する頂点４０５に置き換わっており、それ
に伴い、図３の頂点３０５から頂点３０７への枝が、図
４においては削除されている。図４に示した依存グラフ
の重みは４であり、分割が不可能であった図３の回路
が、１個のＦＦをスキャンすることにより、３個以下の
ＦＦを含む部分回路への分割が可能となった。
【００１４】同じ例をゲートレベルの論理回路で表した
ものを図５に示す。図において、５０１〜５０４、５０
６はＦＦ、５１１はインバータ、５１２、５１４、５１
５はＮＡＮＤゲート、５１３はＡＮＤゲート、２０８〜
２１０、５０５２は外部入力、２０７、５０５１は外部
出力である。この論理回路は、図２に示した論理回路に
おいてＦＦ２０５をスキャンＦＦとすることにより得ら
れる回路であり、スキャンされたＦＦの入力線が外部出
力６０５１、出力線が外部入力６０５２に変換されてい
る。
ものを図５に示す。図において、５０１〜５０４、５０
６はＦＦ、５１１はインバータ、５１２、５１４、５１
５はＮＡＮＤゲート、５１３はＡＮＤゲート、２０８〜
２１０、５０５２は外部入力、２０７、５０５１は外部
出力である。この論理回路は、図２に示した論理回路に
おいてＦＦ２０５をスキャンＦＦとすることにより得ら
れる回路であり、スキャンされたＦＦの入力線が外部出
力６０５１、出力線が外部入力６０５２に変換されてい
る。
【００１５】なお、元の論理回路があらかじめ何らかの
方法により分割可能となるように設計された、などの理
由によって最初から分割可能と判定される場合は、スキ
ャンＦＦ選択手段１０２においてスキャンするＦＦを選
択する必要はない。
方法により分割可能となるように設計された、などの理
由によって最初から分割可能と判定される場合は、スキ
ャンＦＦ選択手段１０２においてスキャンするＦＦを選
択する必要はない。
【００１６】分割可能性判定手段１０３において、与え
れた大きさの部分回路に分割可能と判定された場合、回
路分割手段１０４において、回路記憶手段１０１に記憶
されている論理回路の部分回路への分割が行なわれる。
この回路分割は検査入力の生成処理をする上での仮想的
なものであり、実際に回路を物理的に分割するものでは
ない。分割によって得られた部分回路に対して、一個ず
つ独立に検査入力の生成が行なえ、しかも、生成された
検査入力を分割前の回路に印加することが可能であるた
めには、分割は以下に挙げる条件を満たす必要がある。 （１）部分回路の外部入力は、元の回路の外部入力であ
る。 （２）部分回路の外部出力は、元の回路の外部出力であ
る。 （３）部分回路の各外部出力に関し、元の回路において
その外部出力に到達可能なゲートおよび外部入力は、す
べてその部分回路に含まれる。
れた大きさの部分回路に分割可能と判定された場合、回
路分割手段１０４において、回路記憶手段１０１に記憶
されている論理回路の部分回路への分割が行なわれる。
この回路分割は検査入力の生成処理をする上での仮想的
なものであり、実際に回路を物理的に分割するものでは
ない。分割によって得られた部分回路に対して、一個ず
つ独立に検査入力の生成が行なえ、しかも、生成された
検査入力を分割前の回路に印加することが可能であるた
めには、分割は以下に挙げる条件を満たす必要がある。 （１）部分回路の外部入力は、元の回路の外部入力であ
る。 （２）部分回路の外部出力は、元の回路の外部出力であ
る。 （３）部分回路の各外部出力に関し、元の回路において
その外部出力に到達可能なゲートおよび外部入力は、す
べてその部分回路に含まれる。
【００１７】これらの条件を満たせば、部分回路間に重
なりがあってもよい。重なる部分は検査入力の生成にお
いて複数回処理されることになるが、後述するように、
対象故障を制御することにより無駄な処理を抑えること
が可能となる。
なりがあってもよい。重なる部分は検査入力の生成にお
いて複数回処理されることになるが、後述するように、
対象故障を制御することにより無駄な処理を抑えること
が可能となる。
【００１８】回路分割の一例を図６に示す。図におい
て、６０１、６０２、６０３１、６０３２、６０４、６
０６はＦＦ、６１１１、６１１２はインバータ、６１
２、６１４、６１５はＮＡＮＤゲート、６１３はＡＮＤ
ゲート、６０８、６０９１、６０９２、６１０、６０５
２は外部入力、６０５１、６０７は外部出力を表す。こ
の論理回路は、図５の論理回路を、上述の条件を満たす
ように２個の部分回路に分割したものであり、それぞれ
３個のＦＦを含む。インバータ６１０１と６１０２、Ｆ
Ｆ６０３１と６０３２、外部入力６０９１と６０９２
は、２個の部分回路に共通する部品であり、分割後の部
分回路では複製されているが、実際の回路においてはそ
れぞれ一個ずつしか存在しない。
て、６０１、６０２、６０３１、６０３２、６０４、６
０６はＦＦ、６１１１、６１１２はインバータ、６１
２、６１４、６１５はＮＡＮＤゲート、６１３はＡＮＤ
ゲート、６０８、６０９１、６０９２、６１０、６０５
２は外部入力、６０５１、６０７は外部出力を表す。こ
の論理回路は、図５の論理回路を、上述の条件を満たす
ように２個の部分回路に分割したものであり、それぞれ
３個のＦＦを含む。インバータ６１０１と６１０２、Ｆ
Ｆ６０３１と６０３２、外部入力６０９１と６０９２
は、２個の部分回路に共通する部品であり、分割後の部
分回路では複製されているが、実際の回路においてはそ
れぞれ一個ずつしか存在しない。
【００１９】回路分割手段１０４により構築され部分回
路記憶手段１０５に記憶された各部分回路に対し、検査
入力生成手段１０６によって検査入力が生成される。各
部分回路は通常の順序回路であるため、既存の順序回路
用検査入力生成方法を用いることができる。しかし、部
分回路間に重なりがあるため、１個の故障に対して複数
回の検査入力生成を行わないためには、以下に述べる処
理が必要となる。
路記憶手段１０５に記憶された各部分回路に対し、検査
入力生成手段１０６によって検査入力が生成される。各
部分回路は通常の順序回路であるため、既存の順序回路
用検査入力生成方法を用いることができる。しかし、部
分回路間に重なりがあるため、１個の故障に対して複数
回の検査入力生成を行わないためには、以下に述べる処
理が必要となる。
【００２０】ある部分回路において既に検出された故障
は、他の部分回路が同じ故障箇所を含んでいても、そこ
で再度検査入力の生成をする必要はない。ある部分回路
の検査入力生成処理において、時間制限などにより打ち
切られた、あるいは、冗長と判断された故障について
は、同じ故障箇所を含む他の部分回路において検出の可
能性が残っているため、再度検査入力の生成を試みる必
要がある。つまり、各部分回路の検査入力の生成を行な
う前に、その部分回路の対象故障リストから、既に他の
部分回路において生成された検査入力で検出されている
故障だけを削除する処理が必要となる。
は、他の部分回路が同じ故障箇所を含んでいても、そこ
で再度検査入力の生成をする必要はない。ある部分回路
の検査入力生成処理において、時間制限などにより打ち
切られた、あるいは、冗長と判断された故障について
は、同じ故障箇所を含む他の部分回路において検出の可
能性が残っているため、再度検査入力の生成を試みる必
要がある。つまり、各部分回路の検査入力の生成を行な
う前に、その部分回路の対象故障リストから、既に他の
部分回路において生成された検査入力で検出されている
故障だけを削除する処理が必要となる。
【００２１】論理回路の検査入力の生成は、回路の規模
が大きくなるほど難しくなり、より長い時間を要する。
一般に、検査入力生成の所要時間は、回路規模に対して
指数関数的に増加することが、経験的に認められてい
る。従って、元の回路に対してそのまま検査入力の生成
を行なわず、本発明のように、分割後の複数の小規模な
部分回路に対して検査入力の生成を行なうことにより、
回路全体の検査入力の生成時間を短縮することが可能と
なる。
が大きくなるほど難しくなり、より長い時間を要する。
一般に、検査入力生成の所要時間は、回路規模に対して
指数関数的に増加することが、経験的に認められてい
る。従って、元の回路に対してそのまま検査入力の生成
を行なわず、本発明のように、分割後の複数の小規模な
部分回路に対して検査入力の生成を行なうことにより、
回路全体の検査入力の生成時間を短縮することが可能と
なる。
【００２２】検査入力圧縮手段１０７において、検査入
力生成手段１０６により生成された各部分回路の検査入
力から、分割前の全体の回路の検査入力が構築される。
部分回路には、外部入力を共有するものと、共有しない
ものがある。外部入力を全く共有しない部分回路の組み
合わせに対しては、検査を行なう際、それぞれの検査入
力を同時に印加することが可能である。すなわち、ある
検査入力で複数の部分回路を同時に検査することができ
る。そこで、各部分回路の検査入力から、全体の回路の
検査入力を構築する際、ただ各部分回路の検査入力を前
後に並べるだけではなく、同時に印加可能な複数の検査
系列をまとめて１つの検査入力としながら全体の検査入
力を作成することにより、検査入力の長さを短くするこ
とができる。
力生成手段１０６により生成された各部分回路の検査入
力から、分割前の全体の回路の検査入力が構築される。
部分回路には、外部入力を共有するものと、共有しない
ものがある。外部入力を全く共有しない部分回路の組み
合わせに対しては、検査を行なう際、それぞれの検査入
力を同時に印加することが可能である。すなわち、ある
検査入力で複数の部分回路を同時に検査することができ
る。そこで、各部分回路の検査入力から、全体の回路の
検査入力を構築する際、ただ各部分回路の検査入力を前
後に並べるだけではなく、同時に印加可能な複数の検査
系列をまとめて１つの検査入力としながら全体の検査入
力を作成することにより、検査入力の長さを短くするこ
とができる。
【００２３】検査入力圧縮手段１０７にて得られた全体
の回路の検査入力は、検査入力記憶手段１０８に記憶さ
れ、論理回路の検査をする際に用いられる。
の回路の検査入力は、検査入力記憶手段１０８に記憶さ
れ、論理回路の検査をする際に用いられる。
【００２４】
【発明の効果】以上述べたとおり、小規模な部分回路に
対して検査入力の生成が行なえるので、検査入力の生成
時間、および、検査入力系列の長さを、ともに短縮する
ことができる。
対して検査入力の生成が行なえるので、検査入力の生成
時間、および、検査入力系列の長さを、ともに短縮する
ことができる。
【図１】本発明の全体構成図。
【図２】検査対象となる論理回路の例。
【図３】依存グラフの例。
【図４】１個のＦＦをスキャンした後の依存グラフ。
【図５】１個のＦＦをスキャンした後の論理回路。
【図６】分割された部分回路である。
１０１ 回路記憶手段 １０２ スキャンＦＦ選択手段 １０３ 分割可能性判定手段 １０４ 回路分割手段 １０５ 部分回路記憶手段 １０６ 検査入力生成手段 １０７ 検査入力圧縮手段 １０８ 検査入力記憶手段
Claims (1)
- 【請求項１】記憶素子を含む論理回路の検査装置におい
て、 検査対象となる論理回路の構造を記憶する回路記憶手段
と、 前記回路記憶手段に記憶された回路の構造を解析しどの
程度の規模の部分回路に分割可能かを判定する分割可能
性判定手段と、 前記分割可能性判定手段により十分に小さな部分回路に
分割することが不可能と判定された場合に、前記回路記
憶手段に記憶された回路に含まれるスキャンされていな
いＦＦ（フリップフロップ）の一部を選択しスキャンＦ
Ｆに変換し、再び前記回路記憶手段に格納するスキャン
ＦＦ選択手段と、 前記分割可能性判定手段により十分に小さな部分回路に
分割することが可能と判定された場合に、前記回路記憶
手段に記憶された回路を独立に検査入力の生成が可能な
複数の部分回路に分割する回路分割手段と、 前記回路分割手段によって得られる部分回路の構造を格
納する部分回路記憶手段と、 前記部分回路記憶手段に記憶された各部分回路に対して
検査入力の生成を行なう検査入力生成手段と、 前記検査入力生成手段によって生成された各部分回路の
検査入力から同時に印加可能なものを考慮して全体の回
路に対する検査入力を構築する検査入力圧縮手段と、 前記検査入力圧縮手段によって作られた検査入力を記憶
する検査入力記憶手段、から構成されることを特徴とす
る論理回路検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032107A JP2737637B2 (ja) | 1994-03-02 | 1994-03-02 | 論理回路検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6032107A JP2737637B2 (ja) | 1994-03-02 | 1994-03-02 | 論理回路検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07244120A JPH07244120A (ja) | 1995-09-19 |
| JP2737637B2 true JP2737637B2 (ja) | 1998-04-08 |
Family
ID=12349679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6032107A Expired - Fee Related JP2737637B2 (ja) | 1994-03-02 | 1994-03-02 | 論理回路検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0874315B1 (en) | 1997-04-25 | 2004-03-31 | Matsushita Electric Industrial Co., Ltd. | Method of design for testability, test sequence generation method and semiconductor integrated circuit |
-
1994
- 1994-03-02 JP JP6032107A patent/JP2737637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07244120A (ja) | 1995-09-19 |
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