JP2734627B2 - Bus master device - Google Patents
Bus master deviceInfo
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Description
【発明の詳細な説明】 <産業上の利用分野> 本発明は、演算制御装置と、これにバスを介して接続
される複数のスレーブ装置からなるバスマスター装置に
関し、更に詳しくは、アドレスとデータとをそれぞれ別
のバスを介して出力するマイクロプロセッサなどのディ
バイスから、アドレスとデータとをマルチプレックス
し、マルチプレックスバスを介してスレーブ装置に伝送
するようにしたバスマスター装置における情報伝送の信
頼性の改善に関する。Description: TECHNICAL FIELD The present invention relates to an arithmetic and control unit and a bus master device including a plurality of slave devices connected to the arithmetic and control unit via a bus. The reliability of information transmission in a bus master device, in which addresses and data are multiplexed from a device such as a microprocessor which outputs the data via separate buses and transmitted to a slave device via a multiplex bus Regarding improvement.
<従来の技術> 第10図は、従来のバスマスター装置の一例を示す構成
概念図である。<Prior Art> FIG. 10 is a conceptual diagram showing an example of a conventional bus master device.
図において、1はバスマスター装置、21,22はこのバ
スマスター装置1に対してバスBSを介して接続された複
数のバススレーブ装置である。バスBSは、データ線とパ
リティビット線とからなり、データを受けた側は、パリ
ティビット線を介して送られたパリティビットをチェッ
クすることにより、伝送されたデータに誤りがないか否
か判定し、情報伝達の信頼性を確保している。In the figure, 1 is a bus master device, and 21 and 22 are a plurality of bus slave devices connected to the bus master device 1 via a bus BS. The bus BS includes a data line and a parity bit line, and the side receiving the data checks the parity bits transmitted through the parity bit line to determine whether or not the transmitted data is error-free. And secures the reliability of information transmission.
第11図は、従来のバスマスター装置の更に別の例を示
す構成概念図である。この例では、データ線だけで構成
されるバスBSを介して、バスマスター装置1と各スレー
ブ装置21〜2nが接続されている。この装置においては、
スレーブ装置が複数あるので、各スレーブ装置にパリテ
ィビットのチェックを行わせることは、コストの面で得
策ではない。それ故にこの装置では、マスター装置1が
あるデータを出力し、そのデータをマスター装置1がリ
ードバックしてチェックすることで、信頼性を向上する
ようにしている。FIG. 11 is a conceptual diagram showing the configuration of still another example of the conventional bus master device. In this example, the bus master device 1 and each of the slave devices 21 to 2n are connected via a bus BS including only data lines. In this device,
Since there are a plurality of slave devices, it is not advantageous in terms of cost to make each slave device check the parity bit. Therefore, in this device, the master device 1 outputs certain data, and the data is read back and checked by the master device 1 to improve reliability.
<発明が解決しようとする課題> ところで、このようにパリティビットを付加しない
で、信頼性を維持する第11図の構成のバスマスター装置
を、簡単な構成で実現するには、最近のASIC化の傾向に
合致した方式にする必要がある。即ち、内部で構成でき
る論理の規模は急速に増大しているので、マイクロプロ
セッサやメモリ、バスドライバーなどを除く他の論理回
路は、できるだけASIC化することで、コストを大巾に低
減することが可能となる。<Problems to be Solved by the Invention> By the way, in order to realize the bus master device having the configuration shown in FIG. 11 which does not add the parity bit and maintain the reliability with a simple configuration, it is necessary to use a recent ASIC. It is necessary to use a method that matches the tendency of In other words, the scale of the logic that can be configured inside is rapidly increasing, so that other logic circuits except for microprocessors, memories, bus drivers, etc. can be made ASICs as much as possible, thus greatly reducing the cost. It becomes possible.
この場合、ASICの入出力PIN数を増やすことは、パッ
ケージコスト、実装の点などから望ましくない。In this case, increasing the number of input / output PINs of the ASIC is not desirable from the viewpoint of package cost and mounting.
本発明は、この様な点に鑑みてなされたもので、バス
マスター装置の数に対して、バススレーブ装置の数が多
い形態のバス構成システムにおいて、バスマスター装置
における情報伝送の信頼性を確保するための機能の一部
を、ASIC化することができるようにした装置を提供する
ことを目的とする。The present invention has been made in view of such a point, and in a bus configuration system in which the number of bus slave devices is larger than the number of bus master devices, the reliability of information transmission in the bus master device is ensured. It is an object of the present invention to provide an apparatus which can convert a part of the function for performing ASIC to an ASIC.
<課題を解決するための手段> 第1図は、本発明のバスマスター装置の基本的な構成
を示すブロック図である。図において、BMはバスマスタ
ー装置、BSはアドレスとデータをマルチプレックスして
伝送するマルチプレックスバス(Eバス)で、バスマス
ター装置BMによってアクセスされる。バスマスター装置
BMにおいて、1はマイクロプロセッサで、アドレスまた
はデータを内部アドレスバスABまたは内部データバスDB
に出力するデータ出力手段11を有している。<Means for Solving the Problems> FIG. 1 is a block diagram showing a basic configuration of a bus master device of the present invention. In the figure, BM is a bus master device, BS is a multiplex bus (E bus) for multiplexing and transmitting addresses and data, and is accessed by the bus master device BM. Bus master device
In the BM, reference numeral 1 denotes a microprocessor which transfers an address or data to an internal address bus AB or an internal data bus DB.
And a data output unit 11 for outputting the data.
21,22は内部アドレスバスABに設けられたバッファ、3
1,32は内部データバスDBに設けられたバッファでこれら
は、いずれも各バスの切り替えを行うと共に、ドライバ
ーとして機能する。4はASIC化されたブロックで、マイ
クロプロセッサ1から各種の制御信号C−CTLを受け、
各バッファ21,22,31,32を制御する制御手段41と、内部
アドレスバスAB上のデータと、内部データバスDB上のデ
ータを入力し、両データを比較する比較手段42とを備え
ている。21 and 22 are buffers provided on the internal address bus AB, 3
Reference numerals 1 and 32 denote buffers provided in the internal data bus DB, each of which switches each bus and functions as a driver. Reference numeral 4 denotes an ASIC block that receives various control signals C-CTL from the microprocessor 1 and
Control means 41 for controlling the buffers 21, 22, 31, and 32, and comparison means 42 for inputting data on the internal address bus AB and data on the internal data bus DB and comparing the two data. .
<作用> マイクロプロセッサ1のデータ出力手段から例えばア
ドレスを例えば内部アドレスバスABを介してマルチプレ
ックスバスBS上に出力し、マルチプレックスバスBS上の
アドレスデータを今度は内部データバスDBを経て受け、
比較手段42はアドレスバス上のデータと返送されたデー
タバス上のデータとを照合し、一致しない場合マルチプ
レックスバスのクランプ故障を検出する。<Operation> For example, an address is output from the data output means of the microprocessor 1 onto the multiplex bus BS via the internal address bus AB, for example, and address data on the multiplex bus BS is received via the internal data bus DB,
The comparing means 42 compares the data on the address bus with the data on the returned data bus, and if they do not match, detects a clamping failure of the multiplex bus.
<実施例> 以下図面を用いて、本発明の実施例を詳細に説明す
る。<Example> Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第2図は、本発明の一実施例を示す構成ブロック図で
ある。図において、第1図の各部分と同じものには同一
符号を付して示す。FIG. 2 is a configuration block diagram showing an embodiment of the present invention. In the figure, the same components as those in FIG. 1 are denoted by the same reference numerals.
マルチプレックスバス(Eバス)BSは、図示してない
複数のスレーブ装置に繋がっており、バスマスター装置
BMがこれにアクセスして、時分割でアドレスとデータと
を伝送する。また、このバスには、制御手段41からの5
つの制御信号線(E−CTL)が含まれている。この制御
信号線は、ここでは非同期確認方式のコントロール信号
のやり取りを行うもので、以下の5つの信号を伝送す
る。A multiplex bus (E bus) BS is connected to a plurality of slave devices (not shown), and a bus master device.
The BM accesses this and transmits addresses and data in a time-division manner. Also, the bus from the control means 41
One control signal line (E-CTL) is included. The control signal line here exchanges control signals of the asynchronous confirmation system, and transmits the following five signals.
EWRITE…EバスBSへのアクセスがライト・シーケンス
であることを示す。EWRITE: Indicates that access to the E bus BS is a write sequence.
AS…アドレス・ストローブ ATK…アドレス・トランスファ・アクノウレッジ DS…データ・ストローブ DTK…データ・トランスファ・アクノウレッジ マイクロプロセッサ1は、CAバスを経由してアドレス
を内部アドレスバスABに、CDバスを経由してデータを内
部データバスDBにそれぞれ出力すると共に、制御手段41
との間で、制御信号線(CーCTL)を用いて、以下の4
つの信号のやり取りを行う。AS: Address strobe ATK: Address transfer acknowledgment DS: Data strobe DTK: Data transfer acknowledgment The microprocessor 1 transfers an address to the internal address bus AB via the CA bus and a CD bus. And outputs data to the internal data bus DB, respectively.
And the following 4 using the control signal line (C-CTL).
Exchange of two signals.
WRITE…アクセスがライトシーケンスであることを示す ST…ストローブ TK…トランスファ・アクノウレッジ ERR…Eバスへのアクセスでクランプ故障が検出された
ことを示す信号 ASIC化ブロック4において、44は内部アドレスバスAB
上のデータをデコードして、結果がEバスBS宛てであれ
ば、その出力SEL信号をアサートして制御手段41に伝え
るアドレスデコーダ、45は内部アドレスバスAB上のデー
タを、制御手段43からのラッチ信号LTの立ち上がり時に
ラッチするレジスタで、ここにラッチされたデータはバ
ッファ46を経由して内部データバスDBに出力される。WRITE: Indicates that the access is a write sequence ST: Strobe TK: Transfer acknowledgment ERR: Signal indicating that a clamp failure has been detected by accessing the E bus In the ASIC conversion block 4, reference numeral 44 denotes an internal address bus AB
The address decoder decodes the above data, and if the result is addressed to the E bus BS, asserts the output SEL signal and transmits it to the control means 41. The address decoder 45 transmits the data on the internal address bus AB to the control means 43 from the control means 43. This is a register that latches when the latch signal LT rises, and the data latched here is output to the internal data bus DB via the buffer 46.
このように構成した装置の動作を、次にリードサイク
ル正常時、リードサイクル(ライトサイクル)アドレス
読み返し時にクランプが検出された場合、ライトサイク
ル正常時、ライトサイクルでのデータ読み返し時にクラ
ンプが検出された場合に分けてそれぞれ説明する。The operation of the device configured as described above is described as follows. When a clamp is detected when a read cycle is normal, when a read cycle (write cycle) address is read back, a clamp is detected when a write cycle is normal and when data is read back in a write cycle. Each case will be described separately.
(リードサイクル正常時) 第3図は、この状態の動作を示すタイムチャート、第
7図は、第2図における制御手段41の状態遷移図、第8
図はこの状態遷移図の記述説明図である。(When the read cycle is normal) FIG. 3 is a time chart showing the operation in this state, FIG. 7 is a state transition diagram of the control means 41 in FIG. 2, and FIG.
The figure is an explanatory diagram of this state transition diagram.
制御手段41は、マイクロプロセッサ1のバスサイクル
が始まる時に、制御信号E1をアサートすることでバッフ
ァ21をイネーブルにし、マイクロプロセッサ1からのア
ドレスを内部アドレスバスABに出力する(状態1)。こ
の状態で、デコーダ44は、内部アドレスバスABに出力さ
れたアドレスをデコードして、それがEバスへのアドレ
スであることを知り、その事を示す信号SELを制御手段4
1に印加する。The control means 41 enables the buffer 21 by asserting the control signal E1 when the bus cycle of the microprocessor 1 starts, and outputs an address from the microprocessor 1 to the internal address bus AB (state 1). In this state, the decoder 44 decodes the address output to the internal address bus AB, knows that it is an address to the E bus, and outputs a signal SEL indicating this to the control means 4.
Apply to 1.
制御手段41は、この信号SELを受け、状態2に移り、
制御信号E4,E5,E6,LTをそれぞれアサートし、レジスタ4
5を内部アドレスバスAB上のアドレス情報をラッチし、
これをバッファ46、内部データバスDB、バッファ32をそ
れぞれ経てEバスBSに出力すると共に、、バッファ22内
部アドレスバスABを経てこれを読み返す。比較手段24
は、レジスタ45の出力と内部アドレスバスABを介して読
み返されたアドレス情報とを比較照合し、両方の情報が
一致する場合、アドレスの読み返しは正常であるとし
て、次に状態3に移る。この状態では、スレーブ装置に
対するアドレスストローブAS,ATK,データストローブDS
をそれぞれアサートし、Eバスへのリードアクセスを行
い、状態R4に移る。The control means 41 receives this signal SEL and shifts to state 2.
Assert the control signals E4, E5, E6, LT respectively, and
5 latch the address information on the internal address bus AB,
This is output to the E bus BS via the buffer 46, the internal data bus DB, and the buffer 32, respectively, and is read back via the buffer 22 internal address bus AB. Comparison means 24
Compares the output of the register 45 with the address information read back via the internal address bus AB, and if both information match, determines that the address read back is normal, and then moves to state 3. In this state, the address strobe AS, ATK, data strobe DS
Are asserted, read access to the E bus is performed, and the state moves to the state R4.
この状態は、バッファ32をディスエーブルにして、ス
レーブ装置からのリードテータを待つ状態になる。バス
スレーブ装置からリードデータが返信されると、状態R5
に移る。In this state, the buffer 32 is disabled and a state of waiting for read data from the slave device is set. When read data is returned from the bus slave device, status R5
Move on to
状態R5では、制御信号LTをアサートしてレジスタ45
に、内部アドレスバスABを経て、バススレーブ装置から
返送されたリードデータをラッチする。同時に制御信号
E3,E4をアサートし、バッファ31b,46をドライブしてCD
バスを介して、レジスタ45のラッチデータをマイクロプ
ロセッサ1に印加して、リードサイクルを終了させる。
マイクロプロセッサ1のリードサイクルが終了すると、
制御手段41は再び状態1に戻る。また、スレーブ装置
は、バスサイクルが終了すると、リードデータを引上げ
初期状態に戻る。In the state R5, the control signal LT is asserted to
Then, the read data returned from the bus slave device via the internal address bus AB is latched. Control signal at the same time
Assert E3, E4 and drive buffers 31b, 46 to drive CD
The latch data of the register 45 is applied to the microprocessor 1 via the bus, and the read cycle is completed.
When the read cycle of the microprocessor 1 ends,
The control means 41 returns to the state 1 again. When the bus cycle ends, the slave device pulls up the read data and returns to the initial state.
(リードサイクル(ライトサイクル)アドレス読み返
し時にクランプが検出された場合) 第4図は、この場合の動作を示すタイムチャートであ
る。制御手段41によって状態1、状態2までの動作は、
第3図と同様に行われる。(When Clamp is Detected at Read Cycle (Write Cycle) Address Readback) FIG. 4 is a time chart showing the operation in this case. The operations up to state 1 and state 2 by the control means 41 are as follows:
This is performed in the same manner as in FIG.
ここで状態2において、比較手段42は、レジスタ45の
出力と内部アドレスバスABを介して読み返されたアドレ
ス情報とを比較照合した結果、両方の情報の不一致が検
出される。この結果、アドレスの読み返しは異常である
として、比較手段42からクランプ信号CLMPが制御手段41
に印加される。制御手段41はこのクランプ信号CLMPを受
けると、状態Eに移り、マイクロプロセッサ1に対し
て、そのことを示すエラー信号ERRを出力し、状態1に
戻る。Here, in state 2, as a result of comparing and comparing the output of the register 45 and the address information read back via the internal address bus AB, the comparing means 42 detects a mismatch between the two information. As a result, it is determined that the address readback is abnormal, and the clamp signal CLMP is output from the comparing means 42 to the control means 41.
Is applied to When receiving the clamp signal CLMP, the control means 41 shifts to the state E, outputs an error signal ERR indicating this to the microprocessor 1, and returns to the state 1.
(ライトサイクル正常時) 第5図は、この場合の動作を示すタイムチャートであ
る。制御手段41によって状態1、状態2、状態3までの
動作は、マイクロプロセッサ1からCDバス上にライトデ
ータが出力されるのを除いては、第3図と同様に行われ
る。FIG. 5 is a time chart showing the operation in this case. The operations up to state 1, state 2, and state 3 by the control means 41 are performed in the same manner as in FIG. 3, except that write data is output from the microprocessor 1 to the CD bus.
状態W4では、制御手段41は制御信号E2,E6を出力して
バッファ31a,32を駆動し、マイクロプロセッサ1のCDバ
ス上のライトデータをEバスBSに出力する。同時にバッ
ファ22を駆動してライトデータの読み返しを行い、比較
手段42が内部アドレスバスAB上のデータと、内部データ
バスDB上のデータとを比較する。In the state W4, the control means 41 outputs the control signals E2 and E6 to drive the buffers 31a and 32, and outputs the write data on the CD bus of the microprocessor 1 to the E bus BS. At the same time, the buffer 22 is driven to read back the write data, and the comparing means 42 compares the data on the internal address bus AB with the data on the internal data bus DB.
この比較結果により、ライトデータ読み返し異常か正
常かが判定される。正常と判定さた場合状態W5に移り、
ここでは、スレーブ装置に対してデータストローブDSを
送り、スレーブ装置からのデータトランスファアクノウ
レッジDTKを待ち、これを受信すると状態W6に移り、こ
こでシーケンス終了を示す信号TKをマイクロプロセッサ
1に出力して、ライトサイクルを終了する。Based on the comparison result, it is determined whether the write data read back is abnormal or normal. If determined to be normal, move to state W5,
Here, a data strobe DS is sent to the slave device, a data transfer acknowledgment DTK from the slave device is waited, and upon receipt of the data strobe DS, a transition is made to state W6, where a signal TK indicating the sequence end is output to the microprocessor 1. Then, the write cycle ends.
マイクロプロセッサ1のライトサイクルが終了する
と、制御手段41は状態1に戻る。When the write cycle of the microprocessor 1 is completed, the control means 41 returns to the state 1.
(ライトサイクルでのデータ読み返し時にクランプが検
出された場合) 第6図は、この場合の動作を示すタイムチャートであ
る。制御手段41によっる状態1、状態2、状態3、状態
W4までの動作は、第5図と同様に行われる。状態W4にお
いて、比較手段42によって、ライトデータの読み返し異
常が検出されると、比較手段42からクランプ信号CLMPが
出力され、制御手段41はこれを受けて状態Eに移る。状
態Eでは、マイクロプロセッサ1にエラー信号ERRを出
力し、状態1に戻る。FIG. 6 is a time chart showing the operation in this case (when a clamp is detected at the time of reading back data in a write cycle). State 1, State 2, State 3, State by control means 41
The operation up to W4 is performed in the same manner as in FIG. In state W4, when the comparison means 42 detects an error in reading back the write data, the comparison means 42 outputs a clamp signal CLMP, and the control means 41 receives this and shifts to state E. In the state E, an error signal ERR is output to the microprocessor 1 and the state returns to the state 1.
第9図は、本発明の他の実施例を示す要部の構成ブロ
ック図である。FIG. 9 is a block diagram of a main part showing another embodiment of the present invention.
この実施例では、バッファ22と32の向きを反対になる
ように、各バスに対して挿入するように構成したもので
ある。In this embodiment, the buffers 22 and 32 are inserted into the respective buses so that the directions are opposite.
この実施例においては、Eバス(マルチプレックスバ
ス)への出力を、内部アドレスバスABより行い、読み返
しを内部データバスDBを介して行うようにしている。In this embodiment, output to the E bus (multiplex bus) is performed from the internal address bus AB, and reading back is performed via the internal data bus DB.
<発明の効果> 以上詳細に説明したように、本発明によればマルチプ
レックスバス上に内部データバスあるいは内部アドレス
バス上のデータを出力し、このデータを内部アドレスバ
スあるいは内部データバスを介して読み返し、両データ
を比較することでマルチプレックスバスのクランプ故障
やデータ出力バッファの故障をパリティビットを付加す
ることなく検出することができ、簡単な構成でシステム
の信頼性を向上させることができる。<Effects of the Invention> As described above in detail, according to the present invention, data on the internal data bus or the internal address bus is output on the multiplex bus, and this data is output via the internal address bus or the internal data bus. By reading back and comparing both data, a clamp failure of the multiplex bus or a failure of the data output buffer can be detected without adding a parity bit, and the reliability of the system can be improved with a simple configuration.
また、内部アドレスバスと内部データバスを時分割で
用い、各バス上のデータを入力することで故障検出がで
きるために、故障検出のための回路を容易にASIC化する
ことができる。Further, since the internal address bus and the internal data bus are used in a time-division manner and the data on each bus is input to detect the failure, the circuit for the failure detection can be easily formed into an ASIC.
また、アドレス出力時、データ出力時の各サイクルで
毎回検査を行うことができるという効果がある。In addition, there is an effect that the inspection can be performed every time in each cycle of address output and data output.
第1図は本発明のバスマスター装置の基本的な構成を示
すブロック図、第2図は本発明の一実施例を示す構成ブ
ロック図、第3図は第2図装置においてリードサイクル
正常時の動作を示すタイムチャート、第4図は第2図装
置において、リードサイクル(ライトサイクル)アドレ
ス読み返し時にクランプが検出された場合の動作を示す
タイムチャート、第5図は第2図装置においてライトサ
イクル正常時の動作を示すタイムチャート、第6図は第
2図装置においてライトサイクルでのデータ読み返し時
にクランプが検出された場合の動作を示すタイムチャー
ト、第7図は第2図装置における制御手段の状態遷移
図、第8図はこの状態遷移図の記述説明図、第9図は本
発明の他の実施例を示す要部の構成ブロック図、第10図
は従来のバスマスター装置の一例を示す構成概念図、第
11図は従来のバスマスター装置の更に別の例を示す構成
概念図である。 BM…バスマスター装置 BS…マルチプレックスバス 1…マイクロプロセッサ 11…データ出力手段 21,22,31,32…バッファ 4…ASIC化ブロック 41…制御手段、42…比較手段FIG. 1 is a block diagram showing a basic configuration of a bus master device of the present invention, FIG. 2 is a block diagram showing a configuration of an embodiment of the present invention, and FIG. FIG. 4 is a time chart showing an operation, FIG. 4 is a time chart showing an operation when a clamp is detected at the time of reading back a read cycle (write cycle) address in the apparatus of FIG. 2, and FIG. 5 is a write cycle normal in the apparatus of FIG. FIG. 6 is a time chart showing an operation when a clamp is detected at the time of reading back data in a write cycle in the apparatus of FIG. 2, and FIG. 7 is a state of control means in the apparatus of FIG. FIG. 8 is a descriptive explanatory diagram of this state transition diagram, FIG. 9 is a block diagram of a main part showing another embodiment of the present invention, and FIG. 10 is a conventional bus master. Configuration conceptual diagram illustrating an example of a device, the
FIG. 11 is a conceptual diagram showing the configuration of still another example of the conventional bus master device. BM: Bus master device BS: Multiplex bus 1: Microprocessor 11: Data output means 21, 22, 31, 32: Buffer 4: ASIC block 41: Control means, 42: Comparison means
Claims (1)
介して出力するディバイスから、アドレスとデータとを
マルチプレックスし、マルチプレックスバスを介してス
レーブ装置に伝送するようにしたバスマスター装置にお
いて、 前記ディバイスからマルチプレックスバス上に内部デー
タバスあるいは内部アドレスバス上のデータを出力する
手段と、 前記ディバイスから内部アドレスバスを介してマルチプ
レックスバス上にアドレスを出力する場合当該アドレス
情報をその時点で空いている内部バスを介して読み返
し、前記ディバイスから内部データバスを介してマルチ
プレックスバス上にデータを出力する場合当該データを
その時点で空いている内部バスを介して読み返す読返し
手段と、 出力したアドレス又はデータと読返し手段により読み返
したアドレス情報又はデータとを比較する比較手段とを
備え、 比較手段の出力によってマルチプレックスバスのクラン
プ故障を検出することを特徴とするバスマスター装置。A bus master device for multiplexing an address and data from a device for outputting an address and data via separate buses and transmitting the multiplexed address and data to a slave device via a multiplex bus. Means for outputting data on an internal data bus or an internal address bus from the device to a multiplex bus; and outputting an address from the device to a multiplex bus via the internal address bus. A read-back means for reading back via an empty internal bus and outputting data from the device to a multiplex bus via an internal data bus from the device via the currently available internal bus; Address or data and read back means And a comparing means for comparing the observed return address information or data, bus master device and detecting the clamping failure of multiplexed bus by the output of the comparison means.
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JP1110058A JP2734627B2 (en) | 1989-04-28 | 1989-04-28 | Bus master device |
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1989
- 1989-04-28 JP JP1110058A patent/JP2734627B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JPH02287744A (en) | 1990-11-27 |
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