JP2734017B2 - Non-volatile memory - Google Patents
Non-volatile memoryInfo
- Publication number
- JP2734017B2 JP2734017B2 JP27883688A JP27883688A JP2734017B2 JP 2734017 B2 JP2734017 B2 JP 2734017B2 JP 27883688 A JP27883688 A JP 27883688A JP 27883688 A JP27883688 A JP 27883688A JP 2734017 B2 JP2734017 B2 JP 2734017B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- voltage
- write
- circuit
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性メモリに関し、特に電気的に書込み
消去可能な不揮発性メモリに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory, and more particularly, to an electrically writable and erasable nonvolatile memory.
〔従来の技術〕 従来、電気的に書込み消去可能な不揮発性メモリ(以
下、EEPROM〔エレクトリカル・イレーザブル・プログラ
マブル・リード・オンリー・メモリ〕と称す)におい
て、書込み消去電圧はメモリセルの各種特性が選択され
ている。すなわち、書込み消去の繰り返しによるメモリ
セルの劣化特性(Endurance特性)、高温保管によるデ
ータの消失,わき出し特性(Retention特性)、書込み
消去可能な最小電圧および書込み消去電圧一時間といっ
た書込み消去特性などから、前記メモリセルの能力を評
価し、統計的データ処理により前記メモリセルの書込み
消去に対して最適且つ保証可能な電圧を選択(例えば25
V)し設定している。[Prior art] Conventionally, in an electrically writable and erasable non-volatile memory (hereinafter referred to as an EEPROM [electrically erasable programmable read only memory]), various characteristics of a memory cell are selected as a write / erase voltage. Have been. That is, the deterioration characteristics (Endurance characteristic) of the memory cell due to repetition of writing and erasing, the loss of data due to high-temperature storage, the writing characteristic (Retention characteristic), and the writing and erasing characteristics such as the minimum erasable voltage and the writing and erasing voltage for one hour. , The capability of the memory cell is evaluated, and the optimum and assurable voltage for writing and erasing of the memory cell is selected by statistical data processing (for example, 25
V) Then set.
上述した従来のEEPROMにおいて、設定された書込み消
去電圧は保証可能である規格に対し、最適な値であるは
ずであるが、実際にはメモリセルの特性のばらつきがあ
るので、必ずしも最適とは言えなくなる。In the above-mentioned conventional EEPROM, the set write / erase voltage should be an optimum value for a standard that can be guaranteed, but it is not necessarily optimal because there is actually a variation in memory cell characteristics. Disappears.
すなわち、従来のEEPROMは繰り返し書込み消去を行な
っている内にメモリセルの特性が変化し、初めに設定し
た書込み消去時間では書込み消去を行えなくなる可能性
があるという欠点がある。また、従来のEEPROMは書込み
消去電圧が固定されているので、繰り返し行われる書込
み消去により、メモリセルが劣化したときにも初期状態
と同じストレスがメモリセルに加わるので、メモリセル
の寿命を早めるという欠点がある。That is, the conventional EEPROM has a drawback that the characteristics of the memory cell are changed while repeatedly performing writing and erasing, and there is a possibility that writing and erasing cannot be performed in the initially set writing and erasing time. In addition, since the conventional EEPROM has a fixed write / erase voltage, the same stress as in the initial state is applied to the memory cell even when the memory cell is deteriorated due to repeated write / erase, thereby shortening the life of the memory cell. There are drawbacks.
本発明の目的は、かかる安定した書込み消去および長
寿命化させることのできる不揮発性メモリ(EEPROM)を
提供することにある。An object of the present invention is to provide a nonvolatile memory (EEPROM) capable of performing such stable writing / erasing and extending the life.
本発明のEEPROMは、電気的に書込み消去可能な不揮発
性メモリにおいて、データを記憶する第1のメモリセル
と、前記第1のメモリセルへの書込み消去電圧を設定す
る小規模な第2のメモリセルと、前記第2のメモリセル
に電荷が注入されているとき及び注入されていないとき
に前記第2のメモリセルのしきい値電圧をサンプリング
し、その中から最大値および最小値を検出する検出手段
と、前記検出手段により検出されたしきい値電圧の最大
値および最小値から前記第1のメモリセルの書込み消去
電圧を決定する書込み消去電圧選択手段とを有し、前記
第2のメモリセル特性に基づいて前記第1のメモリセル
の書込み消去電圧を変えるように構成される。An EEPROM of the present invention is an electrically erasable and erasable nonvolatile memory, comprising: a first memory cell for storing data; and a small-scale second memory for setting a write / erase voltage for the first memory cell. When charge is injected into the cell and the second memory cell and when the charge is not injected, a threshold voltage of the second memory cell is sampled, and a maximum value and a minimum value are detected therefrom. The second memory, comprising: detecting means; and write / erase voltage selecting means for determining a write / erase voltage of the first memory cell from a maximum value and a minimum value of a threshold voltage detected by the detector. The first memory cell is configured to change a write / erase voltage based on cell characteristics.
また、かかる検出手段は、前記第2のメモリセルのし
きい値電圧をサンプリングするサンプリング回路と、前
記サンプリング回路から前記しきい値電圧の最大値およ
び最小値を選択するサンプリング電圧選択回路と、前記
サンプリング電圧選択回路からのサンプリング電圧およ
び所定の基準電圧を比較し、前記書込み消去電圧選択手
段に対して前記第1のメモリセルの書込み消去電圧を変
えるための補正信号を作成する比較回路とを備えて構成
される。A detecting circuit for sampling a threshold voltage of the second memory cell; a sampling voltage selecting circuit for selecting a maximum value and a minimum value of the threshold voltage from the sampling circuit; A comparison circuit that compares the sampling voltage from the sampling voltage selection circuit with a predetermined reference voltage and creates a correction signal for changing the write / erase voltage of the first memory cell with respect to the write / erase voltage selector. It is composed.
さらに、前記第1のメモリセルと前記第2のメモリセ
ルは、共に共通の列デコーダと行デコーダで制御するよ
うに構成してもよい。Further, the first memory cell and the second memory cell may be configured to be controlled by a common column decoder and a common row decoder.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第1図は本発明の第一の実施例を示すEEPROMのブロッ
ク図である。FIG. 1 is a block diagram of an EEPROM showing a first embodiment of the present invention.
第1図に示すように、本実施例のEEPROMはデータを記
憶する第一のメモリセルアレイ1と、このメモリセルア
レイ1にアクセスするためのアドレスを外部から受信し
展開する列デコーダ2および行デコーダ3と、書込み消
去要求等に基づき書込み消去電圧を選択する書込み消去
電圧選択回路4と、前記第一のメモリセルアレイ1より
も小容量の第二のメモリセルアレイ5と、書込み要求15
および消去要求16の論理をとるORゲート6と、書込み消
去電圧切換回路7および高電圧発生回路8と、比較回路
9および比較値選択回路10と、サンプリング電圧選択回
路11,読出し電圧発生回路12およびサンプリング回路13
と、第一のメモリセルアレイ1に対する書込み消制御回
路14とで構成されている。As shown in FIG. 1, the EEPROM of this embodiment has a first memory cell array 1 for storing data, and a column decoder 2 and a row decoder 3 for receiving and developing an address for accessing the memory cell array 1 from outside. A write / erase voltage selection circuit 4 for selecting a write / erase voltage based on a write / erase request; a second memory cell array 5 having a smaller capacity than the first memory cell array 1;
And an OR gate 6 which takes the logic of the erase request 16, a write / erase voltage switching circuit 7, a high voltage generating circuit 8, a comparing circuit 9, a comparative value selecting circuit 10, a sampling voltage selecting circuit 11, a read voltage generating circuit 12, Sampling circuit 13
And a write erasure control circuit 14 for the first memory cell array 1.
次に、かかるEEPROMの各回路の機能を説明する。 Next, the function of each circuit of the EEPROM will be described.
まず、書込み消去制御回路14は書込み消去要求に基づ
き書込み要求15あるいは消去要求16が発光されると、列
デコーダ2および行デコーダ3で示されるアドレスに対
し、書込み消去電圧選択回路4で選択された書込み消去
用電圧を印加する。この書込み消去電圧選択回路4は、
書込み時には比較回路9からの補正信号19に基づき、そ
の補正信号19に対応する書込み消去選択信号18を書込み
消去電圧切換回路7送出し、そこで選ばれた書込み電圧
17を書込み消去制御回路14に供給する。また、サンプリ
ング回路13は、書込み要求15が発光された時に、第二の
メモリセルアレイ5の各メモリセルにおけりON電流を検
出し、これを電圧に変換する。読出し電圧発生回路12
は、書込み要求15が発光された時、第二のメモリセルア
レイ5に対してメモリセルをONさせるための電圧(読出
し電圧)を供給する。一方、サンプリング電圧選択回路
11はサンプリング回路13からのサンプリング電圧から任
意のものを選択すると共に、読出し電圧発生回路12に対
し、サンプリング回路13からのサンプリング電圧を検知
したことを示す検出信号20を送出する。また、比較回路
9はサンプリング電圧選択回路11から選択されたサンプ
リング電圧と比較値選択回路10からの基準電圧とを比較
し、書込み消去電圧選択回路4に補正信号19を出力す
る。上述した基準値を記憶している比較値選択回路10は
メモリセルの諸特性から得られたメモリセルのしきい値
および書込み電圧に対する消去電圧の補正値が格納され
ており、比較回路9とのデータのやりとりを行なう回路
である。更に、書込み消去電圧切換回路7は書込み消去
電圧選択回路4からの書込み消去電圧選択信号18から任
意の書込み消去電圧17を選択する回路であり、この切換
回路7に接続された高電圧発生回路8は複数の書込み消
去用電圧を発生する回路である。First, when the write request 15 or the erase request 16 is emitted based on the write / erase request, the write / erase control circuit 14 selects the address indicated by the column decoder 2 and the row decoder 3 by the write / erase voltage selection circuit 4. A write / erase voltage is applied. This write / erase voltage selection circuit 4
At the time of writing, based on the correction signal 19 from the comparison circuit 9, a write / erase selection signal 18 corresponding to the correction signal 19 is sent out to the write / erase voltage switching circuit 7, and the selected write voltage
17 is supplied to the write / erase control circuit 14. When the write request 15 is emitted, the sampling circuit 13 detects an ON current in each memory cell of the second memory cell array 5 and converts the ON current into a voltage. Read voltage generation circuit 12
Supplies a voltage (read voltage) for turning on the memory cells to the second memory cell array 5 when the write request 15 is emitted. On the other hand, the sampling voltage selection circuit
11 selects an arbitrary one from the sampling voltages from the sampling circuit 13 and sends a detection signal 20 to the read voltage generation circuit 12 indicating that the sampling voltage from the sampling circuit 13 has been detected. Further, the comparison circuit 9 compares the sampling voltage selected from the sampling voltage selection circuit 11 with the reference voltage from the comparison value selection circuit 10, and outputs a correction signal 19 to the write / erase voltage selection circuit 4. The comparison value selection circuit 10 storing the above-described reference value stores the threshold value of the memory cell obtained from various characteristics of the memory cell and the correction value of the erase voltage with respect to the write voltage. A circuit for exchanging data. Further, the write / erase voltage switching circuit 7 is a circuit for selecting an arbitrary write / erase voltage 17 from the write / erase voltage selection signal 18 from the write / erase voltage selection circuit 4, and the high voltage generation circuit 8 connected to the switch circuit 7. Is a circuit for generating a plurality of write / erase voltages.
以上、各構成回路の機能および動作について説明した
が、以下に本実施例の全体的な回路動作を第1図および
第2図を用いて説明する。The function and operation of each constituent circuit have been described above. The overall circuit operation of the present embodiment will be described below with reference to FIGS. 1 and 2.
第2図は第1図に示すメモリ各部の信号波形図であ
る。FIG. 2 is a signal waveform diagram of each section of the memory shown in FIG.
今、EEPROMにおいて書込み状態というのはメモリセル
に対して電荷が注入されている状態であり、消去状態と
いうのはメモリセルに電荷が注入されていない状態であ
ると定義する。Now, in the EEPROM, the write state is defined as a state in which charges are injected into the memory cell, and the erase state is defined as a state in which charges are not injected into the memory cell.
第1図およい第2図に示すように、メモリセルアレイ
1のメモリセルに対して書込み要求15が発行されると、
書込み信号22に同期し、書込み消去電圧切換回路7から
の書込み消去電圧17により書込みが行なわれる。このと
きの書込み消去電圧17はメモリセルの初期特性で決定さ
れる。この書込み動作の時に、第一のメモリセルアレイ
1の他に第二のメモリセルアレイ5にも同時に書込まれ
る。しかる後、書込み信号22が立下ると、書込み要求15
内で発行されるΦに同期し、第2のメモリセルアレイ5
に対して読出し電圧発生回路12からメモリセルをONさせ
ることが可能である最小電圧が印加される。このメモリ
セルをONさせることが可能な最小電圧は、メモリセルの
諸特性から決定されるものであり、理想的なメモリでは
しきい値電圧プラスαである。各メモリセルがONした時
に流れる電流を各ビット毎にサンプリング回路13でサン
プリングし、電圧に変換する。この時、サンプリング電
圧選択回路11は各メモリセルの中で1ビットのみONした
時および全ビットがONした時に、読出し電圧発生回路12
に対して検出信号20を出力する。この検出信号20により
読み出し電圧発生回路12は読出し電圧を可変する。ま
た、前記サンプリング電圧選択回路11は各メモリセルの
サンプリング電圧から最大値および最小値のものを選択
し、比較回路9に送出する。従って、比較回路9はサン
プリング電圧選択回路11からの最大,最小のサンプリン
グ電圧と比較値選択回路10からの第一のメモリセルアレ
イ1を読み出すための電圧(以下VTMとする)とを比較
し、最小のサンプリング電圧が小さければ書込み消去電
圧選択回路4に対して補正信号19を出さず、最大,最小
のサンプリング電圧ともに大きければ補正信号19を出
す。ここで、補正信号19は第一のメモリセルアレイ1を
読み出すための電圧VTMと最大,最小のサンプリング電
圧との差で異なる。このVTMとの差が小さければ書込み
電圧を上げるような補正信号19を出し、逆にVTMとの差
が大きければ下げるような補正信号19を出す。この最
大,最小のサンプリング電圧間の差はよほどのばらつき
がない限り小さいので考慮しなくても問題はない。この
補正信号19を基に書込み消去電圧選択回路4は書込み消
去電圧切換回路7に対して、その補正した書込み電圧を
選択するための信号を送る。これにより、書込み消去電
圧切換回路7は高電圧発生回路8から与えられる複数の
書込み電圧の中から一つを選択する。このようにするこ
とにより、次の書込みからは常に実際のメモリセルの実
力にあった書込み電圧が供給される。As shown in FIG. 1 and FIG. 2, when a write request 15 is issued to a memory cell of the memory cell array 1,
In synchronization with the write signal 22, writing is performed by the write / erase voltage 17 from the write / erase voltage switching circuit 7. At this time, the write / erase voltage 17 is determined by the initial characteristics of the memory cell. At the time of this write operation, data is simultaneously written to the second memory cell array 5 in addition to the first memory cell array 1. Thereafter, when the write signal 22 falls, the write request 15
Synchronized with Φ issued in the second memory cell array 5
, A minimum voltage capable of turning on the memory cell is applied from the read voltage generation circuit 12. The minimum voltage at which the memory cell can be turned on is determined from various characteristics of the memory cell. In an ideal memory, the threshold voltage is plus α. The current flowing when each memory cell is turned on is sampled by the sampling circuit 13 for each bit and converted into a voltage. At this time, when only one bit in each memory cell is turned ON and when all the bits are turned ON, the sampling voltage selection circuit 11
, And outputs a detection signal 20. The read voltage generation circuit 12 varies the read voltage according to the detection signal 20. Further, the sampling voltage selection circuit 11 selects the maximum value and the minimum value from the sampling voltage of each memory cell, and sends them to the comparison circuit 9. Therefore, the comparison circuit 9 compares the maximum and minimum sampling voltages from the sampling voltage selection circuit 11 with the voltage (hereinafter referred to as VTM) for reading the first memory cell array 1 from the comparison value selection circuit 10, and If the sampling voltage is small, the correction signal 19 is not output to the write / erase voltage selection circuit 4, and if both the maximum and minimum sampling voltages are high, the correction signal 19 is output. Here, the correction signal 19 differs depending on the difference between the voltage VTM for reading the first memory cell array 1 and the maximum and minimum sampling voltages. If the difference from the VTM is small, a correction signal 19 for increasing the write voltage is output, and if the difference from the VTM is large, a correction signal 19 for decreasing the write voltage is output. The difference between the maximum and minimum sampling voltages is small as long as there is no significant variation, so there is no problem even if it is not taken into consideration. Based on the correction signal 19, the write / erase voltage selection circuit 4 sends a signal for selecting the corrected write voltage to the write / erase voltage switching circuit 7. As a result, the write / erase voltage switching circuit 7 selects one from a plurality of write voltages applied from the high voltage generation circuit 8. In this way, a write voltage suitable for the actual memory cell is always supplied from the next write.
尚、これは書込み時のみ行なわれ、消去時には行なわ
れない。すなわち、メモリのしきい値の変動は書込み状
態のいずれかをチェックすることにより、他方の変動は
推測可能である。従って、消去時には比較回路9におい
て、比較値選択回路10から消去時における補正を加えて
やり、実際の消去電圧を高電圧発生回路8からの複数の
消去電圧から選択してやる。This is performed only at the time of writing, not at the time of erasing. That is, the change in the threshold value of the memory can be estimated by checking any of the write states, and the other change can be estimated. Accordingly, at the time of erasing, the comparison circuit 9 performs correction at the time of erasing from the comparison value selecting circuit 10 and selects an actual erasing voltage from a plurality of erasing voltages from the high voltage generating circuit 8.
本実施例において、書込み電圧の精度を上げるために
は、サンプリングする第二のメモリセルアレイ5を増や
してやれば良いことがわかる。In the present embodiment, it can be seen that the accuracy of the write voltage can be increased by increasing the number of the second memory cell arrays 5 to be sampled.
第3図は本発明の第二の実施例を示す不揮発性メモリ
のブロック図である。FIG. 3 is a block diagram of a nonvolatile memory showing a second embodiment of the present invention.
第3図に示すように、本実施例は前述した第一の実施
例と基本的に同じ動作をするが、第一のメモリセルアレ
イ1の全アドレスあるいは特定のアドレスに対するメモ
リセルをサンプリングするため列デコーダ2および行デ
コーダ3に対しても制御信号が必要になる。すなわち、
本実施例ではメモリセルのしきい値電圧検出専用のメモ
リセルを持つ必要がない上、サンプリング数を任意に可
変することができるという利点がある。As shown in FIG. 3, this embodiment operates basically in the same manner as the above-described first embodiment, except that all the addresses of the first memory cell array 1 or a column for sampling the memory cells corresponding to a specific address. Control signals are also required for decoder 2 and row decoder 3. That is,
This embodiment has the advantage that it is not necessary to have a memory cell dedicated to detecting the threshold voltage of the memory cell, and the sampling number can be arbitrarily varied.
以上説明したように、本発明のEEPROMは書込み消去さ
れるごとに変化するメモリセルの特性を常にサンプリン
グし、その特性に合わせて書込み消去電圧を設定(可
変)することができるので、メモリセルの特性が変化し
ても、安定して書込み消去を行えるという効果がある。
また、本発明は不要なストレスがメモリセルに対して加
わらないようにしているので、メモリセルを長寿命化さ
せることができるという効果がある。As described above, the EEPROM of the present invention can always sample the characteristics of a memory cell that changes every time the data is written or erased, and can set (variable) the write / erase voltage in accordance with the characteristics. Even if the characteristics change, there is an effect that writing and erasing can be performed stably.
Further, since the present invention prevents unnecessary stress from being applied to the memory cell, there is an effect that the life of the memory cell can be extended.
第1図は本発明の第一の実施例を示す不揮発性メモリの
ブロック図、第2図は第1図に示すメモリ各部の信号波
形図、第3図は本発明の第二の実施例を示す不揮発性メ
モリのブロック図である。 1,5……メモリセルアレイ、2……列デコーダ、3……
行デコーダ、4……書込み消去電圧選択回路、7……書
込み消去電圧切換回路、8……高電圧発生回路、9……
比較回路、10……比較値選択回路、11……サンプリング
電圧選択回路、12……読出し電圧発生回路、13……サン
プリング回路、14……書込み消去制御回路、15……書込
み要求、16……消去要求、17……書込み消去電圧、18…
…書込み消去電圧選択信号、19……補正信号、20……検
出信号、21……読み出し電圧。FIG. 1 is a block diagram of a nonvolatile memory showing a first embodiment of the present invention, FIG. 2 is a signal waveform diagram of each part of the memory shown in FIG. 1, and FIG. 3 is a second embodiment of the present invention. It is a block diagram of the non-volatile memory shown. 1,5 ... memory cell array, 2 ... column decoder, 3 ...
Row decoder 4, write / erase voltage selection circuit 7, write / erase voltage switching circuit 8, high voltage generation circuit 9, 9
Comparison circuit, 10: Comparison value selection circuit, 11: Sampling voltage selection circuit, 12: Read voltage generation circuit, 13: Sampling circuit, 14: Write / erase control circuit, 15: Write request, 16: Erase request, 17 ... Write / erase voltage, 18 ...
... write / erase voltage selection signal, 19 ... correction signal, 20 ... detection signal, 21 ... read voltage.
Claims (3)
において、データを記憶する第1のメモリセルと、前記
第1のメモリセルへの書込み消去電圧を設定する小規模
な第2のメモリセルと、前記第2のメモリセルに電荷が
注入されているとき及び注入されていないときに前記第
2のメモリセルのしきい値電圧をサンプリングし、その
中から最大値および最小値を検出する検出手段と、前記
検出手段により検出されたしきい値電圧の最大値および
最小値から前記第1のメモリセルの書込み消去電圧を決
定する書込み消去電圧選択手段とを有し、前記第2のメ
モリセル特性に基づいて前記第1のメモリセルの書込み
消去電圧を変えることを特徴とする不揮発性メモリ。1. An electrically writable and erasable nonvolatile memory, a first memory cell for storing data, and a small second memory cell for setting a write / erase voltage for the first memory cell. Detecting when the charge is injected into the second memory cell and when the charge is not injected, sampling the threshold voltage of the second memory cell and detecting the maximum value and the minimum value from the sampled value Means for determining the write / erase voltage of the first memory cell from the maximum value and the minimum value of the threshold voltage detected by the detection means, and the second memory cell A non-volatile memory, wherein a write / erase voltage of the first memory cell is changed based on characteristics.
しきい値電圧をサンプリングするサンプリング回路と、
前記サンプリング回路から前記しきい値電圧の最大値お
よび最小値を選択するサンプリング電圧選択回路と、前
記サンプリング電圧選択回路からのサンプリング電圧お
よび所定の基準電圧を比較し、前記書込み消去電圧選択
手段に対して前記第1のメモリセルの書込み消去電圧を
変えるための補正信号を作成する比較回路とを備えた請
求項1記載の不揮発性メモリ。2. A sampling circuit for sampling a threshold voltage of the second memory cell;
A sampling voltage selection circuit for selecting a maximum value and a minimum value of the threshold voltage from the sampling circuit, and a sampling voltage and a predetermined reference voltage from the sampling voltage selection circuit, 2. The non-volatile memory according to claim 1, further comprising: a comparison circuit for generating a correction signal for changing a write / erase voltage of said first memory cell.
セルは、共に共通の列デコーダと行デコーダで制御され
る請求項1記載の不揮発性メモリ。3. The nonvolatile memory according to claim 1, wherein said first memory cell and said second memory cell are both controlled by a common column decoder and row decoder.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27883688A JP2734017B2 (en) | 1988-11-02 | 1988-11-02 | Non-volatile memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27883688A JP2734017B2 (en) | 1988-11-02 | 1988-11-02 | Non-volatile memory |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02123597A JPH02123597A (en) | 1990-05-11 |
JP2734017B2 true JP2734017B2 (en) | 1998-03-30 |
Family
ID=17602831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27883688A Expired - Lifetime JP2734017B2 (en) | 1988-11-02 | 1988-11-02 | Non-volatile memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2734017B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2809921B2 (en) * | 1992-03-10 | 1998-10-15 | 富士通株式会社 | Nonvolatile semiconductor memory device |
JP3348466B2 (en) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | Nonvolatile semiconductor device |
JP2919379B2 (en) * | 1996-08-29 | 1999-07-12 | 九州日本電気株式会社 | Semiconductor device and manufacturing method thereof |
JP6249504B1 (en) * | 2016-08-24 | 2017-12-20 | ウィンボンド エレクトロニクス コーポレーション | Semiconductor memory device |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142595A (en) * | 1986-12-05 | 1988-06-14 | Nissan Motor Co Ltd | Nonvolatile storage device |
-
1988
- 1988-11-02 JP JP27883688A patent/JP2734017B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02123597A (en) | 1990-05-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5574879A (en) | Addressing modes for a dynamic single bit per cell to multiple bit per cell memory | |
EP0763241B1 (en) | Dynamic single to multiple bit per cell memory | |
US6992937B2 (en) | Column redundancy for digital multilevel nonvolatile memory | |
US6967867B2 (en) | Semiconductor memory device and method for correcting memory cell data | |
JP2928794B2 (en) | Method for testing electrically programmable memory cells and corresponding integrated circuit | |
US6898117B2 (en) | Multi-bit-per-cell flash EEPROM memory with refresh | |
US5774395A (en) | Electrically erasable reference cell for accurately determining threshold voltage of a non-volatile memory at a plurality of threshold voltage levels | |
US5539690A (en) | Write verify schemes for flash memory with multilevel cells | |
US5982663A (en) | Nonvolatile semiconductor memory performing single bit and multi-bit operations | |
US6558967B1 (en) | Multi-bit-per-cell memory system with numbers of bits per cell set by testing of memory units | |
EP0763240B1 (en) | Bit map addressing schemes for flash memory | |
US9123423B2 (en) | Programming operations in a memory device | |
US7551503B2 (en) | Method for refreshing a flash memory | |
JPH0917191A (en) | Nonvolatile semiconductor memory | |
US20110170346A1 (en) | Non-volatile semiconductor memory device, signal processing system, method for controlling signal processing system, and method for reprogramming non-volatile semiconductor memory device | |
US20020118573A1 (en) | Method for storing data in a nonvolatile memory | |
JP3114630B2 (en) | Nonvolatile semiconductor memory and write / read method | |
KR100338273B1 (en) | Nonvolatile memory device and deterioration detecting method | |
US7796441B2 (en) | Method of reading configuration data in flash memory device | |
JP2734017B2 (en) | Non-volatile memory | |
US20090147574A1 (en) | Flash Memory Device for Determining Most Significant Bit Program | |
US10984861B1 (en) | Reference circuits and methods for resistive memories | |
JPH11126490A (en) | Non-volatile semiconductor memory | |
JPH11126487A (en) | Non-volatile semiconductor memory | |
JPH01263998A (en) | Nonvolatile memory device |