JP2809921B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP2809921B2
JP2809921B2 JP5137392A JP5137392A JP2809921B2 JP 2809921 B2 JP2809921 B2 JP 2809921B2 JP 5137392 A JP5137392 A JP 5137392A JP 5137392 A JP5137392 A JP 5137392A JP 2809921 B2 JP2809921 B2 JP 2809921B2
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【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、不揮発性半導体記憶装置に係り、詳しくは、例えば、EEPROM(Electric The present invention relates to relates to a nonvolatile semiconductor memory device, particularly, for example, EEPROM (Electric
ally Erasable Programmable Read Only Memory )等の分野に用いて好適な、データの再書き込みが可能な不揮発性半導体記憶装置に関する。 ally Erasable Programmable Read Only Memory) or the like fields suitable for use in a nonvolatile semiconductor memory device capable rewrite data. 近年、コンピュータやワードプロセッサ等の情報処理装置の普及に伴い、情報処理装置内部で使用される、例えば、EEPROM、Fl Recently, with the spread of information processing apparatus such as computers and word processors, it is used inside information processing apparatus, for example, EEPROM, Fl
ashEEPROM(以下、単にフラッシュメモリという)等の不揮発性の半導体メモリに代表される不揮発性半導体記憶装置が数多く開発されている。 AshEEPROM (hereinafter, simply referred to as flash memory) nonvolatile semiconductor memory devices have been developed many represented in a non-volatile semiconductor memory or the like.

【0002】これは、一般ユーザがプログラミング可能で、予め書き込まれた所定のデータを電気的に消去することで、再書き込みが可能となる不揮発性メモリである。 [0002] It is a general user can be programmed, by erasing the predetermined data written in advance electrically, a nonvolatile memory rewriting becomes possible. しかし、書き込みや消去には適正な電圧値が存在し、過度の書き込みや消去は、デバイスの劣化を招く。 However, there is proper voltage value to the writing and erasing, excessive writing and erasing, causing degradation of the device.
そこで、適正な書き込み及び消去をすることが必要となる。 Therefore, it is necessary to the proper writing and erasing.

【0003】 [0003]

【従来の技術】従来、予め書き込まれた所定のデータを消去することで再書き込みが可能となる不揮発性メモリである半導体記憶装置としては、例えば、EPROMやEEPROM等が知られている。 Conventionally, as a semiconductor memory device is a nonvolatile memory in which rewrite is possible by erasing the predetermined data written in advance, for example, EPROM or EEPROM or the like are known. ところが、EPROM However, EPROM
はセルサイズが小さいという長所があるものの、データの消去に紫外線を用いるためにデータ消去が面倒であるという短所があり、また、EEPROMはデータを電気的に消去できるためにデータ消去は容易であるという長所があるものの、EPROMと比較してセルサイズが大きいために大容量化しにくいという短所がある。 Although there is an advantage in that the cell size is small, there is a disadvantage that data erasure for use ultraviolet light to erase the data is troublesome and, EEPROM data erasing is easy to be electrically erasing data although there is an advantage in that, there is a disadvantage that large capacity hard due to the large cell size compared to EPROM.

【0004】そこで、これらの各メモリの長所を併せ持つ、例えば、NOR型やNAND型のフラッシュメモリと呼ばれる半導体記憶装置が開発されている。 [0004] Therefore, having these advantages of each memory, for example, a semiconductor memory device has been developed called NOR type or NAND type flash memory. 図6はフラッシュメモリの代表的なセルの断面図である。 6 is a sectional view of a typical cell in a flash memory. 図中、 In the figure,
CGはコントロールゲート、FGはフローティングゲート、DはN +型のドレイン、SはN +型のソース、PS CG is a control gate, FG is a floating gate, D is N + -type drain, S is N + -type source, PS
はP型の基板である。 Is a P-type substrate of.

【0005】図7は図6に示すフラッシュメモリのセルマトリクス構成を示す回路図である。 [0005] FIG. 7 is a circuit diagram showing a cell matrix structure of a flash memory shown in FIG. 図中、Cは各メモリセル、WL xはワード線、BL xはビット線、SL x In the figure, C is the memory cell, WL x denotes a word line, BL x bit line, SL x
はセレクト線を示す。 It shows a select line. (但し、 xは図中におけるijamnを示す)次に作用を説明する。 (Here, x represents i, j, a, m, and n in the figure) will be explained.

【0006】まず、メモリセルCに書き込みを行う場合は、コントロールゲートCG、及びドレインDに高電位電圧V PPが印加され、ドレインD近傍でのアバランシェ注入によりフローティングゲートFGに電子が注入されてメモリセルCがカットオフされる。 [0006] First, when writing to the memory cell C, the control gate CG, and is a high potential voltage V PP is applied to the drain D, and electrons are injected into the floating gate FG memory by the avalanche injection at the drain D near cell C is cut off. 消去する場合は、 If you want to erase,
ドレインDがフロートされた状態でソースSに高電位電圧VPPが印加され、フローティングゲートFGから電子が抜き去られることで、書き込まれたデータの消去がなされる。 High potential voltage VPP is applied in a state where the drain D is float source S, that electrons from the floating gate FG is retracted away, erasing written data is made.

【0007】なお、前述した動作状態におけるコントロールゲートCG、ドレインD、ソースS、基板PSの各電位レベルは表1に示すような値に設定される。 [0007] Incidentally, the control gate CG in the operation state as described above, the drain D, source S, each potential level of the substrate PS is set to the values ​​shown in Table 1.

【0008】 [0008]

【表1】 [Table 1]

【0009】 [0009]

【発明が解決しようとする課題】しかしながら、このような従来の半導体記憶装置にあっては、コントロールゲートCG、及びドレインDに高電位電圧V PPを印加することによって、ドレインD近傍でのアバランシェ注入によりフローティングゲートFGに電子を注入してデータの書き込みを行い、フローティングゲートFGから電子を抜き去ることによって書き込まれたデータの消去を行うという構成となっていたため、以下に述べるような問題点があった。 [SUMMARY OF THE INVENTION However, in such a conventional semiconductor memory device, by applying a high potential voltage V PP to the control gate CG, and the drain D, avalanche injection at the drain D near by injecting electrons into the floating gate FG writes data, because it has composition that erasing the data written by pulled out electrons from the floating gate FG, a problem as described below by It was.

【0010】すなわち、NOR型フラッシュメモリでF [0010] In other words, F in the NOR-type flash memory
−Nチャネリング消去を行う場合、セルトランジスタに対する過度の消去を行うと、非選択のメモリセルがリーク電流を流して導通が起こり、書き込まれたセルの読み出しが不能となるという問題点があった。 When performing -N channeling erase, undue erasing of the cell transistor, the non-selected memory cell occurs conduction by flowing a leak current, there has been a problem that reading of the written cell becomes impossible. また、NAN In addition, NAN
D型フラッシュメモリに対してF−Nチャネリング書き込みを行う場合、過度の書き込みを行うと、非選択のメモリセルの非導通が起こり、書き込みのないセルの読み出しが不能となるとともに、トンネル酸化膜の劣化による信頼性の低下、さらには書き込み及び消去回数が減り、最終的には書き込み及び消去ができなくなるという問題点があった。 When performing F-N channeling writing to D-type flash memory, the undue writing, occurs non-conduction of non-selected memory cell, with the reading of the cell becomes impossible without write, the tunnel oxide film reduction in reliability due to deterioration, further reduces the write and erase times, and finally there is a problem that can not be written and erased.

【0011】そこで、これらの問題点を避けるため、図8に示すように、通常の読み書き時と異なるベリファイ時専用の閾値をセンスアンプに持たせることにより、ベリファイ時にセルトランジスタの閾値電圧を推定し、少しずつ追加書き込み/消去を行うことで閾値電圧の均一化を図る方法がいくつか考えられているが、この場合、 [0011] In order to avoid these problems, as shown in FIG. 8, by providing the threshold value dedicated the verify different from the normal read and write to the sense amplifier, to estimate the threshold voltage of the cell transistor during the verify are believed several methods to achieve uniform threshold voltage by performing additional writing / erasing gradually this case,
少しずつ追加書き込み/消去を行うため、多数回の追加書き込み/消去が必要であり、書き込み/消去に時間がかかるという新たな問題点が生じていた。 In order to perform additional write / erase little by little, it is necessary to add the write / erase of a large number of times, new problem that it takes time to write / erase has occurred.

【0012】[目的]そこで本発明は、少ない書き込み/消去回数で、適切な書き込み/消去を行う不揮発性半導体記憶装置を提供することを目的としている。 [0012] [Object] The present invention is, with a small number of write / erase cycles, and its object is to provide a nonvolatile semiconductor memory device which performs a suitable write / erase.

【0013】 [0013]

【課題を解決するための手段】本発明による不揮発性半導体記憶装置は上記目的達成のため、請求項1の発明では、所定のデータを記憶保持する複数のセルトランジスタと、 書込対象となる所定のセルトランジスタの閾値電 Since the nonvolatile semiconductor memory device according to the present invention SUMMARY OF THE INVENTION The above objects achieved by the present invention of claim 1, comprising a plurality of cell transistors for storing and holding the predetermined data, the write target predetermined threshold power of the cell transistor
圧を測定する閾値電圧測定手段と、該閾値電圧測定手段 And the threshold voltage measuring means for measuring the pressure, the threshold voltage measuring means
によって測定された閾値電圧値と、予め設定された書込 And the threshold voltage value measured by a preset write
みに必要な適正電圧値との差分電圧値を演算する差分電 The difference power to calculate the differential voltage value of a proper voltage value required to wear
圧演算手段と、前記複数のセルトランジスタ中の任意の A pressure calculating means, any in the plurality of cell transistors
セルトランジスタに対して、前記差分電圧演算手段によ The cell transistor, the differential voltage calculating means
って演算された電圧値で書き込みを行う書込手段とを備 Bei and writing means for writing at a voltage value calculated I
え、前記差分電圧演算手段は、高電圧レギュレータを備 For example, the differential voltage calculating means, Bei high voltage regulator
え、前記差分電圧演算手段の演算結果である差分電圧値 For example, the differential voltage value is a calculation result of the difference voltage computing means
に基づいて該高電圧レギュレータの出力電圧を変更し、 Change the output voltage of the high voltage regulator on the basis of,
前記閾値電圧測定手段は、書き込み対象となるセルトラ The threshold voltage measuring means, Serutora to be written
ンジスタと対になるダミーセルのゲート電圧を順次変化 Sequentially changing the gate voltage of the dummy cell to be Njisuta paired
させることにより、該セルトランジスタの閾値電圧を測 By, measuring the threshold voltage of the cell transistor
定し、その後前記セルトランジスタに対し書き込みを行 Constant, and the line write to thereafter said cell transistor
うように構成している。 It is configured to Migihitsuji.

【0014】請求項2の発明では、所定のデータを記憶保持する複数のセルトランジスタと、 消去対象となる所 [0014] In the present invention of claim 2, a plurality of cell transistors for storing and holding the predetermined data, where to be erased
定のセルトランジスタの閾値電圧を測定する閾値電圧測 Measuring the threshold voltage to measure the threshold voltage of the constant of the cell transistor
定手段と、該閾値電圧測定手段によって測定された閾値 A constant section, the threshold measured by the threshold voltage measuring means
電圧値と、予め設定された消去に必要な適正電圧値との And the voltage value, the proper voltage required to erase a preset
差分電圧値を演算する差分電圧演算手段と、前記複数の A differential voltage calculating means for calculating a difference voltage value, said plurality of
セルトランジスタ中の任意のセルトランジスタに対し For any of the cell transistor in the cell transistor
て、前記差分電圧演算手段によって演算された電圧値で Te, at a voltage value calculated by said difference voltage calculating means
消去を行う消去手段と を備え、前記差分電圧演算手段 And a erasure means for erasing the difference voltage computing means
は、高電圧レギュレータを備え、前記差分電圧演算手段 Includes a high voltage regulator, the differential voltage calculating means
の演算結果である差分電圧値に基づいて該高電圧レギュ High voltage regulator on the basis of the difference voltage value is a calculation result
レータの出力電圧を変更し、前記閾値電圧測定手段は、 Change the output voltage of regulator, said threshold voltage measuring means,
消去対象となるセルトランジスタと対になるダミーセル Dummy cell to become a cell transistor and a pair to be erased
のゲート電圧を順次変化させることにより、該セルトラ By sequentially changing the gate voltage of the Serutora
ンジスタの閾値電圧を測定し、その後前記セルトランジ Measuring the threshold voltages of Njisuta, then the Serutoranji
スタに対し消去を行うように構成している。 It is configured so as to erase to the register.

【0015】 [0015]

【0016】 [0016]

【0017】 [0017]

【作用】本発明では、差分電圧演算手段によって演算された電圧値が、書込手段/消去手段における書込電圧/ According to the present invention, the voltage value calculated by the difference voltage calculation means, writing in the write unit / erasing means Voltage /
消去電圧とされるため、追加書き込み/消去を少しずつ行わなくとも、1回で適正な書き込み/消去が可能となる。 Because it is the erase voltage, even without the additional write / erase little by little, it is possible to properly write / erase at once. すなわち、少ない書き込み/消去回数で、適切な書き込み/消去が行われる。 That is, a small number of write / erase cycles, suitable write / erase is performed.

【0018】また、対象となるセルトランジスタに対して所定数回の書き込み/消去の後に、このセルトランジスタの閾値電圧が測定されることにより、素子間のバラツキが吸収され、正確な閾値電圧が測定されるとともに、差動型のセンスアンプを用いて測定することにより、対象となるセルトランジスタの閾値電圧が容易に測定される。 Further, after the write / erase of a predetermined number of times with respect to the cell transistors of interest, by the threshold voltage of the cell transistor is measured, is absorbed variation between elements, accurate threshold voltage is measured together is, by measurement using a differential type sense amplifier, the threshold voltage of the cell transistor of interest is easily measured.

【0019】 [0019]

【実施例】以下、本発明を図面に基づいて説明する。 EXAMPLES The following description will explain the present invention with reference to the drawings. 図1〜5は本発明に係る不揮発性半導体記憶装置の一実施例を示す図であり、図1は本実施例の要部構成を示す図である。 Figure 1-5 is a diagram showing an embodiment of a nonvolatile semiconductor memory device according to the present invention, FIG. 1 is a diagram showing a main configuration of the present embodiment. まず、図1に基づいて構成を説明する。 First, a configuration based on Figure 1.

【0020】本実施例の不揮発性半導体記憶装置は、大別して、セルトランジスタCT、閾値電圧測定手段1、 The nonvolatile semiconductor memory device of this embodiment is roughly the cell transistor CT, threshold voltage measuring means 1,
差分電圧演算手段2、センスアンプ3、書込手段4、消去手段5から構成されている。 Differential voltage computation unit 2, a sense amplifier 3, the writing unit 4, and a deletion unit 5. なお、図中、WLはワード線、DMはダミーセルである。 In the figure, WL denotes a word line, DM is a dummy cell. 閾値電圧測定手段1 Threshold voltage measuring means 1
は、判定部6、制御部7、カウンタ8、DAC9からなり、制御部7からの制御信号により、測定対象となるセルトランジスタCT(以下、対象セルという)の反対側に位置するダミーセルDMに対し、4ビットの出力a, , The determination unit 6, the control unit 7 consists of a counter 8, DAC 9, the control signal from the control unit 7, the measurement subject to cell transistor CT (hereinafter, referred to as target cells) to a dummy cell DM on the opposite side of , 4-bit output a,
b,c,dを有するカウンタ8からDAC9を介して順次インクリメントされたデータを出力し、センスアンプ3からの出力信号に基づいて判定部6により対象セルとダミーセルDMとがバランスされたときのカウンタ8の出力a,b,c,dを対象セルの閾電圧値とするものである。 b counter when, c, and outputs a sequentially incremented data via DAC9 from the counter 8 with d, the target cells and the dummy cells DM are balanced by the determination unit 6 based on the output signal from the sense amplifier 3 8 output a of, b, c, it is an threshold voltage of the target cell d.

【0021】図2は差分電圧演算手段を示す回路図であり、差分電圧演算手段2は、チャージポンプ10、ダイオードD1、抵抗R1、NチャネルMOSトランジスタNM1〜NM9、PチャネルMOSトランジスタPM1 [0021] Figure 2 is a circuit diagram showing a differential voltage computation unit, the difference voltage calculation means 2, a charge pump 10, a diode D1, resistors R1, N-channel MOS transistor NM1~NM9, P-channel MOS transistor PM1
〜PM6から構成されている。 And a ~PM6. なお、NチャネルMOS In addition, N-channel MOS
トランジスタNM5,NM8,NM9はディプリーション型のMOSトランジスタである。 Transistor NM5, NM8, NM9 is a depletion type MOS transistor.

【0022】差分電圧演算手段2は、回路自体に予め所定の高電位電圧値が設定され、カウンタ8からの4ビット出力a,b,c,dをそれぞれ入力として高電位電圧値との差分電圧値を出力するものである。 The differential voltage computation unit 2 is set in advance predetermined high potential voltage value circuit itself, 4-bit output a from the counter 8, b, c, the differential voltage between the high potential voltage value as an input each d and outputs the value. 図3はセンスアンプを示す回路図であり、センスアンプ3は、図3に示すように、NチャネルMOSトランジスタNM11〜 Figure 3 is a circuit diagram showing a sense amplifier, the sense amplifier 3, as shown in FIG. 3, N-channel MOS transistor NM11~
NM14、PチャネルMOSトランジスタPM11,P NM14, P-channel MOS transistor PM11, P
M12から構成された差動型のセンスアンプである。 A differential type sense amplifier that is configured from the M12. なお、NチャネルMOSトランジスタNM11,NM12 In addition, N-channel MOS transistor NM11, NM12
は高耐圧型のMOSトランジスタである。 Is a MOS transistor of the high-voltage type.

【0023】図4は本実施例の動作例を説明するための回路図である。 [0023] FIG. 4 is a circuit diagram for explaining the operation of the present embodiment. 書込手段4及び消去手段5は、図4に示すように、それぞれ高電圧スイッチS1,S2、アンドゲートAND1,AND2から構成されている。 Writing means 4 and the erasing means 5, as shown in FIG. 4, each high voltage switches S1, S2, and an AND gate AND1, AND2. 次に作用を説明する。 Next, a description will be given of the operation. まず、制御部7によりカウンタ8が“0 First, the control unit 7 counter 8 is "0
000”から順次インクリメントされ、DAC9に入力される。 Is sequentially incremented from 000 ", is input to the DAC9.

【0024】DAC9では、入力された4ビットのデジタル値がアナログ値に変換され、カウンタ8から入力された4ビットのデータに対応する電圧レベルの書き込みが、対象セルの対となるダミーセルDMに対して行われる。 [0024] In DAC 9, the digital value of 4 bits inputted is converted into an analog value, a voltage level corresponding to the 4-bit data input from the counter 8 writes, to the dummy cell DM to be paired target cell It is performed Te. そして、対象セルとダミーセルDMとの閾値電圧がセンスアンプ3により比較され、センスアンプ3からの比較結果に基づいて判定部6により対象セルとダミーセルDMとの閾値電圧の大小が判定される。 Then, the threshold voltage of the target cell and the dummy cell DM are compared by the sense amplifier 3, the magnitude of the threshold voltage of the target cell and the dummy cell DM is determined by the determination unit 6 based on the comparison result from the sense amplifier 3.

【0025】具体的には、センスアンプ3からの出力が反転した時点でのカウンタ3の出力値a,b,c,d [0025] More specifically, the output value a of the counter 3 at the time the output from the sense amplifier 3 is inverted, b, c, d
が、対象セルの閾値電圧と認識され、カウンタ8からの4ビットデータ(abcd)が差分電圧演算手段2に出力される。 But is recognized as the threshold voltage of the target cell, 4-bit data from the counter 8 (abcd) is output to the differential voltage computation unit 2. 差分電圧演算手段2は、書き込み/消去に必要な高電位電圧レベルが回路自体に設定されており、この高電位電圧レベルから4ビットデータa,b,c,d Differential voltage computation means 2, the write / high potential voltage level is set to the circuit itself necessary for erasure, 4-bit data a from the high potential voltage level, b, c, d
で表される値を引いた差分電圧が書込手段4及び消去手段5に出力される。 In differential voltage obtained by subtracting the value represented is outputted to the writing unit 4 and deleting means 5.

【0026】書込手段4及び消去手段5では、前述したように、その動作状態に応じて、コントロールゲートC [0026] In writing means 4 and erasing means 5, as described above, in accordance with the operation state, the control gate C
G、ドレインD、ソースS、基板PSの各電位レベルが表1に示すような値とすることによって、所定の書込電圧/消去電圧をもって、書き込み/消去がなされる。 G, drain D, source S, each potential level of the substrate PS by the values ​​as shown in Table 1, with a predetermined write voltage / erasing voltage, the writing / erasing is performed. 図5は本実施例の書き込み及び消去時の動作例を説明するための図であり、この例では、ダミーセルDMに対して、少電位レベルの書き込み/消去を2回行った後に、 Figure 5 is a diagram for explaining an operation example of the writing and erasing of the present embodiment, in this example, with respect to the dummy cell DM, after performing twice the writing / erasing of low potential level,
対象セルの閾値電圧が測定され、次に、適正電圧レベルでの書き込み/消去が行われている。 Measured threshold voltage of the target cell is then being carried out writing / erasing at reasonable voltage levels.

【0027】すなわち、本実施例では、最初に少電位レベルの書き込み/消去を2回行うことで、素子間のバラツキやチャージ抜け等による測定精度の悪化を防止しており、より正確な対象セルの閾値電圧の測定ができるようになっている。 [0027] That is, in this embodiment, by performing first a write / erase a small potential level twice, and to prevent deterioration of the measurement accuracy due to such loss variations and charge between elements, a more accurate target cell and to be able threshold voltage measurements. このように本実施例では、差分電圧演算手段によって演算された電圧値が書込手段/消去手段における書込電圧/消去電圧と設定されるため、追加の書き込み/消去を少しずつ行わなくとも、1回で適正な書き込み/消去ができる。 Thus, in this embodiment, since the voltage value calculated by the difference voltage calculation means is set to a write voltage / erasing voltage in the write unit / erasing means, without performing additional writing / erasing gradually, it is appropriate write / erase at once.

【0028】したがって、少ない書き込み/消去回数で、適切な書き込み/消去を行うことができる。 [0028] Therefore, a small number of write / erase cycles, it is possible to perform appropriate writing / erasing. なお、 It should be noted that,
上記実施例は、素子間のバラツキやチャージ抜け等による測定誤差を防止する目的により3回目の書き込み/消去で書き込み/消去が完了するようになっているが、この回数は任意であり、1回の書き込み/消去で行ってもよいことはいうまでもない。 The above examples are purpose the write / erase in the third write / erase preventing measurement errors due to such loss variations and charge between elements are adapted to complete, this number is arbitrary, once it goes without saying that may be carried out in the write / erase.

【0029】また、対象セルの閾値電圧を測定する際のカウンタのビット数についても、上記実施例に関らず、 [0029] As for the counter number of bits in measuring the threshold voltage of the target cell, regardless of the above embodiments,
自由に設定しても構わない。 It may be set freely. この場合、ビット数を多ビット化することで、より測定精度を上げることができる。 In this case, it is multiple bits the number of bits can be increased more measurement accuracy.

【0030】 [0030]

【発明の効果】本発明では、差分電圧演算手段によって演算された電圧値を、書込手段/消去手段における書込電圧/消去電圧とするため、追加書き込み/消去を少しずつ行わなくとも、1回で適正な書き込み/消去ができる。 In the present invention, the voltage value calculated by the differential voltage calculating means, for the writing voltage / erasing voltage in the write unit / erasing means, without performing additional programming / erasing gradually 1 it is appropriate write / erase times. したがって、少ない書き込み/消去回数で、適切な書き込み/消去を行うことができる。 Therefore, a small number of write / erase cycles, it is possible to perform appropriate writing / erasing.

【0031】また、対象となるセルトランジスタに対して所定数回の書き込み/消去の後に、このセルトランジスタの閾値電圧が測定されることによって、素子間のバラツキを吸収し、正確な閾値電圧を測定することができ、さらに、差動型のセンスアンプを用いて測定することによって、対象となるセルトランジスタの閾値電圧を容易に測定することができる。 Further, after the write / erase of a predetermined number of times with respect to the cell transistors to be, by the threshold voltage of the cell transistor is measured, and absorb variations between elements, measuring the exact threshold voltage it can be further by measuring using a differential type sense amplifier, the threshold voltage of the cell transistor of interest can be easily measured.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本実施例の要部構成を示す図である。 1 is a diagram showing a main configuration of the present embodiment.

【図2】図1の差分電圧演算手段を示す回路図である。 2 is a circuit diagram showing a differential voltage computation unit of FIG.

【図3】図1のセンスアンプを示す回路図である。 FIG. 3 is a circuit diagram showing the sense amplifier shown in FIG. 1.

【図4】本実施例の動作例を説明するための回路図である。 4 is a circuit diagram for explaining the operation of the present embodiment.

【図5】本実施例の書き込み及び消去時の動作例を説明するための図である。 5 is a diagram for explaining an operation example of the writing and erasing of the present embodiment.

【図6】従来のフラッシュメモリにおけるメモリセルの断面図である。 6 is a cross-sectional view of a memory cell in a conventional flash memory.

【図7】従来のフラッシュメモリのセルマトリクス構成を示す回路図である。 7 is a circuit diagram showing a cell matrix structure of a conventional flash memory.

【図8】従来の書き込み及び消去時の動作例を説明するための図である。 8 is a diagram for explaining a conventional write and operation example at the time of erasing.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 閾値電圧測定手段 2 差分電圧演算手段 3 センスアンプ 4 書込手段 5 消去手段 6 判定部 7 制御部 8 カウンタ 9 DAC 10 チャージポンプ CT セルトランジスタ DM ダミーセル NM1〜NM NチャネルMOSトランジスタ PM1〜PM PチャネルMOSトランジスタ CG コントロールゲート FG フローティングゲート D ドレイン S ソース PS 基板 C メモリセル WL xワード線 BL xビット線 SL xセレクト線 1 threshold voltage measuring means 2 differential voltage computation unit 3 sense amplifier 4 writing means 5 deleting means 6 determining unit 7 control unit 8 counter 9 DAC 10 charge pump CT cell transistor DM dummy NM1~NM N-channel MOS transistor PM1~PM P-channel MOS transistor CG control gate FG floating gate D drain S source PS substrate C memory cell WL x word line BL x bit line SL x select line

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】所定のデータを記憶保持する複数のセルトランジスタと、 書込対象となる所定のセルトランジスタの閾値電圧を測 A plurality of cell transistors holding 1. A storing predetermined data, a threshold voltage of a given cell transistors to be write target measurement
    定する閾値電圧測定手段と、 該閾値電圧測定手段によって測定された閾値電圧値と、 And the threshold voltage measuring means for constant, and the threshold voltage value measured by the threshold voltage measuring means,
    予め設定された書込みに必要な適正電圧値との差分電圧 Preset differential voltage between the appropriate voltage required to write
    値を演算する差分電圧演算手段と、 前記複数のセルトランジスタ中の任意のセルトランジス A differential voltage calculating means for calculating a value, any Serutoranjisu in said plurality of cell transistors
    タに対して、前記差分電圧演算手段によって演算された Relative data, calculated by said difference voltage calculating means
    電圧値で書き込みを行う書込手段と、 を備え、 前記差分電圧演算手段は、高電圧レギュレータを備え、 Comprising a writing means for writing a voltage value, wherein the differential voltage calculating means includes a high voltage regulator,
    前記差分電圧演算手段の演算結果である差分電圧値に基 Group difference voltage value is a calculation result of the difference voltage computing means
    づいて該高電圧レギュレータの出力電圧を変更し、 前記閾値電圧測定手段は、書き込み対象となるセルトラ Change the output voltage of the high voltage regulator Zui, the threshold voltage measuring means is a write target Serutora
    ンジスタと対になるダミーセルのゲート電圧を順次変化 Sequentially changing the gate voltage of the dummy cell to be Njisuta paired
    させることにより、該セルトランジスタの閾値電圧を測 By, measuring the threshold voltage of the cell transistor
    定し、その後前記セルトランジスタに対し書き込みを行 Constant, and the line write to thereafter said cell transistor
    ことを特徴とする不揮発性半導体記憶装置。 Cormorant It nonvolatile semiconductor memory device according to claim.
  2. 【請求項2】所定のデータを記憶保持する複数のセルトランジスタと、 消去対象となる所定のセルトランジスタの閾値電圧を測 Wherein a plurality of cell transistors for storing and holding the predetermined data, the threshold voltage of the predetermined cell transistor to be erased measured
    定する閾値電圧測定手段と、 該閾値電圧測定手段によって測定された閾値電圧値と、 And the threshold voltage measuring means for constant, and the threshold voltage value measured by the threshold voltage measuring means,
    予め設定された消去に必要な適正電圧値との差分電圧値 Preset differential voltage value between the appropriate voltage required to erase
    を演算する差分電圧演算手段と、 前記複数のセルトランジスタ中の任意のセルトランジス A differential voltage calculating means for calculating a, any Serutoranjisu in said plurality of cell transistors
    タに対して、前記差分電圧演算手段によって演算された Relative data, calculated by said difference voltage calculating means
    電圧値で消去を行う消去手段と、 を備え、 前記差分電圧演算手段は、高電圧レギュレータを備え、 Comprising an erasing means for erasing a voltage value, wherein the differential voltage calculating means includes a high voltage regulator,
    前記差分電圧演算手段の演算結果である差分電圧値に基 Group difference voltage value is a calculation result of the difference voltage computing means
    づいて該高電圧レギュレータの出力電圧を変更し、 前記閾値電圧測定手段は、消去対象となるセルトランジ Change the output voltage of the high voltage regulator Zui, the threshold voltage measurement means comprises erased Serutoranji
    スタと対になるダミーセルのゲート電圧を順次変化させ Sequentially changing the gate voltage of the dummy cell comprised of a static pair
    ることにより、該セルトランジスタの閾値電圧を測定 The Rukoto, measuring the threshold voltage of the cell transistor
    し、その後前記セルトランジスタに対し消去を行うことを特徴とする不揮発性半導体記憶装置。 And, a non-volatile semiconductor memory device, characterized in that to then the cell transistor is erased.
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