JP2730541B2 - 化合物半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（ＦＥＴ）を含む集積回路等の化合物半導体装置に関
し、特に基板面からのバックゲート効果に対する耐性を
高めた化合物半導体装置に関する。
タ（ＦＥＴ）を含む集積回路等の化合物半導体装置に関
し、特に基板面からのバックゲート効果に対する耐性を
高めた化合物半導体装置に関する。
【０００２】
【従来の技術】ＧａＡｓに代表される化合物半導体はＳ
ｉに比べて大きな電子移動度を有することに特徴があ
り、ＭＥＳ型の電界効果トランジスタ、ショットキーバ
リアダイオード等の超高周波素子を集積化したアナログ
信号増幅回路、論理ゲート、メモリ等の化合物半導体装
置の開発が活発に進められている。しかし、これら化合
物半導体装置を実用化する上で、基板表面にある他の素
子との電位差が基板を介して電界効果トランジスタ（Ｆ
ＥＴ）のチャネル層を変調し、ドレイン電流等の素子特
性に影響を与えるサイドゲート効果、もしくは基板裏面
の接地電極との電位差に伴って生じるバックゲート効果
が大きな問題となっている。
ｉに比べて大きな電子移動度を有することに特徴があ
り、ＭＥＳ型の電界効果トランジスタ、ショットキーバ
リアダイオード等の超高周波素子を集積化したアナログ
信号増幅回路、論理ゲート、メモリ等の化合物半導体装
置の開発が活発に進められている。しかし、これら化合
物半導体装置を実用化する上で、基板表面にある他の素
子との電位差が基板を介して電界効果トランジスタ（Ｆ
ＥＴ）のチャネル層を変調し、ドレイン電流等の素子特
性に影響を与えるサイドゲート効果、もしくは基板裏面
の接地電極との電位差に伴って生じるバックゲート効果
が大きな問題となっている。
【０００３】図４は、化合物半導体のデジタルやアナロ
グ回路でよく用いられるソース・カップル・ＦＥＴロジ
ック（Source Coupled FET logic（ＳＣＦＬ））と呼ば
れる差動増幅回路であって、この種回路は例えば Micha
eI Shur:"GaAs DEVICES AND CIRCUITS" ，PLENUM PRE
SS（New York and London ）の４３５ページに紹介され
ている。図４において、５１はＭＥＳＦＥＴ、５２は抵
抗、５３はダイオード、５４は正電源端子、５５は負電
源端子、５６は入力端子、５７は出力端子である。この
回路でＦＥＴに替えＳｉバイポーラ・トランジスタを用
いたものが、エミッタ・カップル・ロジック（Emitter
coupled logic （ＥＣＬ））と呼ばれる回路である。両
者はほぼ同様な電圧や速度で動作するため、置き換えが
可能であり、使用目的に応じて、回路波形の急峻性や消
費電力等の特性や価格等を勘案して選択される。
グ回路でよく用いられるソース・カップル・ＦＥＴロジ
ック（Source Coupled FET logic（ＳＣＦＬ））と呼ば
れる差動増幅回路であって、この種回路は例えば Micha
eI Shur:"GaAs DEVICES AND CIRCUITS" ，PLENUM PRE
SS（New York and London ）の４３５ページに紹介され
ている。図４において、５１はＭＥＳＦＥＴ、５２は抵
抗、５３はダイオード、５４は正電源端子、５５は負電
源端子、５６は入力端子、５７は出力端子である。この
回路でＦＥＴに替えＳｉバイポーラ・トランジスタを用
いたものが、エミッタ・カップル・ロジック（Emitter
coupled logic （ＥＣＬ））と呼ばれる回路である。両
者はほぼ同様な電圧や速度で動作するため、置き換えが
可能であり、使用目的に応じて、回路波形の急峻性や消
費電力等の特性や価格等を勘案して選択される。
【０００４】化合物半導体装置によりＳｉバイポーラデ
バイスを置き換える場合、同一のパッケージを利用でき
るように、回路チップの形状やボンディング・パッドの
位置を合わせる必要がある。一般的に、ＥＣＬは正電源
接地で使用されるため、Ｓｉバイポーラデバイスを置き
換えることができるようにするために、化合物半導体装
置は、負電源接地ばかりでなく正電源接地で設計される
ことがある。すなわち、通常チップの裏面は、図２に示
すように、放熱と接地を兼ねたパッケージの金属製のキ
ャリア１４に低融点の半田材１３で接着されるが、キャ
リア１４は、図４に示すＳＣＦＬの正電源端子５４また
は負電源端子５５のいずれに接続される場合もあり得
る。而して、いずれの接地方式が採用されるにしろＳＣ
ＦＬでは入力側ＭＥＳＦＥＴ５１のソースは中間の電位
に浮いており、回路動作の結果生じるサイドゲート効果
やバックゲート効果が問題になる。
バイスを置き換える場合、同一のパッケージを利用でき
るように、回路チップの形状やボンディング・パッドの
位置を合わせる必要がある。一般的に、ＥＣＬは正電源
接地で使用されるため、Ｓｉバイポーラデバイスを置き
換えることができるようにするために、化合物半導体装
置は、負電源接地ばかりでなく正電源接地で設計される
ことがある。すなわち、通常チップの裏面は、図２に示
すように、放熱と接地を兼ねたパッケージの金属製のキ
ャリア１４に低融点の半田材１３で接着されるが、キャ
リア１４は、図４に示すＳＣＦＬの正電源端子５４また
は負電源端子５５のいずれに接続される場合もあり得
る。而して、いずれの接地方式が採用されるにしろＳＣ
ＦＬでは入力側ＭＥＳＦＥＴ５１のソースは中間の電位
に浮いており、回路動作の結果生じるサイドゲート効果
やバックゲート効果が問題になる。
【０００５】化合物半導体装置におけるサイドゲート効
果を改善する方法として、半絶縁性ＧａＡｓ基板の上に
形成したＦＥＴの素子間に、プロトンＨ+ 、ボロンイオ
ンＢ + 、酸素イオンＯ+ 等のイオンを注入して欠陥領域
を設けることが、IEEE Electron Device Letters,Vo
l.EDL-4,No.4,pp.102-103,"Self-Aligned Sub-micronGa
te GaAs Integrated Circuits" に提案されている。そ
して、この方法のサイドゲート効果が改善される原理に
ついては電子情報通信学会技術研究報告，Ｖｏｌ．９
１，Ｎｏ．３２１，ＥＤ９１−１１９「Ｂ+ イオン注入
欠陥によるＧａＡｓ素子分離機構」，１９〜２４ページ
に紹介されている。
果を改善する方法として、半絶縁性ＧａＡｓ基板の上に
形成したＦＥＴの素子間に、プロトンＨ+ 、ボロンイオ
ンＢ + 、酸素イオンＯ+ 等のイオンを注入して欠陥領域
を設けることが、IEEE Electron Device Letters,Vo
l.EDL-4,No.4,pp.102-103,"Self-Aligned Sub-micronGa
te GaAs Integrated Circuits" に提案されている。そ
して、この方法のサイドゲート効果が改善される原理に
ついては電子情報通信学会技術研究報告，Ｖｏｌ．９
１，Ｎｏ．３２１，ＥＤ９１−１１９「Ｂ+ イオン注入
欠陥によるＧａＡｓ素子分離機構」，１９〜２４ページ
に紹介されている。
【０００６】しかし、このＦＥＴ構造では、欠陥領域が
基板表面だけに設けられるため、基板の裏面の電位が変
化する場合には効果がなく、さらに基板表面で隣接する
サイドゲート効果を生じさせる電極の面積が問題とする
ＦＥＴより遥かに大きい場合には、欠陥領域の効果が弱
まって基板の深い部分を介した回り込みが多くなり、バ
ックゲート効果が現れるため、ＦＥＴ特性に変動が生じ
る。
基板表面だけに設けられるため、基板の裏面の電位が変
化する場合には効果がなく、さらに基板表面で隣接する
サイドゲート効果を生じさせる電極の面積が問題とする
ＦＥＴより遥かに大きい場合には、欠陥領域の効果が弱
まって基板の深い部分を介した回り込みが多くなり、バ
ックゲート効果が現れるため、ＦＥＴ特性に変動が生じ
る。
【０００７】基板側のバックゲート耐圧を向上させる方
法として、ＦＥＴチャネル層の下に深い準位を有する層
を設けることがいくつか提案されている。図５は、IEE
E,Transactions on Electron Devices,Vol.37,No.1,1
990,pp.46−50，"Anomalies in MODFET's with a L
ow-Temperature Buffer" にて提案された半導体装置
（以下、第１の従来例という）の断面図である。この従
来例は、半絶縁性ＧａＡｓ基板６１上に、低温成長ｉ形
ＧａＡｓ層６２、常温成長ｉ形ＧａＡｓ層６３、ｎ形Ｇ
ａＡｓ層６４を順次成長させ、ｎ形ＧａＡｓ層６４上
に、ソース電極６６、ゲート電極６７、ドレイン電極６
８およびサイドゲート６９を設け、素子間をイオン注入
欠陥層６５により分離したものである。ここで、サイド
ゲートとは、影響を受けるＦＥＴ（ここでは、図の中央
に示されたＦＥＴ）に隣接してこれに対しサイドゲート
効果を生じさせる電極で、ＦＥＴやダイオードの導電領
域や電極等を総称する。通常、ＧａＡｓ系のＭＢＥ成長
は６００℃程度の温度で行うが、この従来例では、バッ
ファ層の一部（６２）を、成長温度を２００〜３００℃
に下げて形成することにより、砒素（Ａｓ）を過剰化し
てこの層に欠陥を発生させている。
法として、ＦＥＴチャネル層の下に深い準位を有する層
を設けることがいくつか提案されている。図５は、IEE
E,Transactions on Electron Devices,Vol.37,No.1,1
990,pp.46−50，"Anomalies in MODFET's with a L
ow-Temperature Buffer" にて提案された半導体装置
（以下、第１の従来例という）の断面図である。この従
来例は、半絶縁性ＧａＡｓ基板６１上に、低温成長ｉ形
ＧａＡｓ層６２、常温成長ｉ形ＧａＡｓ層６３、ｎ形Ｇ
ａＡｓ層６４を順次成長させ、ｎ形ＧａＡｓ層６４上
に、ソース電極６６、ゲート電極６７、ドレイン電極６
８およびサイドゲート６９を設け、素子間をイオン注入
欠陥層６５により分離したものである。ここで、サイド
ゲートとは、影響を受けるＦＥＴ（ここでは、図の中央
に示されたＦＥＴ）に隣接してこれに対しサイドゲート
効果を生じさせる電極で、ＦＥＴやダイオードの導電領
域や電極等を総称する。通常、ＧａＡｓ系のＭＢＥ成長
は６００℃程度の温度で行うが、この従来例では、バッ
ファ層の一部（６２）を、成長温度を２００〜３００℃
に下げて形成することにより、砒素（Ａｓ）を過剰化し
てこの層に欠陥を発生させている。
【０００８】第２の従来例としては、図６に示すよう
に、連続したエピタキシャル成長で深い準位を発生する
不純物をドープした層を設けることが、特開平３−３３
３６号公報にて提案されている。この従来例では、半絶
縁性ＧａＡｓ基板７１上に、ｉ形ＧａＡｓバッファ層７
２、深い準位を発生させる不純物としてＣｒ（クロム）
が約５×１０16ｃｍ-3の濃度にドープされた厚さ４００
ｎｍのＣｒドープＧａＡｓ層７３、ｐ形ＧａＡｓ層７４
およびｎ形ＧａＡｓ層７５を順次エピタキシャル成長さ
せ、ｎ形ＧａＡｓ層７５上にソース電極７６、ゲート電
極７７、ドレイン電極７８を形成している。Ｃｒ以外に
Ｆｅ（鉄）、Ｎｉ（ニッケル）、酸素でも可能とされ、
またＣｒドープＧａＡｓ層７３を、半絶縁性ＧａＡｓ基
板７１とｉ形ＧａＡｓバッファ層７２との間に挿入する
実施例も示されている。
に、連続したエピタキシャル成長で深い準位を発生する
不純物をドープした層を設けることが、特開平３−３３
３６号公報にて提案されている。この従来例では、半絶
縁性ＧａＡｓ基板７１上に、ｉ形ＧａＡｓバッファ層７
２、深い準位を発生させる不純物としてＣｒ（クロム）
が約５×１０16ｃｍ-3の濃度にドープされた厚さ４００
ｎｍのＣｒドープＧａＡｓ層７３、ｐ形ＧａＡｓ層７４
およびｎ形ＧａＡｓ層７５を順次エピタキシャル成長さ
せ、ｎ形ＧａＡｓ層７５上にソース電極７６、ゲート電
極７７、ドレイン電極７８を形成している。Ｃｒ以外に
Ｆｅ（鉄）、Ｎｉ（ニッケル）、酸素でも可能とされ、
またＣｒドープＧａＡｓ層７３を、半絶縁性ＧａＡｓ基
板７１とｉ形ＧａＡｓバッファ層７２との間に挿入する
実施例も示されている。
【０００９】第３の従来例として、図７に示すように、
半絶縁性ＧａＡｓ基板８１内の動作層より深い位置にイ
オン注入欠陥層８２を形成することが、特開平４−４９
６２７号公報により提案されている。この従来例では、
イオン注入欠陥層８２を形成した後、Ｓｉを選択的に注
入してｎ形ＧａＡｓ層８３を形成し、その上にソース電
極８４、ゲート電極８５およびドレイン電極８６を形成
している。イオン注入欠陥層８２を形成するための不純
物としてボロンを選択しこれを１５０ｋｅＶで１×１０
13ｃｍ-2イオン注入しているが、ボロン以外にプロトン
や酸素をイオン注入することも可能とされている。
半絶縁性ＧａＡｓ基板８１内の動作層より深い位置にイ
オン注入欠陥層８２を形成することが、特開平４−４９
６２７号公報により提案されている。この従来例では、
イオン注入欠陥層８２を形成した後、Ｓｉを選択的に注
入してｎ形ＧａＡｓ層８３を形成し、その上にソース電
極８４、ゲート電極８５およびドレイン電極８６を形成
している。イオン注入欠陥層８２を形成するための不純
物としてボロンを選択しこれを１５０ｋｅＶで１×１０
13ｃｍ-2イオン注入しているが、ボロン以外にプロトン
や酸素をイオン注入することも可能とされている。
【００１０】また、これらとは別な従来例として、図８
に示すように、半絶縁性ＧａＡｓ基板９１と裏面電極９
３の間に絶縁膜９２を設けることが、特開昭６３−４８
８６９号公報により提案されている。半絶縁性ＧａＡｓ
基板９１の表面にはイオン注入によりｎ形ＧａＡｓ層９
６が形成され、その上にはソース電極９７、ゲート電極
９８、ドレイン電極９９が形成され、また裏面電極９３
は半田材９４を介してキャリア９５に半田付けされてい
る（以下、これを第４の従来例という）。絶縁膜９２を
設ける目的は基板側へのリーク電流を抑制して耐圧、利
得を改善することである。絶縁膜の材料としてはＳｉ
Ｎ、ＳｉＯ、ＳｉＯＮ等が用いられる。
に示すように、半絶縁性ＧａＡｓ基板９１と裏面電極９
３の間に絶縁膜９２を設けることが、特開昭６３−４８
８６９号公報により提案されている。半絶縁性ＧａＡｓ
基板９１の表面にはイオン注入によりｎ形ＧａＡｓ層９
６が形成され、その上にはソース電極９７、ゲート電極
９８、ドレイン電極９９が形成され、また裏面電極９３
は半田材９４を介してキャリア９５に半田付けされてい
る（以下、これを第４の従来例という）。絶縁膜９２を
設ける目的は基板側へのリーク電流を抑制して耐圧、利
得を改善することである。絶縁膜の材料としてはＳｉ
Ｎ、ＳｉＯ、ＳｉＯＮ等が用いられる。
【００１１】
【発明が解決しようとする課題】上述した第１の従来例
では、低温のエピタキシャル成長で結晶性の悪い層を設
けなければならないため上層に欠陥が伝搬し易く、チャ
ネル層の移動度を下げＦＥＴ特性を悪くする。この従来
例では、十分のバックゲート耐量を得るにはエピタキシ
ャル成長の温度を下げ低温エピタキシャル層の膜厚を厚
くしなければならないため、結晶性が良くキャリア移動
度の高い動作層を得ることが難しくｇｍや均一性等のＦ
ＥＴ特性も悪い。
では、低温のエピタキシャル成長で結晶性の悪い層を設
けなければならないため上層に欠陥が伝搬し易く、チャ
ネル層の移動度を下げＦＥＴ特性を悪くする。この従来
例では、十分のバックゲート耐量を得るにはエピタキシ
ャル成長の温度を下げ低温エピタキシャル層の膜厚を厚
くしなければならないため、結晶性が良くキャリア移動
度の高い動作層を得ることが難しくｇｍや均一性等のＦ
ＥＴ特性も悪い。
【００１２】また、第２の従来例では、実施例で記載さ
れたようなＣｒ濃度（５×１０16ｃｍ-3）や膜厚４００
ｎｍ程度では、キャリアの平均自由行程（デバイ長）が
優り、バックゲート効果を抑制する効果は少ない。バッ
クゲート耐量を向上させようとしてＣｒ濃度を高くする
と結晶性が悪化して第１の実施例と同様の問題が起こる
上に、欠陥と同時に浅い準位が発生して抵抗率が下がり
好ましくない。また、この層を厚くすれば成長時間が長
くなり生産性が落ちる。
れたようなＣｒ濃度（５×１０16ｃｍ-3）や膜厚４００
ｎｍ程度では、キャリアの平均自由行程（デバイ長）が
優り、バックゲート効果を抑制する効果は少ない。バッ
クゲート耐量を向上させようとしてＣｒ濃度を高くする
と結晶性が悪化して第１の実施例と同様の問題が起こる
上に、欠陥と同時に浅い準位が発生して抵抗率が下がり
好ましくない。また、この層を厚くすれば成長時間が長
くなり生産性が落ちる。
【００１３】また、第３の従来例では、通常使用されて
いるイオン注入装置の加速エネルギーは２００ｋｅＶ程
度であるため、軽いボロンでも１μｍ程度しか入らな
い。そして、チャネル層を活性化する熱処理で基板側の
結晶性が回復し、デバイ長も回復するため、第２の従来
例と同様に効果がなくなる。熱処理温度を下げれば、チ
ャネル層の活性化が不完全でＦＥＴ特性が劣化する。ま
た、チャネルの活性化後に、ボロンをイオン注入するこ
とも考えられるが、同公報にも記載のあるようにこのイ
オン注入により活性層に多数の欠陥が導入されるため、
好ましくない。
いるイオン注入装置の加速エネルギーは２００ｋｅＶ程
度であるため、軽いボロンでも１μｍ程度しか入らな
い。そして、チャネル層を活性化する熱処理で基板側の
結晶性が回復し、デバイ長も回復するため、第２の従来
例と同様に効果がなくなる。熱処理温度を下げれば、チ
ャネル層の活性化が不完全でＦＥＴ特性が劣化する。ま
た、チャネルの活性化後に、ボロンをイオン注入するこ
とも考えられるが、同公報にも記載のあるようにこのイ
オン注入により活性層に多数の欠陥が導入されるため、
好ましくない。
【００１４】最後の第４の従来例では、挿入した絶縁膜
は熱伝導が悪いため薄くする必要があるが、薄くすると
容量が大きくなる。絶縁膜と半絶縁性基板との積層体は
容量と抵抗の直列体を構成するが、絶縁膜の容量が大き
いため、図４のＳＣＦＬで中間的に浮いたＦＥＴのソー
ス電位が回路動作で瞬間的に正側に大きく変化しようと
した場合、ゲート直下のチャネル・基板界面は絶縁膜の
容量で電位変化が遅れるため、瞬間的にバックゲート効
果が生じてチャネル電流（ドレイン電流）が絞られ、ソ
ース電位の変化を遅らせる。すなわち、高抵抗の誘電膜
を基板下に挿入することはバックゲート耐量を向上させ
る効果は有しない。したがって、本発明の解決すべき課
題は、ＦＥＴチャネル層に影響を与えず、また生産性を
低下させることなく、バックゲート効果を抑制すること
ができるようにすることである。
は熱伝導が悪いため薄くする必要があるが、薄くすると
容量が大きくなる。絶縁膜と半絶縁性基板との積層体は
容量と抵抗の直列体を構成するが、絶縁膜の容量が大き
いため、図４のＳＣＦＬで中間的に浮いたＦＥＴのソー
ス電位が回路動作で瞬間的に正側に大きく変化しようと
した場合、ゲート直下のチャネル・基板界面は絶縁膜の
容量で電位変化が遅れるため、瞬間的にバックゲート効
果が生じてチャネル電流（ドレイン電流）が絞られ、ソ
ース電位の変化を遅らせる。すなわち、高抵抗の誘電膜
を基板下に挿入することはバックゲート耐量を向上させ
る効果は有しない。したがって、本発明の解決すべき課
題は、ＦＥＴチャネル層に影響を与えず、また生産性を
低下させることなく、バックゲート効果を抑制すること
ができるようにすることである。
【００１５】
【課題を解決するための手段】上述した課題は、半絶縁
性基板の裏面にイオン注入により欠陥層を形成すること
により解決することができる。
性基板の裏面にイオン注入により欠陥層を形成すること
により解決することができる。
【００１６】
【発明の実施の形態】本発明による化合物半導体装置
は、半絶縁性半導体基板の表面に電界効果トランジスタ
素子が形成され、前記半絶縁性半導体基板の裏面にイオ
ン注入による欠陥層が形成されていることを特徴として
いる。上記の欠陥層を形成するために注入されるイオン
は、好ましくはＢ（ホウ素）、Ｎ（窒素）、Ｏ（酸素）
またはＦ（弗素）のイオンである。
は、半絶縁性半導体基板の表面に電界効果トランジスタ
素子が形成され、前記半絶縁性半導体基板の裏面にイオ
ン注入による欠陥層が形成されていることを特徴として
いる。上記の欠陥層を形成するために注入されるイオン
は、好ましくはＢ（ホウ素）、Ｎ（窒素）、Ｏ（酸素）
またはＦ（弗素）のイオンである。
【００１７】イオン注入で生じさせた厚さ１μｍ程度の
欠陥層では、再結合中心としての能力が従来例にあった
Ｃｒ、Ｆｅ、Ｎｉ、Ｏ等の結晶中不純物に比べると遥か
に高く、回路動作で変化する表面電極から半絶縁性基板
中に注入される正孔を高速に消滅させることができる。
基板裏面にこの欠陥層を設けると、ソース電位が変化し
てもゲート直下のチャネル・基板界面の電位は、基板裏
面の電位に引っ張られることがなくなり、バックゲート
効果が抑制される。また、基板中に蓄積される正孔が高
速に消滅されるため、パルス応答も改善される。
欠陥層では、再結合中心としての能力が従来例にあった
Ｃｒ、Ｆｅ、Ｎｉ、Ｏ等の結晶中不純物に比べると遥か
に高く、回路動作で変化する表面電極から半絶縁性基板
中に注入される正孔を高速に消滅させることができる。
基板裏面にこの欠陥層を設けると、ソース電位が変化し
てもゲート直下のチャネル・基板界面の電位は、基板裏
面の電位に引っ張られることがなくなり、バックゲート
効果が抑制される。また、基板中に蓄積される正孔が高
速に消滅されるため、パルス応答も改善される。
【００１８】本発明による化合物半導体装置では、基板
表面にＦＥＴ素子を形成した後に裏面全面にイオン注入
することになり、追加する工程は１工程だけである。ま
た、第１〜第３の従来例のように、ＦＥＴのチャネル層
の下に接近して深い準位層を設けようとするとチャネル
層が影響を受け、ＦＥＴ特性が悪化する問題があるが、
本発明では基板裏面へのイオン注入であるため、表面の
ＦＥＴの特性に悪影響を及ぼすことはない。また、通
常、チップ化する前に裏面を研磨して基板を薄くする。
このような機械的な研磨損傷は、イオン注入の荷電粒子
に比べるとエネルギが低いため損傷深さは遥かに小さ
く、再結合中心としての能力も殆どない。
表面にＦＥＴ素子を形成した後に裏面全面にイオン注入
することになり、追加する工程は１工程だけである。ま
た、第１〜第３の従来例のように、ＦＥＴのチャネル層
の下に接近して深い準位層を設けようとするとチャネル
層が影響を受け、ＦＥＴ特性が悪化する問題があるが、
本発明では基板裏面へのイオン注入であるため、表面の
ＦＥＴの特性に悪影響を及ぼすことはない。また、通
常、チップ化する前に裏面を研磨して基板を薄くする。
このような機械的な研磨損傷は、イオン注入の荷電粒子
に比べるとエネルギが低いため損傷深さは遥かに小さ
く、再結合中心としての能力も殆どない。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。同図に示されるように、半絶縁性ＧａＡ
ｓ基板１の表面には、Ｓｉのイオン注入とその後の８０
０℃の活性化熱処理により形成されたｎ形ＧａＡｓ層２
が設けられており、その上にはソース電極６、ゲート電
極７およびドレイン電極８が形成されている。各素子間
はボロンイオンＢ+ の注入により形成された素子分離欠
陥層３により分離されている。素子形成後、半絶縁性Ｇ
ａＡｓ基板１の裏面は厚さ３００μｍになるまで研磨さ
れ、その研磨された裏面全面にボロンイオンＢ+ が加速
エネルギー１８０ｋｅＶ、注入ドース１×１０14ｃｍ-2
でイオン注入されて裏面欠陥層４が形成されている。裏
面欠陥層４の下面には、Ｔｉ−Ａｕ（厚さ：２０ｎｍ，
３００ｎｍ）の裏面電極５が設けられている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図である。同図に示されるように、半絶縁性ＧａＡ
ｓ基板１の表面には、Ｓｉのイオン注入とその後の８０
０℃の活性化熱処理により形成されたｎ形ＧａＡｓ層２
が設けられており、その上にはソース電極６、ゲート電
極７およびドレイン電極８が形成されている。各素子間
はボロンイオンＢ+ の注入により形成された素子分離欠
陥層３により分離されている。素子形成後、半絶縁性Ｇ
ａＡｓ基板１の裏面は厚さ３００μｍになるまで研磨さ
れ、その研磨された裏面全面にボロンイオンＢ+ が加速
エネルギー１８０ｋｅＶ、注入ドース１×１０14ｃｍ-2
でイオン注入されて裏面欠陥層４が形成されている。裏
面欠陥層４の下面には、Ｔｉ−Ａｕ（厚さ：２０ｎｍ，
３００ｎｍ）の裏面電極５が設けられている。
【００２０】次に、パッケージへの組立方法を図２を参
照して説明する。ウェハをダイシングすることによりチ
ップ１１を切り出し、その裏面電極５を、キャリア１４
のＡｕメッキ層上に、ＡｕＳｎ等の半田材１３により固
着する。チップ表面のパッド１５とセラミック板１８の
表面に形成された端子配線１７との間をＡｕ線１６で接
続する。
照して説明する。ウェハをダイシングすることによりチ
ップ１１を切り出し、その裏面電極５を、キャリア１４
のＡｕメッキ層上に、ＡｕＳｎ等の半田材１３により固
着する。チップ表面のパッド１５とセラミック板１８の
表面に形成された端子配線１７との間をＡｕ線１６で接
続する。
【００２１】基板裏面にイオン注入する注入ドースは、
半田材の加熱温度による欠陥の回復を考慮する必要があ
るが、３００〜４００℃程度であれば、１×１０13〜１
×１０15ｃｍ-2程度の条件が妥当である。また、加速エ
ネルギーはイオン注入装置の最大能力で、深く設けるこ
とが望ましい。Ｂ+ を１８０ｋｅＶを注入した場合の欠
陥深さは約１μｍである。欠陥層の厚さとして、各位置
の欠陥状態は通過したイオン量にほぼ比例し、ＬＳＳ分
布（正規分布と類似）を無限遠から積分すれば各点の通
過イオン量が求められ、欠陥状態は表面から指数関数で
減少する分布となる。欠陥層の厚さは簡単にはＬＳＳ分
布のピーク深さＲｐの２倍もしくは３倍として見積るこ
とができる。
半田材の加熱温度による欠陥の回復を考慮する必要があ
るが、３００〜４００℃程度であれば、１×１０13〜１
×１０15ｃｍ-2程度の条件が妥当である。また、加速エ
ネルギーはイオン注入装置の最大能力で、深く設けるこ
とが望ましい。Ｂ+ を１８０ｋｅＶを注入した場合の欠
陥深さは約１μｍである。欠陥層の厚さとして、各位置
の欠陥状態は通過したイオン量にほぼ比例し、ＬＳＳ分
布（正規分布と類似）を無限遠から積分すれば各点の通
過イオン量が求められ、欠陥状態は表面から指数関数で
減少する分布となる。欠陥層の厚さは簡単にはＬＳＳ分
布のピーク深さＲｐの２倍もしくは３倍として見積るこ
とができる。
【００２２】イオン種として、質量が軽いほうが深く注
入できる。しかし、プロトン（Ｈ+）やアルファ線（Ｈ
ｅ+ ）による損傷は５００℃程度の熱処理で急速に回復
するため、好ましくない。質量が小さいため、質量が大
きなＧａやＡｓには影響が小さいためと考えられる。ま
た、ＢｅやＣは５００〜６００℃でｐ形に活性化するた
め、好ましくない。したがって、利用できる元素はＢ
（ホウ素）、Ｎ（窒素）、Ｏ（酸素）、Ｆ（弗素）等で
ある。各々の元素の注入ドースは、質量が近いため前記
のＢの条件範囲と同様でよい。
入できる。しかし、プロトン（Ｈ+）やアルファ線（Ｈ
ｅ+ ）による損傷は５００℃程度の熱処理で急速に回復
するため、好ましくない。質量が小さいため、質量が大
きなＧａやＡｓには影響が小さいためと考えられる。ま
た、ＢｅやＣは５００〜６００℃でｐ形に活性化するた
め、好ましくない。したがって、利用できる元素はＢ
（ホウ素）、Ｎ（窒素）、Ｏ（酸素）、Ｆ（弗素）等で
ある。各々の元素の注入ドースは、質量が近いため前記
のＢの条件範囲と同様でよい。
【００２３】比較のために、まず表面の単体ＦＥＴ素子
は共通で裏面に欠陥層がない場合のバックゲート特性を
測定した。ゲートしきい電圧ＶT が−１．０Ｖの素子に
ドレイン電圧＋５．０Ｖを印加した状態で、裏面電極の
バックゲート電圧が０Ｖのときのドレイン電流が、１０
％減少するバックゲート電圧（バックゲート耐圧：基板
裏面に印加される電圧）は約−３．０Ｖであった。一
方、本実施例の場合には、バックゲート耐圧は−１０〜
−１２Ｖ程度にまで向上した。
は共通で裏面に欠陥層がない場合のバックゲート特性を
測定した。ゲートしきい電圧ＶT が−１．０Ｖの素子に
ドレイン電圧＋５．０Ｖを印加した状態で、裏面電極の
バックゲート電圧が０Ｖのときのドレイン電流が、１０
％減少するバックゲート電圧（バックゲート耐圧：基板
裏面に印加される電圧）は約−３．０Ｖであった。一
方、本実施例の場合には、バックゲート耐圧は−１０〜
−１２Ｖ程度にまで向上した。
【００２４】ＳＣＦＬによるパルス増幅回路をパッケー
ジに組み立てて評価した。電源電圧５．０Ｖにおいて、
入力信号として１ｎ秒でマーク率が１／８〜７／８とラ
ンダムに変化する１．０Ｖｐ−ｐの信号を印加した。裏
面に欠陥層がない場合、裏面電位を正電源か負電源に接
地することでマーク応答（立ち上がり、立ち下がり波形
の急峻性）に変化があった。正側では応答が速い場合も
あるが、応答のマーク率による違いが大きい。負側では
応答は少し遅いが、応答のマーク率による違いは小さく
なる。一方、本実施例の欠陥層を設けたものでは、裏面
電位による応答の違いは少なく、応答のマーク率変動が
改善され、応答も速い状態にある。
ジに組み立てて評価した。電源電圧５．０Ｖにおいて、
入力信号として１ｎ秒でマーク率が１／８〜７／８とラ
ンダムに変化する１．０Ｖｐ−ｐの信号を印加した。裏
面に欠陥層がない場合、裏面電位を正電源か負電源に接
地することでマーク応答（立ち上がり、立ち下がり波形
の急峻性）に変化があった。正側では応答が速い場合も
あるが、応答のマーク率による違いが大きい。負側では
応答は少し遅いが、応答のマーク率による違いは小さく
なる。一方、本実施例の欠陥層を設けたものでは、裏面
電位による応答の違いは少なく、応答のマーク率変動が
改善され、応答も速い状態にある。
【００２５】上記のような特性を示すのは、裏面欠陥層
がない裏面を負側にした場合、バックゲート効果が生じ
た状態でＦＥＴの相互コンダクタンスｇｍが下がるため
に遅くなるが、裏面を正側にした場合に比較して自分自
身もしくは他の素子からの正孔でチャネル・基板界面が
変動することがなくなり、チャネル・基板界面電位が裏
面電位に従うためにマーク率依存性が少なくなると考え
られる。また、基板裏面に欠陥層を設けた本発明の場合
には、表面電極の変化に対して半絶縁性基板中に帯電す
る正孔が急速に消滅されて、チャネル・基板界面の変動
が少なくなるため、高いｇｍを維持したままでマーク率
依存性が少なくなると考えられる。
がない裏面を負側にした場合、バックゲート効果が生じ
た状態でＦＥＴの相互コンダクタンスｇｍが下がるため
に遅くなるが、裏面を正側にした場合に比較して自分自
身もしくは他の素子からの正孔でチャネル・基板界面が
変動することがなくなり、チャネル・基板界面電位が裏
面電位に従うためにマーク率依存性が少なくなると考え
られる。また、基板裏面に欠陥層を設けた本発明の場合
には、表面電極の変化に対して半絶縁性基板中に帯電す
る正孔が急速に消滅されて、チャネル・基板界面の変動
が少なくなるため、高いｇｍを維持したままでマーク率
依存性が少なくなると考えられる。
【００２６】第４の従来例と比較するために、裏面欠陥
層を有しない厚さ３００μｍの基板の裏面に厚さ２００
ｎｍのＳｉＮ膜をプラズマＣＶＤ法により設け、その上
に裏面電極を形成した試料を作製した。この試料では単
体ＦＥＴでドレイン電圧＋５．０Ｖでドレイン電流が流
れた状態で、裏面電位を０Ｖから−５Ｖとパルス変化さ
せた場合、数ｍ秒間のドレイン電流の減少が見られた。
一方、裏面に欠陥層を設けた本実施例では測定系を介し
たμ秒台の小さなノイズはあるが、数ｍ秒と長い変動は
見られなかった。
層を有しない厚さ３００μｍの基板の裏面に厚さ２００
ｎｍのＳｉＮ膜をプラズマＣＶＤ法により設け、その上
に裏面電極を形成した試料を作製した。この試料では単
体ＦＥＴでドレイン電圧＋５．０Ｖでドレイン電流が流
れた状態で、裏面電位を０Ｖから−５Ｖとパルス変化さ
せた場合、数ｍ秒間のドレイン電流の減少が見られた。
一方、裏面に欠陥層を設けた本実施例では測定系を介し
たμ秒台の小さなノイズはあるが、数ｍ秒と長い変動は
見られなかった。
【００２７】［第２の実施例］図３は、本発明の第２の
実施例を示す断面図である。本実施例は高出力ＦＥＴに
発明を適用した場合に関する。高出力ＦＥＴでは、放熱
を良くするため半絶縁性ＧａＡｓ基板２１を３０μｍ程
度まで薄くし、ソース・インダクタンスを低減するた
め、ソース電極２３に合わせて基板裏面からバイアホー
ル２６を開け、裏面電極２７となるＡｕメッキ層により
このバイアホール内を充填することにより素子電極２３
を接地することが行なわれる（例えば、「ＧａＡｓ電界
効果トランジスタの基礎」、電子情報通信学会発行、２
１３ページ）。
実施例を示す断面図である。本実施例は高出力ＦＥＴに
発明を適用した場合に関する。高出力ＦＥＴでは、放熱
を良くするため半絶縁性ＧａＡｓ基板２１を３０μｍ程
度まで薄くし、ソース・インダクタンスを低減するた
め、ソース電極２３に合わせて基板裏面からバイアホー
ル２６を開け、裏面電極２７となるＡｕメッキ層により
このバイアホール内を充填することにより素子電極２３
を接地することが行なわれる（例えば、「ＧａＡｓ電界
効果トランジスタの基礎」、電子情報通信学会発行、２
１３ページ）。
【００２８】まず、半絶縁性ＧａＡｓ基板２１上に、イ
オン注入法によりｎ形ＧａＡｓ層２２を設け、その上に
ソース電極２３、ゲート電極２４およびドレイン電極２
５を形成する。その後、上述したように、基板を３０μ
ｍ程度の厚さになるまで研磨し、ソース電極下にバイア
ホール２６を開孔する。その上で、裏面にＢ+ を注入し
て裏面欠陥層２８を形成する。イオン注入の条件は第１
の実施例に示した範囲で行なう。また、裏面からのイオ
ン注入が電極面に当たっても、裏面電極２７の初期層を
スパッタ蒸着する前にＡｒプラズマによるクリーニング
を行なえば、導通不良には至らない。このように裏面に
欠陥層を設けると大振幅のパルス増幅で波形変化の急峻
性が改善される。半絶縁性ＧａＡｓ基板中に蓄積される
正孔の消滅が有効に寄与しているためと考えられる。本
実施例は例えば光通信の光変調器駆動５Ｖｐ−ｐ出力用
デバイスとして有効である。
オン注入法によりｎ形ＧａＡｓ層２２を設け、その上に
ソース電極２３、ゲート電極２４およびドレイン電極２
５を形成する。その後、上述したように、基板を３０μ
ｍ程度の厚さになるまで研磨し、ソース電極下にバイア
ホール２６を開孔する。その上で、裏面にＢ+ を注入し
て裏面欠陥層２８を形成する。イオン注入の条件は第１
の実施例に示した範囲で行なう。また、裏面からのイオ
ン注入が電極面に当たっても、裏面電極２７の初期層を
スパッタ蒸着する前にＡｒプラズマによるクリーニング
を行なえば、導通不良には至らない。このように裏面に
欠陥層を設けると大振幅のパルス増幅で波形変化の急峻
性が改善される。半絶縁性ＧａＡｓ基板中に蓄積される
正孔の消滅が有効に寄与しているためと考えられる。本
実施例は例えば光通信の光変調器駆動５Ｖｐ−ｐ出力用
デバイスとして有効である。
【００２９】以上好ましい実施例について説明したが本
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例ではチャネル層をイオン
注入法により形成する例で説明したが、エピタキシャル
成長法により形成してもよく、またｎ形ＧａＡｓ層に代
えＡｌＧａＡｓ／ＩｎＧａＡｓ等の二次元電子ガスを利
用したチャネルを用いてもよい。また、チップを固定す
る導電材には、低融点金属の半田以外に、導電性接着材
を用いてもよい。
発明はこれら実施例に限定されるものではなく、特許請
求の範囲に記載された範囲内において適宜の変更が可能
なものである。例えば、実施例ではチャネル層をイオン
注入法により形成する例で説明したが、エピタキシャル
成長法により形成してもよく、またｎ形ＧａＡｓ層に代
えＡｌＧａＡｓ／ＩｎＧａＡｓ等の二次元電子ガスを利
用したチャネルを用いてもよい。また、チップを固定す
る導電材には、低融点金属の半田以外に、導電性接着材
を用いてもよい。
【００３０】
【発明の効果】以上に説明したように、本発明による化
合物半導体装置は、半絶縁性基板の裏面にイオン注入法
により欠陥層を設けたものであるので、バックゲート効
果を抑制し、マーク率の変動等に対するパルス応答性を
改善することができる。また、この効果を素子形成後の
１工程の追加のみで実現することができ、さらに基板裏
面への追加工程であるため、基板表面のＦＥＴ素子への
悪影響を与えないようにすることができる。
合物半導体装置は、半絶縁性基板の裏面にイオン注入法
により欠陥層を設けたものであるので、バックゲート効
果を抑制し、マーク率の変動等に対するパルス応答性を
改善することができる。また、この効果を素子形成後の
１工程の追加のみで実現することができ、さらに基板裏
面への追加工程であるため、基板表面のＦＥＴ素子への
悪影響を与えないようにすることができる。
【図１】本発明の第１の実施例の断面図。
【図２】本発明の第１の実施例の実装状態を示す断面
図。
図。
【図３】本発明の第２の実施例の断面図。
【図４】従来技術の課題を説明するための回路図。
【図５】第１の従来例の断面図。
【図６】第２の従来例の断面図。
【図７】第３の従来例の断面図。
【図８】第４の従来例の断面図。
１、２１、６１、７１、８１、９１ 半絶縁性ＧａＡｓ
基板 ２、２２、６４、７５、８３、９６ ｎ形ＧａＡｓ層 ３ 素子分離欠陥層 ４、２８ 裏面欠陥層 ５、２７、９３ 裏面電極 １１ チップ １３、９４ 半田材 １４、９５ キャリア １５ パッド １６ Ａｕ線 １７ 端子配線 １８ セラミック板 ６、２３、６６、７６、８４、９７ ソース電極 ７、２４、６７、７７、８５、９８ ゲート電極 ８、２５、６８、７８、８６、９９ ドレイン電極 ２６ バイアホール ５１ ＭＥＳＦＥＴ ５２ 抵抗 ５３ ダイオード ５４ 正電源端子 ５５ 負電源端子 ５６ 入力端子 ５７ 出力端子 ６２ 低温成長ｉ形ＧａＡｓ層 ６３ 常温成長ｉ形ＧａＡｓ層 ６５、８２ イオン注入欠陥層 ６９ サイドゲート ７２ ｉ形ＧａＡｓバッファ層 ７３ ＣｒドープＧａＡｓ層 ７４ ｐ形ＧａＡｓ層 ９２ 絶縁膜
基板 ２、２２、６４、７５、８３、９６ ｎ形ＧａＡｓ層 ３ 素子分離欠陥層 ４、２８ 裏面欠陥層 ５、２７、９３ 裏面電極 １１ チップ １３、９４ 半田材 １４、９５ キャリア １５ パッド １６ Ａｕ線 １７ 端子配線 １８ セラミック板 ６、２３、６６、７６、８４、９７ ソース電極 ７、２４、６７、７７、８５、９８ ゲート電極 ８、２５、６８、７８、８６、９９ ドレイン電極 ２６ バイアホール ５１ ＭＥＳＦＥＴ ５２ 抵抗 ５３ ダイオード ５４ 正電源端子 ５５ 負電源端子 ５６ 入力端子 ５７ 出力端子 ６２ 低温成長ｉ形ＧａＡｓ層 ６３ 常温成長ｉ形ＧａＡｓ層 ６５、８２ イオン注入欠陥層 ６９ サイドゲート ７２ ｉ形ＧａＡｓバッファ層 ７３ ＣｒドープＧａＡｓ層 ７４ ｐ形ＧａＡｓ層 ９２ 絶縁膜
Claims (4)
- 【請求項１】 半絶縁性半導体基板の表面に電界効果ト
ランジスタ素子が形成され、前記半絶縁性半導体基板の
裏面にイオン注入による欠陥層が形成されていることを
特徴とする化合物半導体装置。 - 【請求項２】 複数の電界効果トランジスタ素子が形成
され、それらが基板表面に形成されたイオン注入による
欠陥層により互いに分離されていることを特徴とする請
求項１記載の化合物半導体装置。 - 【請求項３】 前記欠陥層が、Ｂ（ホウ素）、Ｎ（窒
素）、Ｏ（酸素）またはＦ（弗素）のイオン注入によっ
て形成されたものであることを特徴とする請求項１記載
の化合物半導体装置。 - 【請求項４】 前記裏面の欠陥層の下面に電極が形成さ
れ、この電極がろう材にてパッケージの電極上に固定さ
れていることを特徴とする請求項１記載の化合物半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042400A JP2730541B2 (ja) | 1996-02-29 | 1996-02-29 | 化合物半導体装置 |
| US08/806,985 US6420775B1 (en) | 1996-02-29 | 1997-02-26 | Compound semiconductor device having an ion implanted defect-rich layer for improved backgate effect suppression |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8042400A JP2730541B2 (ja) | 1996-02-29 | 1996-02-29 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09237796A JPH09237796A (ja) | 1997-09-09 |
| JP2730541B2 true JP2730541B2 (ja) | 1998-03-25 |
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ID=12635027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8042400A Expired - Fee Related JP2730541B2 (ja) | 1996-02-29 | 1996-02-29 | 化合物半導体装置 |
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| US (1) | US6420775B1 (ja) |
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| JPH06216137A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-02-29 JP JP8042400A patent/JP2730541B2/ja not_active Expired - Fee Related
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1997
- 1997-02-26 US US08/806,985 patent/US6420775B1/en not_active Expired - Fee Related
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|---|---|
| JPH09237796A (ja) | 1997-09-09 |
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