JP2728808B2 - カスコード回路 - Google Patents
カスコード回路Info
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- electrode
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
Landscapes
- Electronic Switches (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】 〔発明の分野〕本発明はアモルファスシ
リコン高電圧薄膜トランジスタ（ＨＶＴＦＴ）を実質的
にその全域にわたって効率よくまた安定した方法でスイ
ッチング動作させるための改良型回路に関するもので、
より特定すれば空間電荷制限分流装置を含むカスコード
回路に関するものである。
リコン高電圧薄膜トランジスタ（ＨＶＴＦＴ）を実質的
にその全域にわたって効率よくまた安定した方法でスイ
ッチング動作させるための改良型回路に関するもので、
より特定すれば空間電荷制限分流装置を含むカスコード
回路に関するものである。
【０００２】〔発明の背景〕高電圧薄膜トランジスタの
高速スイッチング動作はトランジスタの端子間容量によ
って厳しい制限を受ける。この付随容量が回路内での電
圧の変化しうる速度を制限し、ＨＶＴＦＴがその電圧範
囲全体にわたって完全なスイッチング動作を所定の割当
時間内に行うことを妨げることがある。
高速スイッチング動作はトランジスタの端子間容量によ
って厳しい制限を受ける。この付随容量が回路内での電
圧の変化しうる速度を制限し、ＨＶＴＦＴがその電圧範
囲全体にわたって完全なスイッチング動作を所定の割当
時間内に行うことを妨げることがある。
【０００３】この問題に関連する典型的な高電圧回路の
応用例は、図１に模式的に描かれている電子印字ヘッド
１０に使用される抵抗性インバータ回路がそれである。
薄膜製造技術によって製造可能なこのような印字ヘッド
は、米国特許第４，５８８，９９７号に開示されてい
る。印字ヘッド１０には導電性電極に対するわずかな間
隙での高電圧の放電により情報の連続ラスター線を生成
するための数千にわたる針の線型アレイカが含まれる。
選択したアレイ内の針を駆動するため、マルチプレクス
方式が用いられ、ここにおいて各針の電荷はＨＶＴＦＴ
スイッチング動作のための薄膜高電圧トランジスタ１６
のゲートへ選択的に電位をかけ、あるいは放電させる低
電圧薄膜パストランジスタ（ＬＶＴＦＴ）によって制御
されている。この方式によれば、各印字針は印加電位を
充電と放電の間の実質的な線型時間において保持するこ
とができる。ＨＶＴＦＴ１６のドレイン電極１８は高電
圧バス２０（アースに対して４５０ボルトの電位がかけ
られている）へ負荷抵抗２２を経由して接続されてな
り、またこれのソース電極２４は接地バス２６へ接続さ
れている。２０ボルト（オン）と０ボルト（オフ）の電
位にあるデータ線２８からのデータ信号は、約１５ない
し２５マイクロ秒の「ゲート時間」、すなわちＨＶＴＦ
Ｔのゲートが所望の電位に到達するために必要とされる
時間中に約２４ボルト（オン）と０ボルト（オフ）の間
でアドレス線３０がＬＶＴＦＴ１４のゲートをスイッチ
ング動作させる際にＨＶＴＦＴのゲート電極に印加され
る。
応用例は、図１に模式的に描かれている電子印字ヘッド
１０に使用される抵抗性インバータ回路がそれである。
薄膜製造技術によって製造可能なこのような印字ヘッド
は、米国特許第４，５８８，９９７号に開示されてい
る。印字ヘッド１０には導電性電極に対するわずかな間
隙での高電圧の放電により情報の連続ラスター線を生成
するための数千にわたる針の線型アレイカが含まれる。
選択したアレイ内の針を駆動するため、マルチプレクス
方式が用いられ、ここにおいて各針の電荷はＨＶＴＦＴ
スイッチング動作のための薄膜高電圧トランジスタ１６
のゲートへ選択的に電位をかけ、あるいは放電させる低
電圧薄膜パストランジスタ（ＬＶＴＦＴ）によって制御
されている。この方式によれば、各印字針は印加電位を
充電と放電の間の実質的な線型時間において保持するこ
とができる。ＨＶＴＦＴ１６のドレイン電極１８は高電
圧バス２０（アースに対して４５０ボルトの電位がかけ
られている）へ負荷抵抗２２を経由して接続されてな
り、またこれのソース電極２４は接地バス２６へ接続さ
れている。２０ボルト（オン）と０ボルト（オフ）の電
位にあるデータ線２８からのデータ信号は、約１５ない
し２５マイクロ秒の「ゲート時間」、すなわちＨＶＴＦ
Ｔのゲートが所望の電位に到達するために必要とされる
時間中に約２４ボルト（オン）と０ボルト（オフ）の間
でアドレス線３０がＬＶＴＦＴ１４のゲートをスイッチ
ング動作させる際にＨＶＴＦＴのゲート電極に印加され
る。
【０００４】電子印刷において印字が行われるのは印字
針１２とバイアス電圧のかかった相補電極（図示されて
いない）の間の電位差がこれらの間の間隙を打ち破るの
に充分になったときである。この技術の一形態としては
相補電極に数百ボルトのバイアス電圧をかけることがあ
る。ＨＶＴＦＴ１６のオン状態において印字が行われる
のは、針が低電位に到達することから針と相補電極間の
電位差が間隙を破壊するのに充分高くなる為である。Ｈ
ＶＴＦＴがオンのとき、電流経路は高電圧バス２０から
ＨＶＴＦＴを経由して接地へと存在していることにな
り、負荷抵抗２２にかかる大幅な電圧降下が針１２の電
位を接地に近付ける（典型的には約１０ボルト）。ＨＶ
ＴＦＴのオフ状態においては印字は行われず、これは高
電圧バスから接地への電流経路が存在していないため
で、負荷抵抗にかかる電圧降下がなく、また高電位（約
４５０ボルト）が針１２に印加されるためである。
針１２とバイアス電圧のかかった相補電極（図示されて
いない）の間の電位差がこれらの間の間隙を打ち破るの
に充分になったときである。この技術の一形態としては
相補電極に数百ボルトのバイアス電圧をかけることがあ
る。ＨＶＴＦＴ１６のオン状態において印字が行われる
のは、針が低電位に到達することから針と相補電極間の
電位差が間隙を破壊するのに充分高くなる為である。Ｈ
ＶＴＦＴがオンのとき、電流経路は高電圧バス２０から
ＨＶＴＦＴを経由して接地へと存在していることにな
り、負荷抵抗２２にかかる大幅な電圧降下が針１２の電
位を接地に近付ける（典型的には約１０ボルト）。ＨＶ
ＴＦＴのオフ状態においては印字は行われず、これは高
電圧バスから接地への電流経路が存在していないため
で、負荷抵抗にかかる電圧降下がなく、また高電位（約
４５０ボルト）が針１２に印加されるためである。
【０００５】この回路においてスイッチング動作の問題
が発生するのは、ＨＶＴＦＴのドレイン電極１８とゲー
ト電極３２の間の付加容量がゲート時間の間のＬＶＴＦ
Ｔの高速スイッチング動作によってもたらされるためで
ある。図２に示してある単一針のドライバーをここで参
照することにすると、付加容量はコンデンサ３４（破線
で描かれている）によって表現される。印字ヘッドの動
作において、ＬＶＴＦＴ１４は高速なスイッチング動作
を行ってＨＶＴＦＴ１６の状態を変化させ、そのあとで
ゲート電極３２の電位が次にアドレスされるまでフロー
ティングすることになる。上に示したごとく、ＨＶＴＦ
Ｔがオンになっているとき、ドレイン電極１８は低電位
（約１０ボルト）になっており、ゲート電極３２は約２
０ボルトでフローティングしている。ＨＶＴＦＴをオフ
に切り替えると、ゲート電極は１５ないし２５マイクロ
秒のゲート時間中に約０ボルトまで急速に放電される。
しかし、１０ボルトの低電圧値から４５０ボルトの高電
圧値へとこのトランジスタのドレイン電極が変化を起こ
すまでには約１５０ないし２００マイクロ秒の時間がか
かるのが普通である。よって、この変位の大半はＬＶＴ
ＦＴがオフにスイッチしてゲート電極がフローティング
した後で発生することになる。ドレインとゲートは容量
結合していることから、ドレイン電位が上昇するとＨＶ
ＴＦＴが最終的にオンになりドレイン電位のそれ以上の
上昇を停止させるに充分な値に到達するまでゲート電位
はこれに伴って引き上げられることになる。その結果、
スイッチング動作の効率は低下しドレイン電極（および
印字針）は所望した４５０ボルトにではなく約２００な
いし２５０ボルトまでしか到達しない。これはＨＶＴＦ
Ｔが完全にオフにならないためで、印字針は白（非印
字）ではなく灰色を印字する。
が発生するのは、ＨＶＴＦＴのドレイン電極１８とゲー
ト電極３２の間の付加容量がゲート時間の間のＬＶＴＦ
Ｔの高速スイッチング動作によってもたらされるためで
ある。図２に示してある単一針のドライバーをここで参
照することにすると、付加容量はコンデンサ３４（破線
で描かれている）によって表現される。印字ヘッドの動
作において、ＬＶＴＦＴ１４は高速なスイッチング動作
を行ってＨＶＴＦＴ１６の状態を変化させ、そのあとで
ゲート電極３２の電位が次にアドレスされるまでフロー
ティングすることになる。上に示したごとく、ＨＶＴＦ
Ｔがオンになっているとき、ドレイン電極１８は低電位
（約１０ボルト）になっており、ゲート電極３２は約２
０ボルトでフローティングしている。ＨＶＴＦＴをオフ
に切り替えると、ゲート電極は１５ないし２５マイクロ
秒のゲート時間中に約０ボルトまで急速に放電される。
しかし、１０ボルトの低電圧値から４５０ボルトの高電
圧値へとこのトランジスタのドレイン電極が変化を起こ
すまでには約１５０ないし２００マイクロ秒の時間がか
かるのが普通である。よって、この変位の大半はＬＶＴ
ＦＴがオフにスイッチしてゲート電極がフローティング
した後で発生することになる。ドレインとゲートは容量
結合していることから、ドレイン電位が上昇するとＨＶ
ＴＦＴが最終的にオンになりドレイン電位のそれ以上の
上昇を停止させるに充分な値に到達するまでゲート電位
はこれに伴って引き上げられることになる。その結果、
スイッチング動作の効率は低下しドレイン電極（および
印字針）は所望した４５０ボルトにではなく約２００な
いし２５０ボルトまでしか到達しない。これはＨＶＴＦ
Ｔが完全にオフにならないためで、印字針は白（非印
字）ではなく灰色を印字する。
【０００６】この問題を克服する一つの方法は同一デー
タを２つの連続したパスで書き込み、各行とも二重パル
ス化によって書き込み信号が最初のパルスで約２００ボ
ルトにまず到達したのち第２のパルスで所望の４５０ボ
ルトに到達させようというものである。当然この解決方
法では印字ヘッドの動作速度を厳しく制限してしまう。
タを２つの連続したパスで書き込み、各行とも二重パル
ス化によって書き込み信号が最初のパルスで約２００ボ
ルトにまず到達したのち第２のパルスで所望の４５０ボ
ルトに到達させようというものである。当然この解決方
法では印字ヘッドの動作速度を厳しく制限してしまう。
【０００７】 ゲート・ドレイン間の付加容量に起因す
るスイッチング動作の効率の問題の公知の解決方法はス
イッチングを行うトランジスタがスイッチングされるト
ランジスタと直列に接続されて、スイッチングされるト
ランジスタのゲートが一定の電位でバイアスされている
カスコード回路の使用である。しかし、この解決方法を
アモルファスシリコンＨＶＴＦＴ（スイッチされるトラ
ンジスタ）に適用する際、経時的にＩDS対ＶDSの特性曲
線を右に変位させるという装置の不安定を引き起こして
しまう。この不安定はパラメータＶXによって特徴づけ
られるもので、特性曲線はＶXシフトを受けたと称され
る。図３において、曲線Ａは初期の（ストレスのかかっ
ていない）状態を表し、曲線ＢはＶXシフトのかかった
状態を表している。この現象が発生するのはゲートから
ソースへの電圧（ＶGS）がＨＶＴＦＴの閾値（ＶTH）よ
り大幅に下回っている場合で、ハード・オフ条件（図４
参照）の例がそれに相当する。結果として、ＨＶＴＦＴ
の出力低電圧（特性曲線ＡおよびＢを交差する４５０メ
グΩの挙上抵抗２２に基づく負荷線Ｃに注意）は時間と
ともに上昇（８ボルトから８０ボルトへ）し、４５０ボ
ルトの全帯域にわたるスイッチング動作を阻止し、その
結果としてオン状態において白ではなく灰色が印字され
ることになる。この現象は米国特許第４，９８４，０４
０号に開示されている。オフ状態のゲート電圧と閾値電
圧間の差分が上昇するためこの問題は重要視されるもの
となっており、ＨＶＴＦＴの閾値（約０．５ボルトから
１ボルトの範囲にある）の直下にあるゲート電圧におい
ての不安定は全く発生しない。
るスイッチング動作の効率の問題の公知の解決方法はス
イッチングを行うトランジスタがスイッチングされるト
ランジスタと直列に接続されて、スイッチングされるト
ランジスタのゲートが一定の電位でバイアスされている
カスコード回路の使用である。しかし、この解決方法を
アモルファスシリコンＨＶＴＦＴ（スイッチされるトラ
ンジスタ）に適用する際、経時的にＩDS対ＶDSの特性曲
線を右に変位させるという装置の不安定を引き起こして
しまう。この不安定はパラメータＶXによって特徴づけ
られるもので、特性曲線はＶXシフトを受けたと称され
る。図３において、曲線Ａは初期の（ストレスのかかっ
ていない）状態を表し、曲線ＢはＶXシフトのかかった
状態を表している。この現象が発生するのはゲートから
ソースへの電圧（ＶGS）がＨＶＴＦＴの閾値（ＶTH）よ
り大幅に下回っている場合で、ハード・オフ条件（図４
参照）の例がそれに相当する。結果として、ＨＶＴＦＴ
の出力低電圧（特性曲線ＡおよびＢを交差する４５０メ
グΩの挙上抵抗２２に基づく負荷線Ｃに注意）は時間と
ともに上昇（８ボルトから８０ボルトへ）し、４５０ボ
ルトの全帯域にわたるスイッチング動作を阻止し、その
結果としてオン状態において白ではなく灰色が印字され
ることになる。この現象は米国特許第４，９８４，０４
０号に開示されている。オフ状態のゲート電圧と閾値電
圧間の差分が上昇するためこの問題は重要視されるもの
となっており、ＨＶＴＦＴの閾値（約０．５ボルトから
１ボルトの範囲にある）の直下にあるゲート電圧におい
ての不安定は全く発生しない。
【０００８】アモルファスシリコントランジスタによっ
て提示される別の問題は、装置が長時間にわたってオン
状態におかれた際、通常の使用状態であっても発生する
閾値電圧ＶTHのシフトである。ＨＶＴＦＴのＶTH上昇に
よって装置をオフ状態に保つためゲートにかかっている
通常の０ボルトバイアス電圧がＶTH以下に降下しＶX の
不安定さを惹起する。
て提示される別の問題は、装置が長時間にわたってオン
状態におかれた際、通常の使用状態であっても発生する
閾値電圧ＶTHのシフトである。ＨＶＴＦＴのＶTH上昇に
よって装置をオフ状態に保つためゲートにかかっている
通常の０ボルトバイアス電圧がＶTH以下に降下しＶX の
不安定さを惹起する。
【０００９】本発明の主要な対象はアモルファスシリコ
ンＨＶＴＦＴのスイッチング動作効率の問題を改良型カ
スコード回路を使用することによって克服することで、
これはＨＶＴＦＴをＶx 不安定性から保護するのみなら
ずその安定性を改善するものである。
ンＨＶＴＦＴのスイッチング動作効率の問題を改良型カ
スコード回路を使用することによって克服することで、
これはＨＶＴＦＴをＶx 不安定性から保護するのみなら
ずその安定性を改善するものである。
【００１０】 〔発明の概要〕本発明はその一形態にお
いて高電圧薄膜トランジスタを実質的に高電圧域全体に
わたりスイッチング動作させるためのカスコード回路を
用いることで実施することができ、高電圧薄膜トランジ
スタと直列に接続した漏電性低電圧トランジスタを含
み、これらトランジスタは高電圧源と基準電位源との間
に接続されるものである。漏電性低電圧薄膜トランジス
タは低電圧トランジスタと並列に接続された空間電荷制
限分流器を有するものである。
いて高電圧薄膜トランジスタを実質的に高電圧域全体に
わたりスイッチング動作させるためのカスコード回路を
用いることで実施することができ、高電圧薄膜トランジ
スタと直列に接続した漏電性低電圧トランジスタを含
み、これらトランジスタは高電圧源と基準電位源との間
に接続されるものである。漏電性低電圧薄膜トランジス
タは低電圧トランジスタと並列に接続された空間電荷制
限分流器を有するものである。
【００１１】〔図面の簡単な説明〕本発明のこれ以外の
目的およびさらなる特徴と利点はより特定すれば以下の
付録図面とともに参照される説明から明らかで、ここに
おいて、
目的およびさらなる特徴と利点はより特定すれば以下の
付録図面とともに参照される説明から明らかで、ここに
おいて、
【００１２】図１は必須の薄膜印字ヘッドの模式的表現
であり、
であり、
【００１３】図２は図１のアレイの単一セルの模式的表
現であり、
現であり、
【００１４】図３はＶX シフトを示すアモルファスシリ
コンＨＶＴＦＴの特性ＩDS対ＶDS曲線を示し、
コンＨＶＴＦＴの特性ＩDS対ＶDS曲線を示し、
【００１５】図４は閾値電圧（ＶTH）シフトを示すアモ
ルファスシリコンＨＶＴＦＴの特性ＩDS対ＶDS曲線を示
し、
ルファスシリコンＨＶＴＦＴの特性ＩDS対ＶDS曲線を示
し、
【００１６】図５は本発明の主題である改良型カスコー
ドドライバーの単一セルの模式的表現であり、
ドドライバーの単一セルの模式的表現であり、
【００１７】図６は必須の空間電荷制限並列電流経路を
伴う改良型低電圧薄膜トランジスタの模式的平面図であ
り、
伴う改良型低電圧薄膜トランジスタの模式的平面図であ
り、
【００１８】図７Ａおよび図７Ｂは図６のＡ−Ａ線およ
びＢ−Ｂ線に実質的に沿った模式的断面図で本装置のゲ
ート化した部分およびゲート化していない部分を示して
おり、
びＢ−Ｂ線に実質的に沿った模式的断面図で本装置のゲ
ート化した部分およびゲート化していない部分を示して
おり、
【００１９】図８は図６の改良型空間電荷制限分流化Ｌ
ＶＴＦＴのＩＤＳ対ＶＤＳ曲線を示し、さらに、
ＶＴＦＴのＩＤＳ対ＶＤＳ曲線を示し、さらに、
【００２０】図９は通常のアモルファスシリコンＬＶＴ
ＦＴのＩDS対ＶDS曲線を示したものである。
ＦＴのＩDS対ＶDS曲線を示したものである。
【００２１】 〔図示された実施態様の詳細な説明〕図
４に示されたカスコード回路はスイッチング動作および
信頼性の問題を解決している。これには、低電圧薄膜パ
ストランジスタ３６と新型低電圧薄膜スイッチング用ト
ランジスタ３８がＨＶＴＦＴのソース電極電位をスイッ
チング動作させ、ＨＶＴＦＴのゲート電極３２にかかる
固定電位を維持しつつ本装置をオン・オフさせるために
含まれている。スイッチング用ＬＶＴＦＴのフローティ
ングゲートはＨＶＴＦＴのドレインの広範囲にわたる電
圧変動から完全に絶縁されているため、この装置のスイ
ッチング動作効率の問題は排除されている。さらに、新
型低電圧薄膜スイッチング用トランジスタ３８はスイッ
チング用トランジスタと並列の空間電荷制限分流器４０
とともに装置され、この後の説明で明らかとなるように
ＨＶＴＦＴのＶXシフトを防止するため基準電位への漏
電経路を保証している。
４に示されたカスコード回路はスイッチング動作および
信頼性の問題を解決している。これには、低電圧薄膜パ
ストランジスタ３６と新型低電圧薄膜スイッチング用ト
ランジスタ３８がＨＶＴＦＴのソース電極電位をスイッ
チング動作させ、ＨＶＴＦＴのゲート電極３２にかかる
固定電位を維持しつつ本装置をオン・オフさせるために
含まれている。スイッチング用ＬＶＴＦＴのフローティ
ングゲートはＨＶＴＦＴのドレインの広範囲にわたる電
圧変動から完全に絶縁されているため、この装置のスイ
ッチング動作効率の問題は排除されている。さらに、新
型低電圧薄膜スイッチング用トランジスタ３８はスイッ
チング用トランジスタと並列の空間電荷制限分流器４０
とともに装置され、この後の説明で明らかとなるように
ＨＶＴＦＴのＶXシフトを防止するため基準電位への漏
電経路を保証している。
【００２２】 図６、図７Ａおよび図７Ｂにおいて、新
型分流ＬＶＴＦＴ３８は基板４２，導電ゲート電極層４
４、ゲート誘電層４６、実質的に固有のアモルファスシ
リコン電位転送層４８、拡散（ｎ＋）アモルファスシリ
コンのソースおよびドレイン電極５０と５２、導電性の
ソースおよびドレイン端子５４および５６、および最上
部誘電層５８を有する基本的に標準型アモルファスシリ
コンＬＶＴＦＴであることが見てとれる。アモルファス
シリコン層４８およびソース電極とドレイン電極５０お
よび５２はＢ−Ｂ断面領域内のゲート電極４４を超えて
延出していることから、そのアモルファスシリコン電荷
転送アイランドの部分はゲートされず、またトランジス
タを経由してゲートされた電流経路と並列の電流経路を
有している。ソース電極とドレイン電極の間に電圧降下
が発生した場合には空間電荷制限電流がゲート化してい
ない領域内を通過して流出する。この漏電性ＬＶＴＦＴ
については、米国特許第５，１０５，２４６号明細書に
開示されている。
型分流ＬＶＴＦＴ３８は基板４２，導電ゲート電極層４
４、ゲート誘電層４６、実質的に固有のアモルファスシ
リコン電位転送層４８、拡散（ｎ＋）アモルファスシリ
コンのソースおよびドレイン電極５０と５２、導電性の
ソースおよびドレイン端子５４および５６、および最上
部誘電層５８を有する基本的に標準型アモルファスシリ
コンＬＶＴＦＴであることが見てとれる。アモルファス
シリコン層４８およびソース電極とドレイン電極５０お
よび５２はＢ−Ｂ断面領域内のゲート電極４４を超えて
延出していることから、そのアモルファスシリコン電荷
転送アイランドの部分はゲートされず、またトランジス
タを経由してゲートされた電流経路と並列の電流経路を
有している。ソース電極とドレイン電極の間に電圧降下
が発生した場合には空間電荷制限電流がゲート化してい
ない領域内を通過して流出する。この漏電性ＬＶＴＦＴ
については、米国特許第５，１０５，２４６号明細書に
開示されている。
【００２３】新型分流薄膜トランジスタは容易に製造さ
れ、通常型トランジスタ製造に必要な製造工程以上の工
程を要しない。アモルファスシリコン電荷転送アイラン
ドおよびソースとドレインの電極においてはゲート電極
終端を超えて延出している必要があるだけである。
れ、通常型トランジスタ製造に必要な製造工程以上の工
程を要しない。アモルファスシリコン電荷転送アイラン
ドおよびソースとドレインの電極においてはゲート電極
終端を超えて延出している必要があるだけである。
【００２４】 新型分流薄膜トランジスタの有利な側面
を理解するためには、何故カスコード回路が標準型アモ
ルファスシリコントランジスタでは満足に動作しないの
かを認識している必要がある。基本概念においては、直
列接続されたＨＶＴＦＴ１６とスイッチング用ＬＶＴＦ
Ｔを通過する電流は同一のものである。ＬＶＴＦＴがオ
ンの状態においてこれが真実であるのみならずオフ状態
においても同様で、ここにおいて装置を経由する漏れ電
流は一致する。ここで、図４のＨＶＴＦＴ特性ＩDS対Ｖ
gs曲線（ＶDS＝４５０ボルトにおける）を図９の通常の
ＬＶＴＦＴ特性ＩDS対Ｖgs曲線（ＶDS＝２０ボルト）と
比較してみると、スイッチング用ＬＶＴＦＴは例えば０
ボルトをゲートに印加することによってオフになる際に
約１０-9.5アンペアの漏洩電流が流れるのが理解できる
（図９参照）。オフ状態にあるＨＶＴＦＴを経由する対
向漏洩電流（ １０-9.5アンペア）によって約−０．８
ボルト（図４参照）のゲート電圧（ＶGS）または約１．
５ボルトの基準ＨＶＴＦＴ閾値電圧（ＶTH）より約２．
３ボルト低い電圧が生じる。
を理解するためには、何故カスコード回路が標準型アモ
ルファスシリコントランジスタでは満足に動作しないの
かを認識している必要がある。基本概念においては、直
列接続されたＨＶＴＦＴ１６とスイッチング用ＬＶＴＦ
Ｔを通過する電流は同一のものである。ＬＶＴＦＴがオ
ンの状態においてこれが真実であるのみならずオフ状態
においても同様で、ここにおいて装置を経由する漏れ電
流は一致する。ここで、図４のＨＶＴＦＴ特性ＩDS対Ｖ
gs曲線（ＶDS＝４５０ボルトにおける）を図９の通常の
ＬＶＴＦＴ特性ＩDS対Ｖgs曲線（ＶDS＝２０ボルト）と
比較してみると、スイッチング用ＬＶＴＦＴは例えば０
ボルトをゲートに印加することによってオフになる際に
約１０-9.5アンペアの漏洩電流が流れるのが理解できる
（図９参照）。オフ状態にあるＨＶＴＦＴを経由する対
向漏洩電流（ １０-9.5アンペア）によって約−０．８
ボルト（図４参照）のゲート電圧（ＶGS）または約１．
５ボルトの基準ＨＶＴＦＴ閾値電圧（ＶTH）より約２．
３ボルト低い電圧が生じる。
【００２５】ＨＶＴＦＴを通る通常のスイッチングＬＶ
ＴＦＴより高い漏洩電流は常にＨＶＴＦＴをオフ状態に
なし、その閾値電圧より充分低くなすため、それによっ
てハードオフ状態が生じ、これがＶ ｘ シフトの不安定を
招来する。Ｖｘのシフトが起こる率はその差分の倍率と
ハードオフ状態の存在する時間的長さに強く依存する。
ゲート電圧がＨＶＴＦＴの閾値電圧直下に維持されてい
るとすれば（約０．５ボルト程度）破壊は起こらない。
ＴＦＴより高い漏洩電流は常にＨＶＴＦＴをオフ状態に
なし、その閾値電圧より充分低くなすため、それによっ
てハードオフ状態が生じ、これがＶ ｘ シフトの不安定を
招来する。Ｖｘのシフトが起こる率はその差分の倍率と
ハードオフ状態の存在する時間的長さに強く依存する。
ゲート電圧がＨＶＴＦＴの閾値電圧直下に維持されてい
るとすれば（約０．５ボルト程度）破壊は起こらない。
【００２６】パストランジスタにおける過渡特性がもと
でスイッチング用トランジスタのゲート電圧を０ボルト
に保つことは可能ではない。パストランジスタ３６がス
イッチング用トランジスタ３８のゲートを急速に充放電
するとき、破線で描かれているコンデンサ６０で表され
る付加容量がパストランジスタのゲート電極とドレイン
電極の間に介在するようになる。よって、スイッチング
用トランジスタ３８がオフ状態に切り替わり、パストラ
ンジスタ３６のゲートが２４ボルトから０ボルトへ急速
に放電してその電位においてスイッチング用トランジス
タがフローティングし得るようになす際には、付加容量
６０はスイッチング用トランジスタのゲートを数ボルト
電圧降下させる（例：０ボルトではなく−４ボルト
に）。図４と図９の特性曲線を比較すれば、新鮮な、ス
トレスのかかっていない−４ボルトにあるＬＶＴＦＴを
通る漏洩電流は約１０-11.1 アンペアとなり、ＨＶＴＦ
Ｔを通る対向電流は約−５ボルトのＶGSを発生させる。
これは閾値電圧より６．５ボルト低く、ＨＶＴＦＴに深
い空乏状態を発生させるため、急速にＶX の不安定性を
引き起こすことになる。
でスイッチング用トランジスタのゲート電圧を０ボルト
に保つことは可能ではない。パストランジスタ３６がス
イッチング用トランジスタ３８のゲートを急速に充放電
するとき、破線で描かれているコンデンサ６０で表され
る付加容量がパストランジスタのゲート電極とドレイン
電極の間に介在するようになる。よって、スイッチング
用トランジスタ３８がオフ状態に切り替わり、パストラ
ンジスタ３６のゲートが２４ボルトから０ボルトへ急速
に放電してその電位においてスイッチング用トランジス
タがフローティングし得るようになす際には、付加容量
６０はスイッチング用トランジスタのゲートを数ボルト
電圧降下させる（例：０ボルトではなく−４ボルト
に）。図４と図９の特性曲線を比較すれば、新鮮な、ス
トレスのかかっていない−４ボルトにあるＬＶＴＦＴを
通る漏洩電流は約１０-11.1 アンペアとなり、ＨＶＴＦ
Ｔを通る対向電流は約−５ボルトのＶGSを発生させる。
これは閾値電圧より６．５ボルト低く、ＨＶＴＦＴに深
い空乏状態を発生させるため、急速にＶX の不安定性を
引き起こすことになる。
【００２７】すでに述べたごとく、アモルファスシリコ
ントランジスタにおける閾値電圧シフト現象は通常ＨＶ
ＴＦＴにおけるＶX の不安定性の問題を悪化させる。図
４並びに図９から明らかにし得るように、ＶTHが上昇す
れば、時間の経過に従う特性ＩDS対ＶGS曲線が右方シフ
トしまた高いゲート電圧が装置をオン状態になすために
必要とされる。例えば、ＨＶＴＦＴ装置が新しければ、
ＶTHは一般に約１．５ボルトにある。装置が使用するに
つれ時間とともにストレスを増して来れば、ＶTHは２な
いし３、あるいはそれ以上の電圧にまで上昇する（図４
では２ボルトを描いている）。ＬＶＴＦＴにおけるＶTH
シフトがＶGS＝０ボルトにおけるオフ電流を発生させて
実質的な（約１０-9.5から約１０-11.2 へ）降下を招
く。ＨＶＴＦＴとＬＶＴＦＴを通過する電流が対向する
カスコード回路において、このＨＶＴＦＴを通過する減
少したオフ電流は上方にシフトした閾値電圧より充分低
いＶGSを発生させる。その結果としてＨＶＴＦＴはさら
にストレスに曝され、ＶX をさらに右方へとシフトさせ
ることになる。
ントランジスタにおける閾値電圧シフト現象は通常ＨＶ
ＴＦＴにおけるＶX の不安定性の問題を悪化させる。図
４並びに図９から明らかにし得るように、ＶTHが上昇す
れば、時間の経過に従う特性ＩDS対ＶGS曲線が右方シフ
トしまた高いゲート電圧が装置をオン状態になすために
必要とされる。例えば、ＨＶＴＦＴ装置が新しければ、
ＶTHは一般に約１．５ボルトにある。装置が使用するに
つれ時間とともにストレスを増して来れば、ＶTHは２な
いし３、あるいはそれ以上の電圧にまで上昇する（図４
では２ボルトを描いている）。ＬＶＴＦＴにおけるＶTH
シフトがＶGS＝０ボルトにおけるオフ電流を発生させて
実質的な（約１０-9.5から約１０-11.2 へ）降下を招
く。ＨＶＴＦＴとＬＶＴＦＴを通過する電流が対向する
カスコード回路において、このＨＶＴＦＴを通過する減
少したオフ電流は上方にシフトした閾値電圧より充分低
いＶGSを発生させる。その結果としてＨＶＴＦＴはさら
にストレスに曝され、ＶX をさらに右方へとシフトさせ
ることになる。
【００２８】 カスコード回路による解決方法は付加容
量に起因するスイッチング効率の問題を克服するためと
して公知であるが、アモルファスシリコンによるこれに
実現ではＶ X シフト現象というゴーストを発生させる。
並列空間電荷制限分流器４０を有する新型ＬＶＴＦＴの
導入によりＨＶＴＦＴの安定性が向上し得ることを発見
した。装置を不安定な状態になすハードオフ状態を回避
することで、新型漏電性ＬＶＴＦＴはＨＶＴＦＴに発生
するＶXシフトを予防するのみならず。現実には回路を
あらゆる条件下で安定にしている。
量に起因するスイッチング効率の問題を克服するためと
して公知であるが、アモルファスシリコンによるこれに
実現ではＶ X シフト現象というゴーストを発生させる。
並列空間電荷制限分流器４０を有する新型ＬＶＴＦＴの
導入によりＨＶＴＦＴの安定性が向上し得ることを発見
した。装置を不安定な状態になすハードオフ状態を回避
することで、新型漏電性ＬＶＴＦＴはＨＶＴＦＴに発生
するＶXシフトを予防するのみならず。現実には回路を
あらゆる条件下で安定にしている。
【００２９】 スイッチング用トランジスタと並列の空
間電荷制限分流器４０はＨＶＴＦＴ１６以上に漏電性Ｌ
ＶＴＦＴ３８が常に漏洩するよう保証するものである。
よって、回路が二つの直列接続トランジスタ対を通過す
る漏洩のある状態に到達しようとすると、ゲートからソ
ースへのＨＶＴＦＴ電位における閾値電圧を大幅に下回
る降下が予防される（ＶTH以下で約１ボルトを超過しな
い）。
間電荷制限分流器４０はＨＶＴＦＴ１６以上に漏電性Ｌ
ＶＴＦＴ３８が常に漏洩するよう保証するものである。
よって、回路が二つの直列接続トランジスタ対を通過す
る漏洩のある状態に到達しようとすると、ゲートからソ
ースへのＨＶＴＦＴ電位における閾値電圧を大幅に下回
る降下が予防される（ＶTH以下で約１ボルトを超過しな
い）。
【００３０】図４および図８に戻ると、漏洩性スイッチ
ング用トランジスタ３８が０ボルトでオフ状態になると
き、これを通過する電流は約１０-8アンペアであること
がわかる。ＨＶＴＦＴを通過する対向電流はゲート電位
を約０．５ボルトに押し上げる。ゲート電位は閾値電圧
より約１ボルト低いので、ｖX シフトは最小限に抑止さ
れるかまたは可能な限り予防される。スイッチング用ト
ランジスタのゲートを０ボルトではなく−４ボルトにな
す付加容量６０の効果についても、図８から漏洩電流が
実質的に同一であると読み取ることができる。同様に、
新型漏電性ＬＶＴＦＴが経時的な閾値電圧の右方シフト
に耐えるので、漏洩電流も実質的に同一量になる。
ング用トランジスタ３８が０ボルトでオフ状態になると
き、これを通過する電流は約１０-8アンペアであること
がわかる。ＨＶＴＦＴを通過する対向電流はゲート電位
を約０．５ボルトに押し上げる。ゲート電位は閾値電圧
より約１ボルト低いので、ｖX シフトは最小限に抑止さ
れるかまたは可能な限り予防される。スイッチング用ト
ランジスタのゲートを０ボルトではなく−４ボルトにな
す付加容量６０の効果についても、図８から漏洩電流が
実質的に同一であると読み取ることができる。同様に、
新型漏電性ＬＶＴＦＴが経時的な閾値電圧の右方シフト
に耐えるので、漏洩電流も実質的に同一量になる。
【００３１】図８に示した負のゲート電圧時における比
較的高く平坦な応答性は漏電性ＬＶＴＦＴのオフ状態に
おいて分流器が優位であって本装置がＨＶＴＦＴ以上に
漏電性が高いことを示している。オン状態においては、
回路の動作は影響を受けない。本新型装置のオフ状態で
の漏洩応答性は、ＨＶＴＦＴのオフ状態ＶGSが常にＶTH
の直下にあることを保証している。これは、本装置が上
方にシフトし、追従し、そしてそれによって自装置をＨ
ＶＴＦＴのＶTHシフトにあわせて調節するためである。
較的高く平坦な応答性は漏電性ＬＶＴＦＴのオフ状態に
おいて分流器が優位であって本装置がＨＶＴＦＴ以上に
漏電性が高いことを示している。オン状態においては、
回路の動作は影響を受けない。本新型装置のオフ状態で
の漏洩応答性は、ＨＶＴＦＴのオフ状態ＶGSが常にＶTH
の直下にあることを保証している。これは、本装置が上
方にシフトし、追従し、そしてそれによって自装置をＨ
ＶＴＦＴのＶTHシフトにあわせて調節するためである。
【００３２】本開示は例示するための手段としてのみ作
成されたものであり、細部における製作時の数多くの変
更および部品の組み合せ並びに配置は、この後の請求項
に見る発明の本質と主題から出発することなしに為し得
ないことは理解されるべきである。
成されたものであり、細部における製作時の数多くの変
更および部品の組み合せ並びに配置は、この後の請求項
に見る発明の本質と主題から出発することなしに為し得
ないことは理解されるべきである。
【図１】 必須の薄膜印字ヘッドの模式的表現である。
【図２】 図１のアレイの単一セルの模式的表現であ
る。
る。
【図３】 ＶX シフトを示すアモルファスシリコンＨＶ
ＴＦＴの特性ＩDS対ＶDS曲線である。
ＴＦＴの特性ＩDS対ＶDS曲線である。
【図４】 閾値電圧（ＶTH）シフトを示すアモルファス
シリコンＨＶＴＦＴの特性ＩDS対ＶDS曲線である。
シリコンＨＶＴＦＴの特性ＩDS対ＶDS曲線である。
【図５】 本発明の主題である改良型カスコードドライ
バーの単一セルの模式的表現の説明図である。
バーの単一セルの模式的表現の説明図である。
【図６】 必須の空間電荷制限並列電流経路を伴う改良
型低電圧薄膜トランジスタの模式的平面図である。
型低電圧薄膜トランジスタの模式的平面図である。
【図７】 ＡおよびＢは図６のＡ−Ａ線およびＢ−Ｂ線
に実質的に沿った模式的断面図で本装置のゲート化した
部分およびゲート化していない部分を示している。
に実質的に沿った模式的断面図で本装置のゲート化した
部分およびゲート化していない部分を示している。
【図８】 図６の改良型空間電荷制限分流化ＬＶＴＦＴ
のＩＤＳ対ＶＤＳ曲線である。
のＩＤＳ対ＶＤＳ曲線である。
【図９】 通常のアモルファスシリコンＬＶＴＦＴのＩ
DS対ＶDS曲線である。
DS対ＶDS曲線である。
１０ 印字ヘッド、１２ 印字針、１４ ＬＶＴＦＴ、
１６ 薄膜高電圧トランジスタ、１８ ドレイン電極、
２０ 高電圧バス、２２ 負荷抵抗、２４ ソース電
極、２６ 接地バス、２８ データ線、３０ アドレス
線、３２ ゲート電極、３４ コンデンサ、３６ 低電
圧薄膜パストランジスタ、３８ 低電圧薄膜スイッチン
グ用トランジスタ、４０ 空間電荷制限分流器、４２
基板、４４導電ゲート電極層、４６ ゲート誘電層、４
８ アモルファスシリコン電荷転送層、５０，５２ ド
レイン電極、５４，５６ ドレイン端子、５８ 最上部
誘電層、６０ コンデンサ
１６ 薄膜高電圧トランジスタ、１８ ドレイン電極、
２０ 高電圧バス、２２ 負荷抵抗、２４ ソース電
極、２６ 接地バス、２８ データ線、３０ アドレス
線、３２ ゲート電極、３４ コンデンサ、３６ 低電
圧薄膜パストランジスタ、３８ 低電圧薄膜スイッチン
グ用トランジスタ、４０ 空間電荷制限分流器、４２
基板、４４導電ゲート電極層、４６ ゲート誘電層、４
８ アモルファスシリコン電荷転送層、５０，５２ ド
レイン電極、５４，５６ ドレイン端子、５８ 最上部
誘電層、６０ コンデンサ
Claims (2)
- 【請求項１】 アモルファスシリコン電荷転送層を有す
る高電圧薄膜トランジスタを実質的にその高電圧域全体
にわたってスイッチング動作させるためのカスコード回
路であって、 前記高電圧薄膜トランジスタと直列に接続されたアモル
ファスシリコン電荷転送層を有する低電圧薄膜トランジ
スタを含み、 前記トランジスタの各々がソース電極、ドレイン電極及
びゲート電極を有し、 前記高電圧トランジスタの前記ドレイン電極が高電圧源
に接続され、 前記高電圧トランジスタの前記ソース電極が前記低電圧
トランジスタの前記ドレイン電極に接続され、 前記低電圧トランジスタの前記ソース電極が基準電位源
に接続され、前記高電圧トランジスタの前記ゲート電極が定電位のバ
イアス電圧に接続され、 さらに、 前記低電圧トランジスタの前記ゲート電極がスイッチン
グ信号源に接続された カスコード回路において、 前記低電圧トランジスタの前記ソース電極と前記ドレイ
ン電極の間で前記低電圧トランジスタと並列に接続され
た薄膜空間電荷制限分流器を含むカスコード回路。 - 【請求項２】 前記低電圧薄膜トランジスタと前記薄膜
空間電荷制限分流器はアモルファスシリコン電荷転送
層、横方向に間隔が空けられ前記電荷転送層に接触して
配置されたソース電極及びドレイン電極と、前記電荷転
送層からゲート誘電体層により間隔が空けられたゲート
電極とを含む単一の素子からなり、前記単一の素子の第
１の部分においては、前記ゲート電極は前記ソース電極
から前記ドレイン電極に横方向に伸延し、 前記単一の素子の第２の部分においては、前記ソース電
極から前記ドレイン電極に伸延するゲート電極は存在せ
ず、 これにより前記ソース電極及び前記ドレイン電極の間の
ゲートされる通路に対して並列に前記ソース電極及び前
記ドレイン電極の間にゲートされない電気的通路を形成
する請求項１記載のカスコード回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US565767 | 1990-08-10 | ||
| US07/565,767 US5073723A (en) | 1990-08-10 | 1990-08-10 | Space charge current limited shunt in a cascode circuit for hvtft devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04234217A JPH04234217A (ja) | 1992-08-21 |
| JP2728808B2 true JP2728808B2 (ja) | 1998-03-18 |
Family
ID=24260004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3195353A Expired - Fee Related JP2728808B2 (ja) | 1990-08-10 | 1991-08-05 | カスコード回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5073723A (ja) |
| EP (1) | EP0470850B1 (ja) |
| JP (1) | JP2728808B2 (ja) |
| DE (1) | DE69125434T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US5274279A (en) * | 1988-05-17 | 1993-12-28 | Seiko Epson Corporation | Thin film CMOS inverter |
| US5166960A (en) * | 1992-04-20 | 1992-11-24 | Xerox Corporation | Parallel multi-phased a-Si shift register for fast addressing of an a-Si array |
| US5237346A (en) * | 1992-04-20 | 1993-08-17 | Xerox Corporation | Integrated thin film transistor electrographic writing head |
| FI925452A (fi) * | 1992-11-30 | 1994-05-31 | Nokia Telecommunications Oy | Arrangemang foer oeverfoering av effekt fraon en stroembegraensad krets vid oeverbelastning |
| US6022770A (en) * | 1998-03-24 | 2000-02-08 | International Business Machines Corporation | NVRAM utilizing high voltage TFT device and method for making the same |
| US8598937B2 (en) | 2011-10-07 | 2013-12-03 | Transphorm Inc. | High power semiconductor electronic components with increased reliability |
| EP2784816A1 (en) * | 2013-03-28 | 2014-10-01 | Nxp B.V. | Cascode semiconductor device |
| CN110661417B (zh) * | 2018-06-29 | 2021-07-27 | 中国科学院微电子研究所 | 一种电压传输电路及相关电路结构 |
| US10848153B2 (en) * | 2018-11-30 | 2020-11-24 | Micron Technology, Inc. | Leakage current reduction in electronic devices |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4394590A (en) * | 1979-12-28 | 1983-07-19 | International Rectifier Corp. Japan Ltd. | Field effect transistor circuit arrangement |
| FR2524714B1 (fr) * | 1982-04-01 | 1986-05-02 | Suwa Seikosha Kk | Transistor a couche mince |
| US4862237A (en) * | 1983-01-10 | 1989-08-29 | Seiko Epson Corporation | Solid state image sensor |
| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| US4719481A (en) * | 1984-12-04 | 1988-01-12 | Xerox Corporation | Electrographic ion writing head driver system |
| FR2593632B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active et procedes de realisation de cet ecran |
| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US4998146A (en) * | 1989-05-24 | 1991-03-05 | Xerox Corporation | High voltage thin film transistor |
-
1990
- 1990-08-10 US US07/565,767 patent/US5073723A/en not_active Expired - Lifetime
-
1991
- 1991-08-05 JP JP3195353A patent/JP2728808B2/ja not_active Expired - Fee Related
- 1991-08-09 EP EP91307321A patent/EP0470850B1/en not_active Expired - Lifetime
- 1991-08-09 DE DE69125434T patent/DE69125434T2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02182024A (ja) * | 1989-01-06 | 1990-07-16 | Nec Corp | 電界効果トランジスタ集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04234217A (ja) | 1992-08-21 |
| EP0470850A2 (en) | 1992-02-12 |
| EP0470850B1 (en) | 1997-04-02 |
| DE69125434T2 (de) | 1997-08-28 |
| EP0470850A3 (en) | 1992-06-03 |
| DE69125434D1 (de) | 1997-05-07 |
| US5073723A (en) | 1991-12-17 |
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| Bestelink et al. | P‐195: Late‐News‐Poster: Data Retention in Pixel Drivers Based on Source‐Gated Transistors |
Legal Events
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|---|---|---|---|
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