JP2728279B2 - Ｇｔｏサイリスタ用ゲートユニットの保護方法 - Google Patents
Ｇｔｏサイリスタ用ゲートユニットの保護方法Info
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- JP2728279B2 JP2728279B2 JP63311778A JP31177888A JP2728279B2 JP 2728279 B2 JP2728279 B2 JP 2728279B2 JP 63311778 A JP63311778 A JP 63311778A JP 31177888 A JP31177888 A JP 31177888A JP 2728279 B2 JP2728279 B2 JP 2728279B2
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- Protection Of Static Devices (AREA)
- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、消去パルスによってGTOサイリスタをスイ
ッチオフするために用いられる制御可能な電子スイッチ
を備え、制御可能な電子スイッチにおいて低下する電圧
を検知し、電圧を所定の特性曲線と比較するGTOサイリ
スタ用ゲートユニットの保護方法をに関する。
ッチオフするために用いられる制御可能な電子スイッチ
を備え、制御可能な電子スイッチにおいて低下する電圧
を検知し、電圧を所定の特性曲線と比較するGTOサイリ
スタ用ゲートユニットの保護方法をに関する。
［従来の技術］ GTOサイリスタをトリガするため特別なトリガユニッ
ト、即ちゲートユニットが必要であり、そのゲートター
ミナルを介して、スイッチのオンオフに必要な電流をGT
Oサイリスタへ送ることは、IEEE論文誌 インダストリ
アル・エレクトロニクス,IE32巻,3号,1985年８月,204頁
から公知である。ゲートユニットの遮断部が高電力の電
圧電源から成り、この電圧電源は、マイナス消去パルス
を発生させるため、複数の並列なFETによって構成され
た制御可能な電子スイッチを介して、ゲートユニット出
力端へ接続される。ゲートユニットの出力端に短絡が存
在するか、あるいは接続されたGTOサイリスタが故障し
ている場合、その際発生する過電流が電子スイッチのFE
Tを破壊することがある。
ト、即ちゲートユニットが必要であり、そのゲートター
ミナルを介して、スイッチのオンオフに必要な電流をGT
Oサイリスタへ送ることは、IEEE論文誌 インダストリ
アル・エレクトロニクス,IE32巻,3号,1985年８月,204頁
から公知である。ゲートユニットの遮断部が高電力の電
圧電源から成り、この電圧電源は、マイナス消去パルス
を発生させるため、複数の並列なFETによって構成され
た制御可能な電子スイッチを介して、ゲートユニット出
力端へ接続される。ゲートユニットの出力端に短絡が存
在するか、あるいは接続されたGTOサイリスタが故障し
ている場合、その際発生する過電流が電子スイッチのFE
Tを破壊することがある。
ゲートユニットが端子で短絡する場合、駆動の最大値
以上の高い過電流が発生して、短時間だがFETを破壊す
る。GTOサイリスタが故障した場合、一般的には、規則
的なGTO消去パルスのレベルかそれ以下のレベルの漏電
のみが生じる。しかし、こうした漏電は消去パルスの最
大限の持続時間より遥かに長い時間流れるので、この場
合も、FETは危険に晒されている。
以上の高い過電流が発生して、短時間だがFETを破壊す
る。GTOサイリスタが故障した場合、一般的には、規則
的なGTO消去パルスのレベルかそれ以下のレベルの漏電
のみが生じる。しかし、こうした漏電は消去パルスの最
大限の持続時間より遥かに長い時間流れるので、この場
合も、FETは危険に晒されている。
［発明が解決しようとする課題］ 本発明の課題は、GTOサイリスタをスイッチオフする
ために用いられる制御可能な電子スイッチを、端子短絡
の発生の際及びGTOサイリスタの故障の際に確実に保護
するGTOサイリスタ用ゲートユニットの保護方法を提供
することにある。
ために用いられる制御可能な電子スイッチを、端子短絡
の発生の際及びGTOサイリスタの故障の際に確実に保護
するGTOサイリスタ用ゲートユニットの保護方法を提供
することにある。
［課題を解決するための手段］ 上記の課題は、特性曲線（KL）が、短時間最大許容負
荷出力すなわち電子スイッチが所定の電圧の制御信号に
よりスイッチオンされた後の所定の短時間（T1間）に電
子スイッチ自身に負荷し得る最大限の出力電圧（例えば
図３のUDS＝U7）と、連続負荷出力すなわち電子スイッ
チ自身がオンし所定の短時間（T1）が経過した後、所定
時間（T2）において電子スイッチ自身に連続して負荷し
得る時間と共に変化するそれぞれ最大の出力縁圧とを組
合わせた時間と共に変化する関数であり、検知された切
換電圧が所定の特性曲線を越えるや否や、電子スイッチ
が閉じられることにより解決される。
荷出力すなわち電子スイッチが所定の電圧の制御信号に
よりスイッチオンされた後の所定の短時間（T1間）に電
子スイッチ自身に負荷し得る最大限の出力電圧（例えば
図３のUDS＝U7）と、連続負荷出力すなわち電子スイッ
チ自身がオンし所定の短時間（T1）が経過した後、所定
時間（T2）において電子スイッチ自身に連続して負荷し
得る時間と共に変化するそれぞれ最大の出力縁圧とを組
合わせた時間と共に変化する関数であり、検知された切
換電圧が所定の特性曲線を越えるや否や、電子スイッチ
が閉じられることにより解決される。
［発明の利点］ 本発明の特別な利点は、上記の保護方法が費用も労力
もあまり必要としていないことにある。上記の保護方法
によって、２つの異なった欠陥（端子短絡、GTOサイリ
スタの故障）を確実に抑制出来る。その際、制御可能な
電子スイッチの短時間に可能な最大限の負荷容量及び連
続負荷容量を蕩尽することが出来る。
もあまり必要としていないことにある。上記の保護方法
によって、２つの異なった欠陥（端子短絡、GTOサイリ
スタの故障）を確実に抑制出来る。その際、制御可能な
電子スイッチの短時間に可能な最大限の負荷容量及び連
続負荷容量を蕩尽することが出来る。
［実施例］ 以下、図面を参照して本発明を実施例に基づいて説明
する。
する。
第１図は電力用MOS形FETの出力特性曲線を示してい
る。（ドレーン電源電圧UDSは約10Vまで、ドレーン電流
iDは約200Aまで、ゲート電源電圧UGSは約17Vまで、単一
パルスのパルス持続時間は約75μｓである）。FETによ
るドレーン電流がFETにおけるドレーン電源電圧UDSに影
響を受けることが示されている。その際、FETにおける
ゲート電源電圧UGS（制御電圧）はパラメータとして用
いられる。特性曲線は、制御が最高になった時、電力用
MOS形FETも通常のFETの典型的な特性を示すことを示し
ている。ドレーン電源電圧UDSが比較的低い時は、EFTは
電流に比例した電圧低下を伴うオーム抵抗のように作用
する。これに対し、ドレーン電源電愛が比較的高レベル
領域であるときには、FETは電源のように作用する。即
ち、ドレーン電流iDはドレーン電源電圧UDSに左右され
るのである。２つの作用方法の間には、既に、幅の広い
移行領域が存在する。
る。（ドレーン電源電圧UDSは約10Vまで、ドレーン電流
iDは約200Aまで、ゲート電源電圧UGSは約17Vまで、単一
パルスのパルス持続時間は約75μｓである）。FETによ
るドレーン電流がFETにおけるドレーン電源電圧UDSに影
響を受けることが示されている。その際、FETにおける
ゲート電源電圧UGS（制御電圧）はパラメータとして用
いられる。特性曲線は、制御が最高になった時、電力用
MOS形FETも通常のFETの典型的な特性を示すことを示し
ている。ドレーン電源電圧UDSが比較的低い時は、EFTは
電流に比例した電圧低下を伴うオーム抵抗のように作用
する。これに対し、ドレーン電源電愛が比較的高レベル
領域であるときには、FETは電源のように作用する。即
ち、ドレーン電流iDはドレーン電源電圧UDSに左右され
るのである。２つの作用方法の間には、既に、幅の広い
移行領域が存在する。
特性曲線から明らかな作用は、下記の保護法にとって
重要な観点を示している。制御電圧UGSが分っている限
り、FETのドレーン電源電流UDSを知っていれば、流れる
ドレーン電流を推測することが出来ることは明らかであ
る。更に、ドレーン電流iDが、ドレーン電源電圧UDSの
一定のしきい値以降、FET自体によって与えられた最大
値を越えないことも明らかである。経験が示すように、
FETはこの極大電流の際に数マイクロセカンドの間（パ
ルス持続時間）駆動を障害なく続行する。
重要な観点を示している。制御電圧UGSが分っている限
り、FETのドレーン電源電流UDSを知っていれば、流れる
ドレーン電流を推測することが出来ることは明らかであ
る。更に、ドレーン電流iDが、ドレーン電源電圧UDSの
一定のしきい値以降、FET自体によって与えられた最大
値を越えないことも明らかである。経験が示すように、
FETはこの極大電流の際に数マイクロセカンドの間（パ
ルス持続時間）駆動を障害なく続行する。
保護方法とはFETの上記の性質を適切に利用する。過
電流によって生起されたFETの過負荷を示すインジケー
タとして、トランジスタのドレーン電源電圧UDSが利用
される。このドレーン電源電圧UDSが、特性曲線（KL,第
３図を参照せよ）の所定のしきい値と比較される。ドレ
ーン電源電圧UDSが特性曲線のしきい値を越えると、FET
は強制的に閉じられるので、過電流（漏電）は遮断され
る。特性曲線は、その都度生じる荷重を顧慮しつつ、通
常動作において予期されるFETの電流の流れに適応され
た時間関数である。
電流によって生起されたFETの過負荷を示すインジケー
タとして、トランジスタのドレーン電源電圧UDSが利用
される。このドレーン電源電圧UDSが、特性曲線（KL,第
３図を参照せよ）の所定のしきい値と比較される。ドレ
ーン電源電圧UDSが特性曲線のしきい値を越えると、FET
は強制的に閉じられるので、過電流（漏電）は遮断され
る。特性曲線は、その都度生じる荷重を顧慮しつつ、通
常動作において予期されるFETの電流の流れに適応され
た時間関数である。
保護方法を更に説明するため、第２図にはFETを保護
するための略図が示されている。GTOサイリスタ１が陽
極Ａと、陰極Ｋと、ゲートＧとによって構成されること
は明らかである。GTOサイリスタ１のトリガ（スイッチ
オン及びオフ）はゲートユニット（トリガユニット）２
によって行われる。このゲートユニット２は、GTOサイ
リスタ１をスイッチオフするため、ドレーンＤと、ソー
スＳとゲートＧとを備えたFET3を有する。通常、複数の
電力用MOS形FETが並列接続され制御されているが、以下
では１個のFETがあるものと見なす。ソースＳは直流電
圧電源４の陰極に接続されている。ドレーンＤは、ゲー
トユニット32の出力端５を介して、GTOサイリスタ１の
ゲートＧに接続されている。ドレーンＧ内を流れる電流
はiDで表わされる。直流電圧電源４の陽極はゲートユニ
ット２の別個の出力端６を介してGTOサイリスタ１の陽
極Ｋに接続されている。電圧検出装置７は、ドレーンＤ
とそのソースＳの間に生じたドレーン電源電圧UDSを検
出し、評価装置８にこのドレーン電源電圧UDSを伝え
る。制御装置９はゲートＧに制御信号Ｃを送る。この制
御信号Ｃも評価装置８へ送られる。命令Ｂ（禁止命令／
導通命令）が入力側で制御装置９に結合されており、必
要な場合は禁止命令Ｅが評価装置８に結合されている。
するための略図が示されている。GTOサイリスタ１が陽
極Ａと、陰極Ｋと、ゲートＧとによって構成されること
は明らかである。GTOサイリスタ１のトリガ（スイッチ
オン及びオフ）はゲートユニット（トリガユニット）２
によって行われる。このゲートユニット２は、GTOサイ
リスタ１をスイッチオフするため、ドレーンＤと、ソー
スＳとゲートＧとを備えたFET3を有する。通常、複数の
電力用MOS形FETが並列接続され制御されているが、以下
では１個のFETがあるものと見なす。ソースＳは直流電
圧電源４の陰極に接続されている。ドレーンＤは、ゲー
トユニット32の出力端５を介して、GTOサイリスタ１の
ゲートＧに接続されている。ドレーンＧ内を流れる電流
はiDで表わされる。直流電圧電源４の陽極はゲートユニ
ット２の別個の出力端６を介してGTOサイリスタ１の陽
極Ｋに接続されている。電圧検出装置７は、ドレーンＤ
とそのソースＳの間に生じたドレーン電源電圧UDSを検
出し、評価装置８にこのドレーン電源電圧UDSを伝え
る。制御装置９はゲートＧに制御信号Ｃを送る。この制
御信号Ｃも評価装置８へ送られる。命令Ｂ（禁止命令／
導通命令）が入力側で制御装置９に結合されており、必
要な場合は禁止命令Ｅが評価装置８に結合されている。
評価装置８は、制御信号Ｃが発生されると、検出され
たドレーン電源電圧UDSを、所定の特性曲線（KL,第３
図、基準電圧、時間関数を参照）と比較する。ドレーン
電源電圧UDSが所定の特性曲線のしきい値を越えると、
評価装置８は、電流をFETによって遮断するため、制御
装置９に禁止信号Ｅを送る。こうして、FET3は過電流
（漏電）による破壊に対し保護される。検出されたドレ
ーン電源電圧UDSが、評価装置８によってモニタさた時
間領域全体において、特性曲線のしきい値以下にある場
合、評価装置８側から応答は全くない。EFT3が閉じられ
る（制御信号が発生されない）と、評価装置８はスイッ
チオフされる。
たドレーン電源電圧UDSを、所定の特性曲線（KL,第３
図、基準電圧、時間関数を参照）と比較する。ドレーン
電源電圧UDSが所定の特性曲線のしきい値を越えると、
評価装置８は、電流をFETによって遮断するため、制御
装置９に禁止信号Ｅを送る。こうして、FET3は過電流
（漏電）による破壊に対し保護される。検出されたドレ
ーン電源電圧UDSが、評価装置８によってモニタさた時
間領域全体において、特性曲線のしきい値以下にある場
合、評価装置８側から応答は全くない。EFT3が閉じられ
る（制御信号が発生されない）と、評価装置８はスイッ
チオフされる。
評価装置８を更に説明するため、第３図にはFETにお
ける電流電圧曲線と、評価装置８の特性曲線が示されて
いる。詳しくは、第３図の上図には、ドレーン電源電圧
UDS1（実線）と、ドレーン電源電圧UDS2（点線）と、ド
レーン電源電圧UDS3（鎖線）と、評価装置８の特性曲線
KL（鎖線）との時間的経過が図示されており、第３図の
下図には、ドレーン電流iD（実線）と、ドレーン電流iD
2（点線）と、ドレーン電流iD3（鎖線）との時間的経過
が図示されている。
ける電流電圧曲線と、評価装置８の特性曲線が示されて
いる。詳しくは、第３図の上図には、ドレーン電源電圧
UDS1（実線）と、ドレーン電源電圧UDS2（点線）と、ド
レーン電源電圧UDS3（鎖線）と、評価装置８の特性曲線
KL（鎖線）との時間的経過が図示されており、第３図の
下図には、ドレーン電流iD（実線）と、ドレーン電流iD
2（点線）と、ドレーン電流iD3（鎖線）との時間的経過
が図示されている。
ドレーン電源電圧UDS1とドレーン電流iD1は、通常の
使用状態においてGTOサイリスタを制御するための、規
則的なパルスによる電子スイッチ３の駆動状態に対応し
ている。時点t1に、制御信号Ｃ（第２図参照）によって
FET3がオンされる。ドレーン電源電圧UDS1は、t1直後、
第１の最小値へと下がり、時点t3で第１のピーク値に達
した後、時点t4で低下するが、次いで時点５で第２のピ
ーク値へ上がり、時点７で指数的に値０まで下がる。ド
レーン電流iD1は時点３まで上がって第１のピーク値に
なるが、時点t4で第１の最小値i2に下がり、時点５で第
２のピーク値i3“軌跡電流”に上がり、時点７で指数的
に値０まで下がる。
使用状態においてGTOサイリスタを制御するための、規
則的なパルスによる電子スイッチ３の駆動状態に対応し
ている。時点t1に、制御信号Ｃ（第２図参照）によって
FET3がオンされる。ドレーン電源電圧UDS1は、t1直後、
第１の最小値へと下がり、時点t3で第１のピーク値に達
した後、時点t4で低下するが、次いで時点５で第２のピ
ーク値へ上がり、時点７で指数的に値０まで下がる。ド
レーン電流iD1は時点３まで上がって第１のピーク値に
なるが、時点t4で第１の最小値i2に下がり、時点５で第
２のピーク値i3“軌跡電流”に上がり、時点７で指数的
に値０まで下がる。
ドレーン電源電圧UDS2とドレーン電流iD2はゲートユ
ニット２の２つの出力端5,6の間の端子短絡の際のFETの
駆動に対応している。ドレーン電源電圧UDS2は、t1直
後、最小値へと下がるが、次いで急上昇する。時点t2
で、ドレーン電源電圧UDS2と特性曲線KLのしきい値との
間で交点が生じる。ドレーン電流iD2はt1以降上がり、
時点t2でスイッチオフ値i4に達する。t2は、評価装置８
によってFETが強制的にスッチオフされる時点である。F
ETによって破壊なく短時間に実行されるドレイン電流の
ピーク値はiD5である。ドレイン電流の上記スイッチオ
フ値i4はピーク値i5に達することも、越えることも出来
ない。
ニット２の２つの出力端5,6の間の端子短絡の際のFETの
駆動に対応している。ドレーン電源電圧UDS2は、t1直
後、最小値へと下がるが、次いで急上昇する。時点t2
で、ドレーン電源電圧UDS2と特性曲線KLのしきい値との
間で交点が生じる。ドレーン電流iD2はt1以降上がり、
時点t2でスイッチオフ値i4に達する。t2は、評価装置８
によってFETが強制的にスッチオフされる時点である。F
ETによって破壊なく短時間に実行されるドレイン電流の
ピーク値はiD5である。ドレイン電流の上記スイッチオ
フ値i4はピーク値i5に達することも、越えることも出来
ない。
ドレーン電源電圧UDS3とドレーン電流iD3は、GTOサイ
リスタが故障した場合のFET3の駆動に対応している。ド
レーン電源電圧UDS3は、駆動が支障なかった場合のよう
に、t1直後に最小値U1に低下するが、t3とt4の間にピー
ク値U6へ緩慢に上昇した後、比較的緩慢に低下する。ピ
ーク値U6は、駆動が支障ない場合、ピーク値U2より僅か
に少ない。図面に見られる時間内では、ドレーン電源電
圧UDS3は値０に達しない。時点t6で、ドレーン電源電圧
UDS3と特性曲線KLのしきい値との間で交点が生じる。ド
レーン電流iD3はt1以降、t3とt4の間でピークi6に達す
るが、その後緩慢に低下する。ピーク値i6は、駆動が支
障ない場合、ピーク値i1により僅かに少ない。図面に見
られる時間内では、iD3は値０に達しない。
リスタが故障した場合のFET3の駆動に対応している。ド
レーン電源電圧UDS3は、駆動が支障なかった場合のよう
に、t1直後に最小値U1に低下するが、t3とt4の間にピー
ク値U6へ緩慢に上昇した後、比較的緩慢に低下する。ピ
ーク値U6は、駆動が支障ない場合、ピーク値U2より僅か
に少ない。図面に見られる時間内では、ドレーン電源電
圧UDS3は値０に達しない。時点t6で、ドレーン電源電圧
UDS3と特性曲線KLのしきい値との間で交点が生じる。ド
レーン電流iD3はt1以降、t3とt4の間でピークi6に達す
るが、その後緩慢に低下する。ピーク値i6は、駆動が支
障ない場合、ピーク値i1により僅かに少ない。図面に見
られる時間内では、iD3は値０に達しない。
駆動が支障ない場合と、「端子短絡」及び「GTOサイ
リスタの故障」といったエラーが生じた場合の電流電圧
曲線を総括的に見れば、FETにおける「端子短絡」とい
うエラーが生じた場合、ピーク値i5を越える高い過電流
（iD2参照）が、大きな電圧降下と共に、FET（UDS2を参
照）のドレーン・ソース路に生じることが認められる。
リスタの故障」といったエラーが生じた場合の電流電圧
曲線を総括的に見れば、FETにおける「端子短絡」とい
うエラーが生じた場合、ピーク値i5を越える高い過電流
（iD2参照）が、大きな電圧降下と共に、FET（UDS2を参
照）のドレーン・ソース路に生じることが認められる。
その際、FETは短絡時間破壊される。「GTOサイリスタ
の故障」というエラーが起これば、一般的には、規則的
なドレーン電流（iD1を参照）の大きさの漏電かあるい
はそれ以下の漏電が生じる。しかし、こうした漏電（iD
3を参照）は短時間の消去パルス（iD1を参照）の最大の
持続時間よりも遥かに長時間流れるので、こうしたエラ
ーの際も、FETは危険に晒される。
の故障」というエラーが起これば、一般的には、規則的
なドレーン電流（iD1を参照）の大きさの漏電かあるい
はそれ以下の漏電が生じる。しかし、こうした漏電（iD
3を参照）は短時間の消去パルス（iD1を参照）の最大の
持続時間よりも遥かに長時間流れるので、こうしたエラ
ーの際も、FETは危険に晒される。
評価装置８の特性曲線KLは、２つの危険なエラーが生
じてもFETは確実に保護されるように形成されている。
このために、特性曲線KLは第１の時間間隔T1にしきい値
U7を有する。しきい値U7は、FET3が支障なく駆動する場
合（GTOサイリスタの規則的な消去電流は生じるが、
「端子短絡」はなく、GTOサイリスタは故障しない場
合）、ドレーン電源電圧（UDS1）がそのしきい値U7に達
しないが、ゲートユニット２に「端子短絡」が生じる場
合にしきい値U7を越えてしまう（UDS2を参照）ように設
定されている。時間間隔T1の持続時間は、GTOサイリス
タの消去電流が「最悪の場合」という条件下にも実質的
に減衰しているように設定されている。T1の経過後、第
２の時間間隔T2の間の特性曲線KLのしきい値は、FETの
確実な連続負荷のみが考慮される限り、時間に左右され
て値U8まで低下する。このことが起こるのは、FETが第
２の時間間隔T2において、支障ない駆動の際、極小のド
レーン電流（iD1）のみを導通するからである。第２の
時間間隔T2における特性曲線KLにより示されるしきい値
U8は、評価装置８がFETを介して流れるGTOサイリスタの
通常の“軌跡電流”（t4及びt7の間のUDS1又はiD1を参
照）によって起動しないように、設定されている。第２
の時間間隔T2の持続時間は、駆動が支障ない場合にドレ
ーン電流（iD1）が減衰されているほどに長くなくては
ならない。GTOサイリスタが故障した場合のドレーン電
源電圧UDS3が、時間間隔T2において支障なく駆動する場
合の電圧よりも高いので、評価装置８の特性曲線KLを越
えてしまう。
じてもFETは確実に保護されるように形成されている。
このために、特性曲線KLは第１の時間間隔T1にしきい値
U7を有する。しきい値U7は、FET3が支障なく駆動する場
合（GTOサイリスタの規則的な消去電流は生じるが、
「端子短絡」はなく、GTOサイリスタは故障しない場
合）、ドレーン電源電圧（UDS1）がそのしきい値U7に達
しないが、ゲートユニット２に「端子短絡」が生じる場
合にしきい値U7を越えてしまう（UDS2を参照）ように設
定されている。時間間隔T1の持続時間は、GTOサイリス
タの消去電流が「最悪の場合」という条件下にも実質的
に減衰しているように設定されている。T1の経過後、第
２の時間間隔T2の間の特性曲線KLのしきい値は、FETの
確実な連続負荷のみが考慮される限り、時間に左右され
て値U8まで低下する。このことが起こるのは、FETが第
２の時間間隔T2において、支障ない駆動の際、極小のド
レーン電流（iD1）のみを導通するからである。第２の
時間間隔T2における特性曲線KLにより示されるしきい値
U8は、評価装置８がFETを介して流れるGTOサイリスタの
通常の“軌跡電流”（t4及びt7の間のUDS1又はiD1を参
照）によって起動しないように、設定されている。第２
の時間間隔T2の持続時間は、駆動が支障ない場合にドレ
ーン電流（iD1）が減衰されているほどに長くなくては
ならない。GTOサイリスタが故障した場合のドレーン電
源電圧UDS3が、時間間隔T2において支障なく駆動する場
合の電圧よりも高いので、評価装置８の特性曲線KLを越
えてしまう。
第４図には、評価装置８を保護するための詳細な実施
例が示されている。個々に認められるように、ダイオー
ド10の陰極はFET3のドレーンＤに接続されている。ダイ
オード10の陽極は制御可能な電子スイッチ11を介してア
ースに接続可能である。電子スイッチ11は制御装置９に
よってトリガされると同時に、ダイオード10の陽極はコ
ンデンサ12を介してFET3の電源とコンパレータ13のマイ
ナス入力端に接続され、抵抗14を介してプラスの直流電
圧UG1に接続されている。抵抗15は直流電圧UG1とコンパ
レータ13の出力端に接続されている。別の抵抗16はコン
パレータ13の出力端とFET用制御装置９の間に設置され
ている。
例が示されている。個々に認められるように、ダイオー
ド10の陰極はFET3のドレーンＤに接続されている。ダイ
オード10の陽極は制御可能な電子スイッチ11を介してア
ースに接続可能である。電子スイッチ11は制御装置９に
よってトリガされると同時に、ダイオード10の陽極はコ
ンデンサ12を介してFET3の電源とコンパレータ13のマイ
ナス入力端に接続され、抵抗14を介してプラスの直流電
圧UG1に接続されている。抵抗15は直流電圧UG1とコンパ
レータ13の出力端に接続されている。別の抵抗16はコン
パレータ13の出力端とFET用制御装置９の間に設置され
ている。
コンパレータ13のプラス入力端は抵抗17を介してプラ
スの直流電圧UG2に接続されており、抵抗17へ直列接続
された抵抗18を介して２つのダイオード19,20の陽極の
共通の接合点に接続されている。ダイオード20の陰極は
制御可能な電子スイッチ21を介してアースに接続可能で
ある。電子スイッチ21は制御装置９によってトリガされ
る。ダイオード19の陰極はコンデンサ22及び並列抵抗23
を介してアースに接続され、ツェナーダイオード24の陰
極に接続されている。ツェナーダイオード24の陽極は抵
抗17とコンパレータ13のプラス入力端との接合点に接続
されており、別のツェナーダイオード25の陰極−陽極区
間を介して接続されている。直流電圧電源４の陰極もア
ースに接続されている。
スの直流電圧UG2に接続されており、抵抗17へ直列接続
された抵抗18を介して２つのダイオード19,20の陽極の
共通の接合点に接続されている。ダイオード20の陰極は
制御可能な電子スイッチ21を介してアースに接続可能で
ある。電子スイッチ21は制御装置９によってトリガされ
る。ダイオード19の陰極はコンデンサ22及び並列抵抗23
を介してアースに接続され、ツェナーダイオード24の陰
極に接続されている。ツェナーダイオード24の陽極は抵
抗17とコンパレータ13のプラス入力端との接合点に接続
されており、別のツェナーダイオード25の陰極−陽極区
間を介して接続されている。直流電圧電源４の陰極もア
ースに接続されている。
第４図に基づく回路の機能方法を説明するため前提と
すべきことは、FET3におけるドレーン電源電圧UDSが、
ダイオード10及び14によって構成される「クランプ回
路」を介してコンパレータ13のマイナス入力端へ送られ
ることである。FET3がスイッチオフされた状態で生じる
比較的高い電圧UDSをコンパレータ13によって極めて高
い過電流として間違いなく解するために、電子スイッチ
11がコンパレータ13のマイナス入力端をアースへ接続す
るのは、FETがオフの状態にある場合であり、即ち、電
子スイッチ11はFETが非導通の際閉じており、FETが導通
の際開いている場合である。このことは、第２図におい
て述べたように制御信号Ｃに従って評価装置８をスイッ
チオフすることに対応している。
すべきことは、FET3におけるドレーン電源電圧UDSが、
ダイオード10及び14によって構成される「クランプ回
路」を介してコンパレータ13のマイナス入力端へ送られ
ることである。FET3がスイッチオフされた状態で生じる
比較的高い電圧UDSをコンパレータ13によって極めて高
い過電流として間違いなく解するために、電子スイッチ
11がコンパレータ13のマイナス入力端をアースへ接続す
るのは、FETがオフの状態にある場合であり、即ち、電
子スイッチ11はFETが非導通の際閉じており、FETが導通
の際開いている場合である。このことは、第２図におい
て述べたように制御信号Ｃに従って評価装置８をスイッ
チオフすることに対応している。
コンパレータ13のマイナス入力端に生じた基準電圧
（特性曲線KL）は、時間関数に従って発生する。それ
は、GTOサイリスタ１のゲートでのピーク負荷が保護を
解除しないようにするためであり、比較的低く且つ長時
間持続する漏電（第３図のiD3及びUDS3を参照）を止め
るためである。基準電圧発生器は抵抗17,18,23、コンデ
ンサ22、スイッチ21、ダイオード19,20、ツェナーダイ
オード24,25及び直流電圧UG2によって構成される。
（特性曲線KL）は、時間関数に従って発生する。それ
は、GTOサイリスタ１のゲートでのピーク負荷が保護を
解除しないようにするためであり、比較的低く且つ長時
間持続する漏電（第３図のiD3及びUDS3を参照）を止め
るためである。基準電圧発生器は抵抗17,18,23、コンデ
ンサ22、スイッチ21、ダイオード19,20、ツェナーダイ
オード24,25及び直流電圧UG2によって構成される。
FET3のスイッチオンの直後、特性曲線KL（基準レベ
ル）のしきい値は、まず、U7（例えば、U7＝3V,第３図
を参照）である。このしきい値では、通常用いられる電
力用MOS形FETは、例えば100Aのドレーン電流を導通させ
ることが出来る。これが十分であるのは、GTOスイッチ
オフパルスを発生する複数の電力用MOS形FETを並列接続
する場合である。例えば40μｓという時間間隔T1の後、
特性曲線KLのしきい値は指数的にMOS形FETの長時間の連
続駆動が保証される許容連続負荷（U8）（例えばU8＝1,
5V）に低下される。しきい値がU8の場合、電力用MOS形F
ETの連続駆動は確実である。
ル）のしきい値は、まず、U7（例えば、U7＝3V,第３図
を参照）である。このしきい値では、通常用いられる電
力用MOS形FETは、例えば100Aのドレーン電流を導通させ
ることが出来る。これが十分であるのは、GTOスイッチ
オフパルスを発生する複数の電力用MOS形FETを並列接続
する場合である。例えば40μｓという時間間隔T1の後、
特性曲線KLのしきい値は指数的にMOS形FETの長時間の連
続駆動が保証される許容連続負荷（U8）（例えばU8＝1,
5V）に低下される。しきい値がU8の場合、電力用MOS形F
ETの連続駆動は確実である。
基準電圧発生器は以下のように機能する。FET3が非導
通である（GTOサイリスタが導通する）場合、電子スイ
ッチ21は開いている。FET3が導通している場合、電子ス
イッチ21は閉じられている。FET3が非導通であって、ス
イッチが開いている場合、UGS2の電流は抵抗18、ダイオ
ード19、閉じ方向に作動されるツェナーダイオード25を
解してアースへ流れる。コンパレータ13のプラス入力端
に接続された基準電圧（特性曲線KL）は、ツェナーダイ
オード25によって規定される“開始値"U7を有する。コ
ンデンサ22は、ツェナーダイオード24,25によって規定
される電圧に充電されている。時点t1で、FET3がスイッ
チオンされると同時に、スイッチ21は閉じられている。
これによって、ダイオード19の陽極はダイオード20を介
してアースに接続されている。（必要な場合、回路は、
FET3がスイッチ自体21によってスイッチオンされると同
時に、ダイオード19の陽極がアースに接続されるよう
に、形成されている）。これによって、ダイオード19及
びツェナーダイオード24が即座に閉じる。コンパレータ
13のプラスの入力端に生じた基準電圧（特性曲線KL）
は、時間間隔t1において、抵抗17及びツェナーダイオー
ド25を介して維持され、依然U7である。コンデンサ22
は、その他の基準電圧発生器によって完全に減結合さ
れ、抵抗23を介して放電される。コンデンサ22の電圧の
一定値以下、ツェナーダイオード24は順方向に導通す
る。これは第３図の時点t5に対応する。t5以降、コンパ
レータ13のプラスの入力端に生じた基準電圧（特性曲線
KL）は、導通するツェナーダイオード24を介して、コン
デンサ22の電圧に追従する。その際、コンデンサ22は抵
抗23を介して以前放電される。これは第３図の時間間隔
T2に対応する。
通である（GTOサイリスタが導通する）場合、電子スイ
ッチ21は開いている。FET3が導通している場合、電子ス
イッチ21は閉じられている。FET3が非導通であって、ス
イッチが開いている場合、UGS2の電流は抵抗18、ダイオ
ード19、閉じ方向に作動されるツェナーダイオード25を
解してアースへ流れる。コンパレータ13のプラス入力端
に接続された基準電圧（特性曲線KL）は、ツェナーダイ
オード25によって規定される“開始値"U7を有する。コ
ンデンサ22は、ツェナーダイオード24,25によって規定
される電圧に充電されている。時点t1で、FET3がスイッ
チオンされると同時に、スイッチ21は閉じられている。
これによって、ダイオード19の陽極はダイオード20を介
してアースに接続されている。（必要な場合、回路は、
FET3がスイッチ自体21によってスイッチオンされると同
時に、ダイオード19の陽極がアースに接続されるよう
に、形成されている）。これによって、ダイオード19及
びツェナーダイオード24が即座に閉じる。コンパレータ
13のプラスの入力端に生じた基準電圧（特性曲線KL）
は、時間間隔t1において、抵抗17及びツェナーダイオー
ド25を介して維持され、依然U7である。コンデンサ22
は、その他の基準電圧発生器によって完全に減結合さ
れ、抵抗23を介して放電される。コンデンサ22の電圧の
一定値以下、ツェナーダイオード24は順方向に導通す
る。これは第３図の時点t5に対応する。t5以降、コンパ
レータ13のプラスの入力端に生じた基準電圧（特性曲線
KL）は、導通するツェナーダイオード24を介して、コン
デンサ22の電圧に追従する。その際、コンデンサ22は抵
抗23を介して以前放電される。これは第３図の時間間隔
T2に対応する。
この時間間隔T2では、コンパレータ13の基準電圧は、
その最終値（U8）に達するまで、抵抗17,22及び23の合
成RC時定数に従って、指数的に低下する。U8は、ツェナ
ーダイオード24の導通電圧を考慮しつつ抵抗17及び23に
よって電圧UG2を分割することから生じる。
その最終値（U8）に達するまで、抵抗17,22及び23の合
成RC時定数に従って、指数的に低下する。U8は、ツェナ
ーダイオード24の導通電圧を考慮しつつ抵抗17及び23に
よって電圧UG2を分割することから生じる。
第１図は電力用FETの出力特性曲線族の図、第２図はFET
を保護するための回路図、第３図はFETにおける電流電
圧曲線及び評価装置の特性曲線の図、そして、第４図は
トリガユニットを保護する詳細な実施例の回路図であ
る。 ２……ゲートユニット、３……電子スイッチ、KL……特
性曲線、UDS……切換電圧、T1……第１の時間間隔、T2
……第２の時間間隔、UDS……電圧、UDS1……消去パル
ス、UDS2……端子短絡、U7……一定値、U8……低い値。
を保護するための回路図、第３図はFETにおける電流電
圧曲線及び評価装置の特性曲線の図、そして、第４図は
トリガユニットを保護する詳細な実施例の回路図であ
る。 ２……ゲートユニット、３……電子スイッチ、KL……特
性曲線、UDS……切換電圧、T1……第１の時間間隔、T2
……第２の時間間隔、UDS……電圧、UDS1……消去パル
ス、UDS2……端子短絡、U7……一定値、U8……低い値。
Claims (5)
- 【請求項１】制御可能な電子スイッチ（３）がターンオ
フパルスを用いてGTOサイリスタ（１）をスイッチオフ
するために用いられるGTOサイリスタ用ゲートユニット
の保護方法において、 前記電子スイッチ（３）の出力端子間の電圧（UDS）を
検出するステップと、 前記電圧（UDS）を所定の特性（KL）と比較するステッ
プと、 ここで前記特性（KL）は、前記電子スイッチ（３）のス
イッチオン時での前記電子スイッチ（３）の短時間最大
許容負荷出力及び連続負荷出力の両方を組み合わせた時
間的に変化する関数であり、そして短時間最大許容負荷
出力は電子スイッチが所定の電圧の制御信号によりスイ
ッチオンされた後の所定の短時間（T1間）に電子スイッ
チ自身に負荷し得る最大限の出力電圧であり、連続負荷
出力は電子スイッチ自身がオンし所定の短時間（T1）が
経過した後、所定の時間（T2）において電子スイッチ自
身に連続して負荷し得る時間と共に変化するそれぞれ最
大の出力電圧であり、 検出された前記電圧（UDS）が前記所定の特性（KL）を
越えるとすぐに前記電子スイッチ（３）がスイッチオフ
されるステップとを有することを特徴とするGTOサイリ
スタ用ゲートユニットの保護方法。 - 【請求項２】前記特性（KL）は、この特性（KL）で示さ
れるしきい値が前記電子スイッチ（３）のスイッチオン
直後の第１の時間間隔（T1）では一定であり（U7），前
記出力端子間の電圧（UDS）が規則的なターンオフパル
スによる動作（UDS1）においては決して達しないが、前
記ゲートユニット（２）の出力端（５、６）が端子短絡
（UDS2）した場合は越えるよう設定されていることを特
徴とする特許請求の範囲第１項に記載のGTOサイリスタ
用ゲートユニットの保護方法。 - 【請求項３】前記特性（KL）で示されるしきい値が、第
１の時間間隔（T1）に続く第２の時間間隔（T2）の間、
一定値（U7）から低い値（U8）へ低下し、該低い値（U
8）が前記電子スイッチ（３）の許容連続負荷に設定さ
れるように前記特性（KL）が設定されていること、ここ
で、許容連続負荷は非常に長時間電力用MOS形FETが連続
して駆動される場合に許容される得るソース−ドレイン
間電圧の最大の値であり、 を特徴とする特許請求の範囲第２項に記載のGTOサイリ
スタ用ゲートユニットの保護方法。 - 【請求項４】前記特性（KL）で示される前記しきい値
が、前記第２の時間間隔（T2）において指数的に低下さ
れることを特徴とする特許請求の範囲第３項に記載のGT
Oサイリスタ用ゲートユニットの保護方法。 - 【請求項５】前記電子スイッチ（３）の検出電圧（UD
S）は，前記電子スイッチ（３）がスイッチオフの時は
検出されないことを特徴とする特許請求の範囲第１項乃
至３項のいずれかの１に記載のGTOサイリスタ用ゲート
ユニットの保護方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19873741713 DE3741713A1 (de) | 1987-12-09 | 1987-12-09 | Verfahren zum schutz der gate-unit fuer einen gto-thyristor |
| DE3741713.4 | 1987-12-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022708A JPH022708A (ja) | 1990-01-08 |
| JP2728279B2 true JP2728279B2 (ja) | 1998-03-18 |
Family
ID=6342206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63311778A Expired - Lifetime JP2728279B2 (ja) | 1987-12-09 | 1988-12-09 | Ｇｔｏサイリスタ用ゲートユニットの保護方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4920447A (ja) |
| EP (1) | EP0319870B1 (ja) |
| JP (1) | JP2728279B2 (ja) |
| AT (1) | ATE85170T1 (ja) |
| DE (2) | DE3741713A1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0408778B1 (de) * | 1989-07-17 | 1994-04-13 | Siemens Aktiengesellschaft | Nullpunktdetektor für einen optisch steuerbaren Thyristor |
| DE59005948D1 (de) * | 1989-09-25 | 1994-07-07 | Asea Brown Boveri | Halbleiterschalter. |
| EP0563695B1 (de) * | 1992-03-31 | 1999-05-26 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Erkennung von Kurzschlüssen in Leitungsabzweigen von elektrischen Netzen |
| AT407681B (de) * | 1995-05-15 | 2001-05-25 | Elin Ebg Traction Gmbh | Verfahren zur abschaltung eines spannungsgesteuerten halbleiters |
| US6001663A (en) * | 1995-06-07 | 1999-12-14 | Advanced Micro Devices, Inc. | Apparatus for detecting defect sizes in polysilicon and source-drain semiconductor devices and method for making the same |
| FR2843245B1 (fr) * | 2002-08-05 | 2004-10-22 | Dav | Dispositif et procede de protection d'un composant electronique contre des surcharges dommageables |
| EP3066757A1 (de) * | 2013-11-08 | 2016-09-14 | Zentrum Mikroelektronik Dresden AG | Anordnung und verfahren zum schutz einer elektronischen schaltung |
| DE102015211059B3 (de) * | 2015-06-16 | 2016-09-01 | Ellenberger & Poensgen Gmbh | Elektronischer Schutzschalter |
| DE102015221636A1 (de) * | 2015-11-04 | 2017-05-04 | Robert Bosch Gmbh | Verfahren zum Betreiben eines Metall-Oxid-Halbleiter-Feldeffekttransistors |
| DE102016213944A1 (de) * | 2016-07-28 | 2018-02-01 | Ellenberger & Poensgen Gmbh | Verfahren und Vorrichtung zur Ansteuerung eines Halbleiterschalters |
| EP3518421A1 (de) * | 2018-01-30 | 2019-07-31 | Siemens Aktiengesellschaft | Schutz eines in einem schaltbetrieb betriebenen feldeffekttransistors vor einem überlaststrom |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4429339A (en) | 1982-06-21 | 1984-01-31 | Eaton Corporation | AC Transistor switch with overcurrent protection |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4363064A (en) * | 1981-07-27 | 1982-12-07 | The United States Of America As Represented By The Secretary Of The Navy | Overcurrent protection system |
| EP0107137B1 (en) * | 1982-10-12 | 1986-10-01 | Nissan Motor Co., Ltd. | A semiconductor switching circuit with an overcurrent protection |
| US4597038A (en) * | 1984-07-26 | 1986-06-24 | Westinghouse Electric Corp. | Switching overlap protection by control gate impedance monitoring |
| DE3434607A1 (de) * | 1984-09-18 | 1986-03-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und vorrichtung zum betreiben eines abschalthyristors |
| DE3537050A1 (de) * | 1985-06-19 | 1987-01-02 | Siemens Ag | Verfahren und vorrichtung zur erkennung des sperrzustandes eines abschaltbaren thyristors |
| JPH0625930B2 (ja) * | 1985-09-24 | 1994-04-06 | 株式会社東芝 | プラント診断装置 |
| US4641231A (en) * | 1985-12-06 | 1987-02-03 | General Electric Company | Apparatus and method for failure testing of a control turn-off semiconductor |
-
1987
- 1987-12-09 DE DE19873741713 patent/DE3741713A1/de not_active Withdrawn
-
1988
- 1988-12-03 AT AT88120203T patent/ATE85170T1/de not_active IP Right Cessation
- 1988-12-03 DE DE8888120203T patent/DE3877925D1/de not_active Expired - Fee Related
- 1988-12-03 EP EP88120203A patent/EP0319870B1/de not_active Expired - Lifetime
- 1988-12-08 US US07/281,516 patent/US4920447A/en not_active Expired - Lifetime
- 1988-12-09 JP JP63311778A patent/JP2728279B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4429339A (en) | 1982-06-21 | 1984-01-31 | Eaton Corporation | AC Transistor switch with overcurrent protection |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0319870A2 (de) | 1989-06-14 |
| DE3741713A1 (de) | 1989-06-22 |
| DE3877925D1 (de) | 1993-03-11 |
| JPH022708A (ja) | 1990-01-08 |
| EP0319870B1 (de) | 1993-01-27 |
| ATE85170T1 (de) | 1993-02-15 |
| US4920447A (en) | 1990-04-24 |
| EP0319870A3 (en) | 1990-08-16 |
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