JP2722495B2 - マイクロコード生成方式 - Google Patents
マイクロコード生成方式Info
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号処理に用いられるシグナルプ
ロセッサなどにおけるマイクロコードの生成方式に関す
る。
ロセッサなどにおけるマイクロコードの生成方式に関す
る。
（従来の技術） 従来のコンパイラなどではコード生成における中間コ
ード最適化において中間コード内の冗長性の削除や、汎
用レジスタ上のデータのメモリへの退避の頻度を少なく
するための演算順序の変更などの定型的な処理が行われ
ていた。またコード生成においても中間コードに対して
一意的に対応するマシンコードまたは、マシンコード列
を割り当てることによりコード生成を行ってきた。
ード最適化において中間コード内の冗長性の削除や、汎
用レジスタ上のデータのメモリへの退避の頻度を少なく
するための演算順序の変更などの定型的な処理が行われ
ていた。またコード生成においても中間コードに対して
一意的に対応するマシンコードまたは、マシンコード列
を割り当てることによりコード生成を行ってきた。
（発明が解決しようとする問題点） しかしマイクロプログラム方式を採用したシグナルプ
ロセッサなどにおいては積和演算や高速フーリエ変換な
どの特殊な演算を最小限にハードウェア量で高速に行え
るようにデータパスが設計されているため従来のコンパ
イラが対象としてきた汎用のマイクロプロセッサなどに
比べてデータパス構造が複雑になっており、プロセッサ
リソースを効率よく使うコードの生成が一般に困難にな
っている。
ロセッサなどにおいては積和演算や高速フーリエ変換な
どの特殊な演算を最小限にハードウェア量で高速に行え
るようにデータパスが設計されているため従来のコンパ
イラが対象としてきた汎用のマイクロプロセッサなどに
比べてデータパス構造が複雑になっており、プロセッサ
リソースを効率よく使うコードの生成が一般に困難にな
っている。
本発明の目的はターゲットマシンのアーキテクチャに
依存した中間言語最適化およびコード生成を行うことに
よりデータパス構造の複雑なシグナルプロセッサなどに
対しても効率のよいプログラムを生成できるマイクロコ
ード生成方式を提供することにある。
依存した中間言語最適化およびコード生成を行うことに
よりデータパス構造の複雑なシグナルプロセッサなどに
対しても効率のよいプログラムを生成できるマイクロコ
ード生成方式を提供することにある。
（問題点を解決する為の手段） 本発明のマイクロコード生成方式では、中間コードを
入力する中間コード入力部と、該中間コードに対してタ
ーゲットマシンのアーキテクチャに対応した最適化コー
ド変換を行うのに必要なルールを知識ベースとして記憶
する中間コード最適化知識ベース記憶部と、該中間コー
ド最適化知識ベースに照して、前記中間コード入力部に
より入力された中間コード内にターゲットマシンのアー
キテクチャに対応した最適化コード変換できるコードが
存在するかを推論しその推論結果により検出されたコー
ドに対して最適化コード変換を行う中間コード最適化推
論部と、ターゲットマシンのアーキテクチャにおいて任
意のプロセッサリソースの蓄えられたデータに対して必
要な演算を施すデータパスおよびこれに付随するマイク
ロコードを探索するのに必要な知識知識ベースとして記
憶する任意のプロセッサリソースに蓄えられたデータに
対して与えられた演算を施すデータパスを探索する最適
データパス推論部と、前記中間コード最適化推論部によ
って生成された最適化中間コードをターゲットマシン上
のプロセッサリソースと演算器との組合せに変換してか
ら前記最適データパス推論部を用いてマイクロコードを
生成するコード生成部とを備えることを特徴とする。
入力する中間コード入力部と、該中間コードに対してタ
ーゲットマシンのアーキテクチャに対応した最適化コー
ド変換を行うのに必要なルールを知識ベースとして記憶
する中間コード最適化知識ベース記憶部と、該中間コー
ド最適化知識ベースに照して、前記中間コード入力部に
より入力された中間コード内にターゲットマシンのアー
キテクチャに対応した最適化コード変換できるコードが
存在するかを推論しその推論結果により検出されたコー
ドに対して最適化コード変換を行う中間コード最適化推
論部と、ターゲットマシンのアーキテクチャにおいて任
意のプロセッサリソースの蓄えられたデータに対して必
要な演算を施すデータパスおよびこれに付随するマイク
ロコードを探索するのに必要な知識知識ベースとして記
憶する任意のプロセッサリソースに蓄えられたデータに
対して与えられた演算を施すデータパスを探索する最適
データパス推論部と、前記中間コード最適化推論部によ
って生成された最適化中間コードをターゲットマシン上
のプロセッサリソースと演算器との組合せに変換してか
ら前記最適データパス推論部を用いてマイクロコードを
生成するコード生成部とを備えることを特徴とする。
（作用） 本発明の原理を以下に示す。
４ 一般にマシン独立の中間コードまたは演算DAG（Dir
ected Acyclic Graph）ノードは、 （オペレータオペランド１…オペランドＮ） という形式で表わされる。一方、シグナルプロセッサな
どのマイクロプログラム方式の計算機ではオペレータに
対応する演算ハードウェアがアーキテクチャ内に複数個
分散して存在していることが多い。そこで演算DAGにお
けるオペレータをターゲットマシン内の演算器で実現で
きる演算命令に置き換える際に、式の意味を損なわない
ように、例えば、より簡単な演算器で実現できる演算に
置き換えたり、あるいは演算器が複数ある場合には演算
を分散して行わせるように演算DAGを変換することによ
り、より効率のよいコード生成が可能になる。このよう
な変換はターゲットマシンのアーキテクチャに依存し、
また一度変換を行った結果により新たなる変換が可能に
なるというように変換が複数段に及び場合も考えられ
る。そこでターゲットマシンに対してそのアーキテクチ
ャに依存したDAG変換規則をルール化した知識ベースお
よび、これに対する推論機構を用意することによりター
ゲットマシン毎にアーキテクチャに適したDAG最適化部
を実現することができる。
ected Acyclic Graph）ノードは、 （オペレータオペランド１…オペランドＮ） という形式で表わされる。一方、シグナルプロセッサな
どのマイクロプログラム方式の計算機ではオペレータに
対応する演算ハードウェアがアーキテクチャ内に複数個
分散して存在していることが多い。そこで演算DAGにお
けるオペレータをターゲットマシン内の演算器で実現で
きる演算命令に置き換える際に、式の意味を損なわない
ように、例えば、より簡単な演算器で実現できる演算に
置き換えたり、あるいは演算器が複数ある場合には演算
を分散して行わせるように演算DAGを変換することによ
り、より効率のよいコード生成が可能になる。このよう
な変換はターゲットマシンのアーキテクチャに依存し、
また一度変換を行った結果により新たなる変換が可能に
なるというように変換が複数段に及び場合も考えられ
る。そこでターゲットマシンに対してそのアーキテクチ
ャに依存したDAG変換規則をルール化した知識ベースお
よび、これに対する推論機構を用意することによりター
ゲットマシン毎にアーキテクチャに適したDAG最適化部
を実現することができる。
以上に示したDAG変換によってターゲットマシン最適
化したオペレータ、オペランドに組合せを得ることがで
きる。ここでオペレータはプロセッサ内の演算器に対応
し、オペランドは既に計算されたノードの結果が格納さ
れているレジスタ等に対応する。ターゲットマシンに対
するマシンコード（マイクロコード）を求める為にはオ
ペレータ、オペランドの組合せに対応した演算器、レジ
スタの組合せを実現するデータパスおよびこれに対応す
るマイクロ命令、或いはマイクロ命令列をターゲットマ
シンのアーキテクチャ上で探索する必要がある。演算
器、レジスタの組合せに対応するデータパスを実現する
マイクロ命令は複数個に渡り、また一通りとは限らない
場合があるため効率の良いコードを生成する為にはもっ
ともコスト（実行時間など）の小さいマイクロ命令列を
選択する必要がある。そこでターゲットマシンのアーキ
テクチャ内でマイクロ命令で実現可能なデータパスをコ
ストを対比させたルールとして知識ベース化し、これに
対する推論機構を用意することによりアーキテクチャに
依存して最適化されたマイクロコードの生成を行なうこ
とができる。
化したオペレータ、オペランドに組合せを得ることがで
きる。ここでオペレータはプロセッサ内の演算器に対応
し、オペランドは既に計算されたノードの結果が格納さ
れているレジスタ等に対応する。ターゲットマシンに対
するマシンコード（マイクロコード）を求める為にはオ
ペレータ、オペランドの組合せに対応した演算器、レジ
スタの組合せを実現するデータパスおよびこれに対応す
るマイクロ命令、或いはマイクロ命令列をターゲットマ
シンのアーキテクチャ上で探索する必要がある。演算
器、レジスタの組合せに対応するデータパスを実現する
マイクロ命令は複数個に渡り、また一通りとは限らない
場合があるため効率の良いコードを生成する為にはもっ
ともコスト（実行時間など）の小さいマイクロ命令列を
選択する必要がある。そこでターゲットマシンのアーキ
テクチャ内でマイクロ命令で実現可能なデータパスをコ
ストを対比させたルールとして知識ベース化し、これに
対する推論機構を用意することによりアーキテクチャに
依存して最適化されたマイクロコードの生成を行なうこ
とができる。
（実施例） 次に本発明の実施例を図面を参照しながら説明する。
第１図は本発明の機能ブロック図である。第１図にお
いて、１は中間コード入力部、２は中間コード最適化知
識ベース記憶部、３は中間コード最適化推論部、４はデ
ータパス探索知識ベース記憶部、５は最適データパス推
論部、６はコード生成部である。中間コード入力部１は
DAG形式の中間コードを入力する部分である。中間コー
ド最適化知識ベース記憶部２はターゲットマシンのアー
キテクチャに依存したif−thenルール形式のDAGの変換
ルールを格納する部分である。中間コード最適化推論部
３は中間コード入力部１から渡されたプロセッサ独立な
DAGを中間コード最適化知識ベース記憶部２内の変換ル
ールを用いて前向きに推論を行うプロダクションシステ
ムである。プロダクションシステムについては例えばウ
インストン原著（白井良明他訳）の1982年培風館発行の
“LISP"18章記載のif−thenシステムを用いることがで
きる。データパス探索知識ベース記憶部４は、ターゲッ
トマシンのアーキテクスチャに依存したif−thenルール
形式のデータパス探索ルールを格納する部分である。最
適データパス推論部５は後述するコード生成部６から渡
された演算器、レジスタの組合せからなる演算をターゲ
ットアーキテクチャ上で実現するデータパスをデータパ
ス探索知識ベース記憶部４内のデータパス探索ルールを
用いて後ろ向き推論により探索を行ってマイクロコード
を生成する部分である。後ろ向き推論による探索につい
て例えばチャーニアック、リースベック、マックダーモ
ット原著白井秀俊他訳の1986年日本コンピュータ協会発
行の“人工知能プログラミング”の13章に記載されてい
る方法が用いられる。コード生成部６はDAG最適化推論
部３から渡されたマシン最適化DAGの各ノードを実行可
能な順にオペレータ、オペランドに対応した演算器、レ
ジスタの組合せとして最適データパス推論部５に渡す部
分である。
いて、１は中間コード入力部、２は中間コード最適化知
識ベース記憶部、３は中間コード最適化推論部、４はデ
ータパス探索知識ベース記憶部、５は最適データパス推
論部、６はコード生成部である。中間コード入力部１は
DAG形式の中間コードを入力する部分である。中間コー
ド最適化知識ベース記憶部２はターゲットマシンのアー
キテクチャに依存したif−thenルール形式のDAGの変換
ルールを格納する部分である。中間コード最適化推論部
３は中間コード入力部１から渡されたプロセッサ独立な
DAGを中間コード最適化知識ベース記憶部２内の変換ル
ールを用いて前向きに推論を行うプロダクションシステ
ムである。プロダクションシステムについては例えばウ
インストン原著（白井良明他訳）の1982年培風館発行の
“LISP"18章記載のif−thenシステムを用いることがで
きる。データパス探索知識ベース記憶部４は、ターゲッ
トマシンのアーキテクスチャに依存したif−thenルール
形式のデータパス探索ルールを格納する部分である。最
適データパス推論部５は後述するコード生成部６から渡
された演算器、レジスタの組合せからなる演算をターゲ
ットアーキテクチャ上で実現するデータパスをデータパ
ス探索知識ベース記憶部４内のデータパス探索ルールを
用いて後ろ向き推論により探索を行ってマイクロコード
を生成する部分である。後ろ向き推論による探索につい
て例えばチャーニアック、リースベック、マックダーモ
ット原著白井秀俊他訳の1986年日本コンピュータ協会発
行の“人工知能プログラミング”の13章に記載されてい
る方法が用いられる。コード生成部６はDAG最適化推論
部３から渡されたマシン最適化DAGの各ノードを実行可
能な順にオペレータ、オペランドに対応した演算器、レ
ジスタの組合せとして最適データパス推論部５に渡す部
分である。
第２図（ａ）は演算DAGの一例を示す図である。このD
AGは ｙ＝ｘ（ｉ）＋ｘ（ｉ＋１） なる式を表している。ここでｉは整数型、ｙは実数型、
ｘは配列名とする。またarrayは配列アクセスを意味す
る。
AGは ｙ＝ｘ（ｉ）＋ｘ（ｉ＋１） なる式を表している。ここでｉは整数型、ｙは実数型、
ｘは配列名とする。またarrayは配列アクセスを意味す
る。
第２図（ｂ）〜（ｉ）は後で述べる第２図（ａ）の演
算DAGの最適化変換過程を示したものである。
算DAGの最適化変換過程を示したものである。
第３図は本発明の実施例で用いるターゲットマシンの
アーキテクチャを示すブロック図である。第３図におい
て３−１はデータメモリ、３−２は前記データメモリ３
−１に対するデータポインタでありカウンタ機能を有す
る。３−３は前記データメモリ３−１の出力を入力とす
ると累算器であり累算レジスタを０クリアする機能を持
つ。データポインタ３−２は０クリア機能、インクリメ
ント機能を持ち、０クリア命令dpclr、インクリメント
命令dpincより制御される。累算器３−３は累算レジス
タの０クリア機能、データメモリ３−１とのデータ転送
機能、データメモリの出力データの累算機能を持ち、そ
れぞれ０クリア命令accclr、データ転送命令load、stor
e、累算命令accmにより制御される。以上示したターゲ
ットマシンにおいて第２図（ａ）の演算DAGに示した処
理を実現する最適化マイクロコードの第１表に示す。第
１表に示すマイクロコードではまず第１のステップでdp
clr命令によりデータポインタの値を０とし、第２のス
テップでdpinc命令によりデータポインタの値を１にす
る。次に第３にステップでload命令によりデータメモリ
に格納されている値ａ（ｉ）を累算レジスタに転送する
と同時にdpinc命令でデータポインタの値を２にする。
最後に第４のステップでaccm命令により累算レジスタ格
納されている値ａ（ｉ）とデータメモリの出力する値ａ
（ｉ＋１）との加算を行なう。
アーキテクチャを示すブロック図である。第３図におい
て３−１はデータメモリ、３−２は前記データメモリ３
−１に対するデータポインタでありカウンタ機能を有す
る。３−３は前記データメモリ３−１の出力を入力とす
ると累算器であり累算レジスタを０クリアする機能を持
つ。データポインタ３−２は０クリア機能、インクリメ
ント機能を持ち、０クリア命令dpclr、インクリメント
命令dpincより制御される。累算器３−３は累算レジス
タの０クリア機能、データメモリ３−１とのデータ転送
機能、データメモリの出力データの累算機能を持ち、そ
れぞれ０クリア命令accclr、データ転送命令load、stor
e、累算命令accmにより制御される。以上示したターゲ
ットマシンにおいて第２図（ａ）の演算DAGに示した処
理を実現する最適化マイクロコードの第１表に示す。第
１表に示すマイクロコードではまず第１のステップでdp
clr命令によりデータポインタの値を０とし、第２のス
テップでdpinc命令によりデータポインタの値を１にす
る。次に第３にステップでload命令によりデータメモリ
に格納されている値ａ（ｉ）を累算レジスタに転送する
と同時にdpinc命令でデータポインタの値を２にする。
最後に第４のステップでaccm命令により累算レジスタ格
納されている値ａ（ｉ）とデータメモリの出力する値ａ
（ｉ＋１）との加算を行なう。
第４図は第３図のアーキテクチャの為の中間コード最
適化知識ベースを示す図である。DR1からDR7はそれぞれ
DAG中に左辺のパターンが存在した時の、右辺のパター
ンに変換するDAG変換ルールを表す。但し、X,Y,Zは任意
のノードあるいはパターンを表す。またmemはデータメ
モリアクセスを、ａ＋はアドレスデータ加算を、ａ（定
数）はアドレス定数をal＋はアドレスインクリメント演
算をaccmはデータメモリ出力の累算演算を表す。
適化知識ベースを示す図である。DR1からDR7はそれぞれ
DAG中に左辺のパターンが存在した時の、右辺のパター
ンに変換するDAG変換ルールを表す。但し、X,Y,Zは任意
のノードあるいはパターンを表す。またmemはデータメ
モリアクセスを、ａ＋はアドレスデータ加算を、ａ（定
数）はアドレス定数をal＋はアドレスインクリメント演
算をaccmはデータメモリ出力の累算演算を表す。
第５図は本マイクロコード生成方式の処理の流れを説
明するための図である。本マイクロコード生成方式にお
ける処理を次に示す。
明するための図である。本マイクロコード生成方式にお
ける処理を次に示す。
1. 中間コードであるDAGを入力する。
2. DAG中に中間コード最適化知識ベースの左辺（if
部）とパターンマッチする部分を検出する。
部）とパターンマッチする部分を検出する。
3. 2.において左片（if部）がパターンマッチしたDAG
中の部分をルールを適用して右辺（then部）に置き換え
る。
中の部分をルールを適用して右辺（then部）に置き換え
る。
4. 最適化されたDAGの各ノードを実行可能な順に並べ
る。
る。
5. DAGの各ノードについて4.で並べた順に第６図に示
す方式に従ってコード生成をおこなう。
す方式に従ってコード生成をおこなう。
次に第４図に示したDAG最適化知識ベースを用いた第
２図（ａ）の演算DAGの最適化について第２図（ｂ）〜
（ｉ）を用いて説明する。
２図（ａ）の演算DAGの最適化について第２図（ｂ）〜
（ｉ）を用いて説明する。
まず、第２図（ａ）に示された演算DAGにして第４図
（ａ）に示すDAG最適化ルールDR1が適用されて第２図
（ｂ）に示すDAGに変換される。
（ａ）に示すDAG最適化ルールDR1が適用されて第２図
（ｂ）に示すDAGに変換される。
次に、第２図（ｂ）に示された演算DAGに対して第４
図（ｂ）に示すDAG最適化ルールのDR2が適用されて第２
図（ｃ）に示すDAGに変換される。
図（ｂ）に示すDAG最適化ルールのDR2が適用されて第２
図（ｃ）に示すDAGに変換される。
次に、第２図（ｃ）に示された演算DAGに対して第４
図（ｃ）および（ｄ）に示すDAG最適化ルールDR3および
DR4が適用されて第２図（ｄ）に示すDAGに変換される。
図（ｃ）および（ｄ）に示すDAG最適化ルールDR3および
DR4が適用されて第２図（ｄ）に示すDAGに変換される。
次に、第２図（ｄ）に示された演算DAGに対して第４
図（ｅ）に示すDAG最適化ルールDR5が適用されて第２図
（ｅ）に示すDAGに変換される。
図（ｅ）に示すDAG最適化ルールDR5が適用されて第２図
（ｅ）に示すDAGに変換される。
次に、第２図（ｅ）に示された演算DAGに対して第４
図（ｅ）および（ｆ）に示すDAG最適化ルールDR5および
DR6T適用されて第２図（ｆ）に示すDAGに変換される。
図（ｅ）および（ｆ）に示すDAG最適化ルールDR5および
DR6T適用されて第２図（ｆ）に示すDAGに変換される。
次に、第２図（ｅ）に示された演算DAGに対して第４
図（ｅ）に示すDAG最適化ルールDR5が適用されて第２図
（ｇ）に示すDAGに変換される。
図（ｅ）に示すDAG最適化ルールDR5が適用されて第２図
（ｇ）に示すDAGに変換される。
次に、第２図（ｇ）に示された演算DAGに対して共通
式を削除することにより第２図（ｈ）に示すDAGに変換
される。
式を削除することにより第２図（ｈ）に示すDAGに変換
される。
次に、第２図（ｈ）に示された演算DAGに対して第４
図（ｇ）に示すDAG最適化ルールDR7が適用されて第２図
（ｆ）に示すDAGに変換される。
図（ｇ）に示すDAG最適化ルールDR7が適用されて第２図
（ｆ）に示すDAGに変換される。
以上に示した変換により生成された第４図（ｉ）に示
す最適化DAGを実行可能な順にリスト形式に表したもの
を第２表に示す。
す最適化DAGを実行可能な順にリスト形式に表したもの
を第２表に示す。
第３表は第３図のアーキテクチャの為のif−thenルー
ル形式のデータパス探索知識ベースである。MR1からMR8
はそれぞれif部が成立した時then部に示されたデータパ
ス上の機能が実現されるターゲットマシン上の規則であ
る、或いは後ろ向き推論においてはthen部に記述された
データパスを上の機能を実現する為にはif部を実現しな
ければならないという意味のルールを表す。第３表にお
いてcode（ ）は（ ）内の命令コード（マイクロオペ
レーション）の実行を意味する。またthen部において←
の左辺は演算結果が格納されるレジスタ、←の右辺の第
１項はターゲットマシン上の演算機能、第２項以降は演
算入力レジスタを表す。但しdpはデータポインタ、ram
はデータメモリ、accrは累算レジスタ、clrは０クリア
機能、a1＋はアドレスインクリメント機能、memはメモ
リアクセス機能、accは累算機能をあらわす。
ル形式のデータパス探索知識ベースである。MR1からMR8
はそれぞれif部が成立した時then部に示されたデータパ
ス上の機能が実現されるターゲットマシン上の規則であ
る、或いは後ろ向き推論においてはthen部に記述された
データパスを上の機能を実現する為にはif部を実現しな
ければならないという意味のルールを表す。第３表にお
いてcode（ ）は（ ）内の命令コード（マイクロオペ
レーション）の実行を意味する。またthen部において←
の左辺は演算結果が格納されるレジスタ、←の右辺の第
１項はターゲットマシン上の演算機能、第２項以降は演
算入力レジスタを表す。但しdpはデータポインタ、ram
はデータメモリ、accrは累算レジスタ、clrは０クリア
機能、a1＋はアドレスインクリメント機能、memはメモ
リアクセス機能、accは累算機能をあらわす。
第６図は最適化されたDAGの各ノードからコード生成
を行う処理の流れを説明するための図である。DAGのノ
ードからのコード生成では以下の処理が行われる。
を行う処理の流れを説明するための図である。DAGのノ
ードからのコード生成では以下の処理が行われる。
1. 入力されたノードのオペレータ、オペランドの組合
せを対応するターゲットアーキテクチャ上の演算命令、
レジスタの組合せに変換し、これをゴールとする。
せを対応するターゲットアーキテクチャ上の演算命令、
レジスタの組合せに変換し、これをゴールとする。
2. 1.または3.で作成したゴールをthen部としてもルー
ルを探索する。
ルを探索する。
3. 2.で求められたルールにより新たなゴールを生成す
る。
る。
4. 2.で求められたルールによりコード生成を行う。
5. 4.で求められたコードをマイクロイントスラクショ
ン上に割り付ける。
ン上に割り付ける。
次に第３表に示したデータパス探索知識ベースを用い
た第２表の最適化DAGからのコード生成について説明す
る。
た第２表の最適化DAGからのコード生成について説明す
る。
まず、第２表の１番目の文から生成されるdpに対する
０ロードに対してゴールdp←０が生成される。このゴー
ルに対しては第３表にルールMR7のthen部がマッチする
ため、ルールMR7によりdp←clr dpが新しいゴールとし
て生成される。このゴールに対しては第３表のルールMR
1のthen部がマッチするため、ルールMR1によりコードdp
clrが生成され、第１ステップ目のマイクロインストラ
クションに割り付けられる。
０ロードに対してゴールdp←０が生成される。このゴー
ルに対しては第３表にルールMR7のthen部がマッチする
ため、ルールMR7によりdp←clr dpが新しいゴールとし
て生成される。このゴールに対しては第３表のルールMR
1のthen部がマッチするため、ルールMR1によりコードdp
clrが生成され、第１ステップ目のマイクロインストラ
クションに割り付けられる。
次に、第２表の２番目の文からゴール?x←al＋dpが生
成される。ここで?xはいかなるパターンにもマッチする
マッチング変数である。このゴールに対しては第３表の
ルールMR2のthen部がマッチするため、ルールMR2により
コードdpincが生成され、第２ステップ目のマイクロイ
ンストラクションに割り付けられる。
成される。ここで?xはいかなるパターンにもマッチする
マッチング変数である。このゴールに対しては第３表の
ルールMR2のthen部がマッチするため、ルールMR2により
コードdpincが生成され、第２ステップ目のマイクロイ
ンストラクションに割り付けられる。
次に、第２表の３番目の文からゴール?x←acc0ramが
生成される。このゴールに対しては第３表のルールMR8
およびMR9のthen部がマッチする。そこでまずルールMR8
を適用した場合はaccr←clraccrおよびaccr←accaccrra
mが新しいゴールとして生成される。ゴールaccrに対し
ては第３表のルールMR4のthen部がマッチするため、ル
ールMR4によりコードacclrが生成される。ゴールaccr←
acc accr ramに対しは第３表のルールMR5のthen部がマ
ッチするため、ルールMR5によりコードaccmが生成され
る。一方、ルールMR9を適用した場合はaccr←ramが新し
いゴールとして生成される。ゴールaccr←ramに対して
は第３表のルールMR6のthen部がマッチするため、ルー
ルMR6によりコードloadが生成される。ここでルールMR8
を適用した場合はaccclr、accmの２ステップのコードが
生成され、ルールMR9を適用した場合はloadの１ステッ
プのコードが生成される。そこでここはコストの低いMR
9が選択されコードloadが第３ステップ目のマイクロイ
ンストラクションに割り付けられる。
生成される。このゴールに対しては第３表のルールMR8
およびMR9のthen部がマッチする。そこでまずルールMR8
を適用した場合はaccr←clraccrおよびaccr←accaccrra
mが新しいゴールとして生成される。ゴールaccrに対し
ては第３表のルールMR4のthen部がマッチするため、ル
ールMR4によりコードacclrが生成される。ゴールaccr←
acc accr ramに対しは第３表のルールMR5のthen部がマ
ッチするため、ルールMR5によりコードaccmが生成され
る。一方、ルールMR9を適用した場合はaccr←ramが新し
いゴールとして生成される。ゴールaccr←ramに対して
は第３表のルールMR6のthen部がマッチするため、ルー
ルMR6によりコードloadが生成される。ここでルールMR8
を適用した場合はaccclr、accmの２ステップのコードが
生成され、ルールMR9を適用した場合はloadの１ステッ
プのコードが生成される。そこでここはコストの低いMR
9が選択されコードloadが第３ステップ目のマイクロイ
ンストラクションに割り付けられる。
次に、第２表の４番目の文からゴール?x←al＋dpが生
成される。このゴールに対しては第３表のルールMR2のt
hen部がマッチするため、ルールMR2によりコードdpinc
が生成され、第３ステップ目のマイクロインストラクシ
ョンに割り付けられる。
成される。このゴールに対しては第３表のルールMR2のt
hen部がマッチするため、ルールMR2によりコードdpinc
が生成され、第３ステップ目のマイクロインストラクシ
ョンに割り付けられる。
次に、第２表の５番目の文からゴール?x←accaccrが
生成される。このゴールに対しては第３表にルールMR5
のthen部がマッチするため、ルールMR5によりコードacc
mが生成され第４ステップ目のマイクロインストラクシ
ョンに割り付けられる。
生成される。このゴールに対しては第３表にルールMR5
のthen部がマッチするため、ルールMR5によりコードacc
mが生成され第４ステップ目のマイクロインストラクシ
ョンに割り付けられる。
以上により第２表に示した最適化DAGからの第１表に
示す最適化マイクロコードが生成される。
示す最適化マイクロコードが生成される。
（発明の効果） 以上説明したように、本発明に従えばシグナルプロセ
ッサのような特殊なアーキテクチャを持つマイクロプロ
グラム計算機に対してもアーキテクチャの特徴を生かし
た効率の良いコード生成が実現できる。
ッサのような特殊なアーキテクチャを持つマイクロプロ
グラム計算機に対してもアーキテクチャの特徴を生かし
た効率の良いコード生成が実現できる。
第１図は本発明の機能ブロック図、第２図は演算DAGの
例とその最適化変換を示す図、第３図は本発明の１実施
例の用いるターゲットマシンの例を示す図、第４図は本
発明の１実施例で用いる中間コード最適化知識ベースの
ルール例を示す図、第５図はマイクロコード生成方式の
処理の流れを示す図、第６図はコード生成処理の流れを
示す図である。 図において、 １……中間コード入力部、 ２……中間コード最適化知識ベース、 ３……中間コード最適化推論部、 ４……データパス探索知識ベース、 ５……最適データパス推論部、 ６……コード生成部 である。
例とその最適化変換を示す図、第３図は本発明の１実施
例の用いるターゲットマシンの例を示す図、第４図は本
発明の１実施例で用いる中間コード最適化知識ベースの
ルール例を示す図、第５図はマイクロコード生成方式の
処理の流れを示す図、第６図はコード生成処理の流れを
示す図である。 図において、 １……中間コード入力部、 ２……中間コード最適化知識ベース、 ３……中間コード最適化推論部、 ４……データパス探索知識ベース、 ５……最適データパス推論部、 ６……コード生成部 である。
Claims (1)
- 【請求項１】中間コードを入力する中間コード入力部
と、 該中間コードに対してターゲットマシンのアーキテクチ
ャに対応した最適化コード変換を行うのに必要なルール
を知識ベースとして記憶する中間コード最適化知識ベー
ス記憶部と、 該中間コード最適化知識ベースに照して、前記中間コー
ド入力部により入力された中間コード内にターゲットマ
シンのアーキテクチャに対応した最適化コード変換でき
るコードが存在するかを推論しその推論結果により検出
されたコードに対して最適化コード変換を行う中間コー
ド最適化推論部と、 ターゲットマシンのアーキテクチャにおいて任意のプロ
セッサリソースに蓄えられたデータに対して必要な演算
を施すデータパスおよびこれに付随するマイクロコード
を探索するのに必要な知識を知識ベースとして記憶する
データパス探索知識ベース記憶部と、 該データパス探索知識ベースに照して与えられた任意の
プロセッサリソースに蓄えられたデータに対して与えら
れた演算を施すデータパスを探索する最適データパス推
論部と、 前記中間コード最適化推論部によって生成された最適化
中間コードをターゲットマシン上のプロセッサリソース
と演算器との組合せに変換してから前記最適データパス
推論部を用いてマイクロコードを生成するコード生成部
と を備えることを特徴とするマイクロコード生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12255688A JP2722495B2 (ja) | 1988-05-18 | 1988-05-18 | マイクロコード生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12255688A JP2722495B2 (ja) | 1988-05-18 | 1988-05-18 | マイクロコード生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01291331A JPH01291331A (ja) | 1989-11-22 |
| JP2722495B2 true JP2722495B2 (ja) | 1998-03-04 |
Family
ID=14838812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12255688A Expired - Fee Related JP2722495B2 (ja) | 1988-05-18 | 1988-05-18 | マイクロコード生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2722495B2 (ja) |
-
1988
- 1988-05-18 JP JP12255688A patent/JP2722495B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 北海道大学工学部研究報告ＮＯ．１３３（１９８６）Ｐ．８５−９４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01291331A (ja) | 1989-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |