JP2719911B2 - チヨツプ式電源の保護回路 - Google Patents

チヨツプ式電源の保護回路

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JP2719911B2 JP62083683A JP8368387A JP2719911B2 JP 2719911 B2 JP2719911 B2 JP 2719911B2 JP 62083683 A JP62083683 A JP 62083683A JP 8368387 A JP8368387 A JP 8368387A JP 2719911 B2 JP2719911 B2 JP 2719911B2
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Description

【発明の詳細な説明】 産業上の利用分野 この発明は、チョップ式電源と呼ばれる安定化電源の
保護回路に関するものである。 従来の技術 チョップ式電源は、以下のような動作を行なう。AC主
電源から電力が整流器ブリッジに供給され、そのブリッ
ジからの電流が変圧器の１次巻線に供給される。変圧器
の電流は１次巻線と直列に接続されているスイッチ（例
えばパワートランジスタ）によりチョップされる。 スイッチングトランジスタの制御回路は、そのトラン
ジスタをイネーブルする方形波を発生する。その方形波
が持続している間は電流が流れる。これに対しそれ以外
のときは電流は流れない。 変圧器の２次巻線の１つ（またはいくつか）には、交
流電圧が現われる。この交流電圧は整流され、濾波され
て直流電圧となる。これがチョップ式電源の直流出力電
圧である。 この直流電圧の値を安定化するために、上記スイッチ
の周期的な導通期間比、すなわち、チョッピンク周期に
おける導通持続時間と非導通持続時間との比が調整され
る。 第１図に本件出願人が提案したチョップ式電源を示
す。図示のチョップ式電源には、２個の集積回路が用い
られている。一方の集積回路CI1は、パワートランジス
タTPのベースを制御して、そのベースに周期的にイネー
ブル制御信号及びディスエーブル制御信号を供給する。
このベース制御用集積回路CI1は、後述することから十
分に分かるように、変圧器TAの１次巻線EP側に設けられ
ている。もう一方の集積回路すなわち制御回路CI2は、
２次巻線ES1の側に設けられている。この集積回路は、
電源の出力電圧Vsを検知して、制御信号を発生し、小変
圧器TXを通して第１の集積回路に送る働きをする。第１
の集積回路CI1は、その制御信号に基づいて、スイッチ
用トランジスタTPの周期的導通比を変更して、電源の出
力電圧Vsを制御する。 第１図において、参照番号10は一般の商用電源の配電
線を示している。配電は110または220ボルト、50または
60ヘルツで行なわれる。この配電線はフィルタ12を通し
て整流器ブリッジ14の入力に接続している。この整流器
ブリッジの出力は、下向きの黒い三角形で表わす１次接
地に一端が接続する一方、変圧器TAの１次巻線EPの一端
に他端が接続する。 フィルタ用コンデンサ16は整流器ブリッジ14の出力に
並列に設けられている。１次巻線の他端はスイッチング
トランジスタTPのコレクタに接続されている。このトラ
ンジスタのエミッタは、電流測定用の小抵抗18を通して
１次接地に接続されている。 変圧器には２次巻線がいくつか設けてあるが、配電線
とは電気的に絶縁され、一次接地とは電気的に絶縁され
た二次接地等に接続されていることが望ましい。 本実施例では各２次巻線は一端が２次接地に接続され
ている。他端は、それぞれ整流用のダイオードを通して
低域フィルタ用コンデンサに接続している。 以下の説明では２次巻線ES1のみに注目する。この２
次巻線はダイオード20を通してコンデンサ22に接続して
いる。チョッパ式電源の直流出力電圧はコンデンサ22の
端子の電圧VSである。しかし、それ以外の直流出力電圧
は２次巻線に接続している他のフィルタ用コンデンサの
端子から得られる。これら出力電圧が、使用する回路
（図にはない）に対する電源からの安定化電圧である。
例えば、２次巻線ES2からは先ほど述べた制御用集積回
路CI2に安定化された数ボルトの電圧が供給される。従
ってチョッパ式電源が働かない限りは、この回路には電
圧が供給されず、その結果信号を発生することもない。 パワートランジスタTPのベースを制御する集積回路CI
1に対しても同様であることがすぐわかる。この回路に
は２次巻線ES3からダイオード24とコンデンサ26とを通
って安定化電圧が供給される。（この巻線は２次巻線で
ありながら２次接地ではなく１次接地に接続されてい
る。これは、集積回路CI1が１次接地と電気的にカップ
ルしている必要があるという単純な理由によるというこ
とをついでに指摘しておく。） しかし、チョッパ式電源が働くのを保障する必要があ
るため、集積回路CI1の電源端子28は、高抵抗30とダイ
オード32を通して配電線にも直接接続させてある。集積
回路CI1は１次接地に接続しているからこうすることが
可能である。これに対し集積回路CI2は配電線と電気的
に絶縁している必要があるためこのようにはできない。
チョッパ式電源が正常に働き始めるとすぐに、２次巻線
ES3から出てダイオード24を通った安定化電圧は、配電
線から出てダイオード32を通った電圧に勝るようにな
る。その結果、ダイオード32はディスエーブルとなる。
配電線からの直接給電圧は初期始動直後だけ行なわれ
る。 次に、集積回路CI1とCI2の役割を詳しく説明する。 制御用集積回路CI2は、コンデンサ22の端子、即ち安
定化電圧の出力に設けられた分圧器34から、安定化すべ
き電圧の値VSに関する情報を受け取る。 この情報は、前もって決めた基準値と比較された後、
パルス幅変調器に入力される。この変調器は、出力電圧
の値VSに依存してパルス幅が変化する周期適方形波を発
生する。VSが小さい程方形波のパルス幅が大きくなると
いう関係がある。 その方形波はチョッパ式電源のチョッピング周波数と
同じ周波数である。そして、このチョッピング周波数
は、回路の２次側で発生される。具体的には、このチョ
ッピング周波数は、集積回路CI2の内部で発生すること
もあるし、図には示さなかった外部の回路の中で発生す
ることもある。これは、選択したチョッピング周波数の
鋸歯状電圧信号である。そして、この鋸歯波電圧は、パ
ルス幅変調のために周知の方法で使用される。 チョッピング周波数と同じ周波数をもつ、可変パルス
幅の方形波は、小変圧器TXの１次巻線36に供給される。
この１次巻線とは電気的に絶縁されている２次巻線38か
らは、方形波の立上がりや立下りで正パルスや負パルス
を発生する。 制御用集積回路CI12により位置と周波数が決められる
これらパルスが、制御用集積回路CI1の入力端子40に供
給される制御信号である。 変圧器TXはフェライト棒にコイルを何回か巻きつけた
ものである。１次側のコイルと２次側のコイルは互いに
充分離して、チョッパ式電源の１次回路と２次回路の間
の絶縁基準が満たされるようにしてある。 制御用集積回路CI1には入力端子がいろいろある。そ
れらのうち、電源端子28と信号制御端子40は既に説明し
た。電流測定端子44は電流測定用小抵抗18に接続してい
る。この端子は、変圧器の励磁状態をモニタする禁止端
子である。結局のところ、集積回路の一部をなすのだ
が、技術的理由（かさばる）とか実用上の理由（使用者
が制御する可能性）とかで外部に設けた他部品（抵抗、
コンデンサ）との接続を行なうために入力端子が設けて
ある。 集積回路CI1は、出力端子46を備えている。この端子
はパワートランジスタTPのベースに直結させられてい
る。この端子からは、トランジスタTPのオンオフを行な
わせる方形波が発生する。 第２図は集積回路CI1の全体構成図である。ただし、
本発明に関係のある部品のみに限って表示してある。 この回路の出力端子46は、プッシュプル増幅段の出力
である。この段全体を参照番号48で表わす。この段は２
個の増幅器を備えていることが望ましい。一方はオン信
号を受け取り、他方はオフ信号を受け取る。オフ信号
は、反転したオン信号を数マイクロ秒遅延してつくられ
る。このような増幅器は現在ではよく知られている。 オン信号は、フリップフロップ50から送られてくる。
このフリップフロップは、セット入力端子52とリセット
入力端子54をもつ。セット入力端子は、パワートランジ
スタをオン状態にさせるのに用いる。リセット端子はオ
ン状態を停止させるのに用いる。 セット入力端子52（Ｓ）にはANDゲート58からのパル
スが入力される。その結果、同時にいくつかの条件が満
たされる時にのみオン状態となる。これに対し、条件が
満足されないとオン状態を禁止する。 リセット入力端子54（Ｒ）には、ORゲート60からのパ
ルスが入力される。その結果、停止信号がこのゲートの
入力端子の１つに入力されるとすぐにオフ状態（もちろ
んオン状態となったあとで）となる。 第２図では、ANDゲート58は３入力端子をもつ。入力
端子の１つには高周波発振器64の出力62からの周期パル
スが入力される。他の入力端子は、このパルスの通過を
抑制する働きをもつ。 発振器は電源のチョッピング周期（例えば20キロヘル
ツ）を決定するのに用いる。発振器64は、正常動作状態
においては制御信号により同期されるのに対し、始動時
には集積回路CI1の外にあって、接続端子66、68を通じ
てこの集積回路に接続している抵抗値R0をもつ抵抗と容
量値C0をもつコンデンサにより決まるある自由な周波数
で自己発振を行なう。自由周波数f0は原則として通常の
チョッピング周波数よりもわずかに小さい値をもつ。 発振器64は弛張発振器で、端子40に正パルスが現われ
ると電圧値がゼロに戻るような鋸歯状電圧を出力端子70
に発生する。そのようなわけで、端子40からの制御信号
を受けて、正パルスと負パルスに分けて整形を行なう分
離整形回路74の出力72に発振器64が接続されている。従
って、分離整形回路74には出力が２つある。出力72は正
パルス用で、出力76は負パルス用である。（正パルス、
負パルスという言い方は、たとえ分離整形回路が出力72
と76から同じ符号のパルスを発生するにしても、オンパ
ルスとオフパルスを区別するのにも使用する。） 発振器64には出力が２つある。出力70は鋸歯状波を発
生し、出力62は鋸歯状波がゼロになるときに短いパルス
を発生する。 パルス幅変調器78には、発振器の出力70が接続される
一方、この回路の接続端子80に接続された外部抵抗R1に
より調整可能な基準電圧が供給される。変調器78は、発
振器の信号と同期した方形波を発生する。この方形波
は、最大導通時間Tmaxを決める。この時間を越えると、
安全のためパワートランジスタがオフ状態となる必要が
ある。変調器78からの方形波はORゲート60の入力端子の
１つに供給される。時間Tmaxは外部抵抗R1で調節するこ
とができる。 すぐ上で説明した素子類が、集積回路CI1が正常動作
状態において機能する際の重要な働きをする。以下に説
明する素子類は、正常動作状態にない場合、即ち電源の
始動時の制御を行なうために設けられている。 超低周波発振器82は、接続端子86を通して外部容量C2
に接続している。この外部容量を用いて非常に低い周波
数の制御を行なうことができる。周波数は１ヘルツでも
よい。 発振器82は弛張発振器で、鋸歯状波を発生する。この
鋸歯状波は、一方では、しきい値コンパレータ88に供給
される。このコンパレータからは、この発振器から発生
した超低周波数の鋸歯状波と同期した方形波を発生す
る。しかし、この方形波は鋸歯状波と比べて持続時間が
短い。この持続時間はコンパレータ88のしきい値により
決まる。持続時間は例えば周期の10％である。しかし、
高周波発振器64から多数のパルスからなるバーストが超
低周波数の周知の10％の間に出力されて利用されうるよ
うに、自由発振周波数の周期と比べて持続時間が長くな
っていなければならない。このバーストは、始動サイク
ルの第１部分の間の始動動作を決める。このバーストの
あとには、１周期の残りの90％の時間続く休止期間が続
く。 発振器82は始動にのみ用いられる。制御信号が端子40
に現われ、チョッパ式電源が稼動していることを表示し
ているときには、発振器は動作禁止される。そのような
わけで、この発振器の禁止制御入力に分離整形回路74の
出力72がフリップフロップ89を通して接続している。こ
のフリップフロップは出力72に現われるパルスにもとづ
き状態を変える。出力72にパルスがもはや出力されなく
なると発振器64からの出力62により初期状態にリセット
される。 超低周波発振器からの鋸歯状波は、可変しきい値発生
回路90にも送られる。この回路は、正常動作状態では第
１の値VS1をもち、始動時には第１の値VS1と第２の値の
間で周期的に変動するしきい値をもつしきい値信号（電
源または電圧）を発生する。 回路90から発生したしきい値信号は、コンパレータ92
の入力に供給される。このコンパレータ92のもう一方の
端子はパワースイッチを通過する電流の大きさを表わす
信号を受けるために、既に説明をした端子44に接続して
いる。コンパレータ92の出力はORゲート60の一入力端子
に供給される。従って、このゲートはパワートランジス
タTPをオン状態のあとでオフ状態にする働きをもつ。従
って、回路90により決められた（固定または可変）しき
い値を越えるとすぐにトランジスタTPはオフ状態とな
る。 別のしきい値コンパレータ94の入力端子の１つも電流
測定用端子44に接続しており、そのコンパレータ94のも
う１つの入力端子には第３のしきい値VS3を表わす信号
が供給される。第３のしきい値VS3は、回路90により決
められる第１のしきい電圧VS1よりもスイッチ内の大き
な電流に対応する。コンパレータ94の出力は記憶用フリ
ップフロップ96を通してANDゲート58の１つの入力に接
続されており、パワースイッチ内の電流が第３のしきい
値VS3を越える場合に、トランジスタTPがコンパレータ9
2によってディスエーブルされず、再びイネーブルされ
たあと禁止されるようにしている。この禁止は、フリッ
プフロップ96が正常動作状態に対応する初期状態に再び
戻るまで続く。 理論上は、集積回路CI1に電力が普通に供給されなく
なり、再び電力が供給されるときに限りこのリセットが
行なわれる。例えば、フリップフロップ96のリセットは
ヒステリシスのあるしきい値のコンパレータ98により行
なう。このコンパレータは、（端子28を通して）この回
路に供給される電圧Vccの部分電圧と基準電圧の比較を
行ない、この基準値より小さい第２の基準値よりもVcc
が小さくなった後最初に第１の基準値をVccが越えると
きにフリップフロップをリセットする（ヒステリシ
ス）。 （端子40に制御信号があるかどうか、つまり電源が正
常に働いているかどうかの検出を行なう）フリップフロ
ップ89の出力はORゲート99の入力の１つに接続される。
このORゲートのもう１つの入力には、電源の動作が正常
状態になるとすぐにトランジスタTPのオン状態に再び戻
るのを禁止する（上述したように発振器82が発生する超
低周波の各１周期の90％の時間続く休止期間を与える）
ためにコンパレータ88の出力に接続されている。 発明が解決しようとする問題点 以上詳しく説明したように、本出願人により以前に考
案された制御回路においては、始動時の問題点を解決す
るため、および動作中に異常が起こった場合の保護のた
めに特別の工夫が施されている。 本発明は、上記した従来の制御回路におけるよりも長
い時間にわたって動作の異常を検出して動作の安全性を
高めることを目的とする。 本発明は従来の方法とは全く異なる新しいものである
が、従来の制御回路を詳細に説明したのは、新しい保護
回路を実現する際に問題となるさまざまな条件を明らか
にしておくためである。すなわち、保護回路の設計にあ
たっては、従来の制御回路において可能なあらゆる動作
モードを考慮して、しかもこの制御回路が各動作モード
で動作しているときに異常状態となったり、停止したり
しないようにしなければならない。このため、上記の従
来の制御回路のように複雑な構成のまったく新しい回路
の場合には、問題点を解決するために、一見したところ
簡単に見える多数の解決法の中から方法を選択して試行
錯誤を何度となく繰返す必要がある。 問題を解決するための手段 そこで、本発明によれば、整形回路から制御信号がセ
ット入力とリセット入力に入力される第１のフリップフ
ロップからの出力信号により制御される主スイッチと、
該主スイッチ内の電流が所定の閾値を越えた場合に、上
記リセット入力に、上記制御信号に優先する信号を供給
する第１の保護回路とを備える、チョップ式電源内の過
電流状態に対する保護回路であって、該保護回路はさら
に第２の保護回路を備え、第２の保護回路は、 −上記第１の保護回路が動作して、上記主スイッチをオ
フ状態にする上記整形回路からの上記制御信号による遮
断命令が現れる前に、上記第１の保護回路が上記主スイ
ッチを遮断する過電流状態のサイクルを検出する検出手
段と、 −該検出手段からの、過電流状態の発生を表す信号と、
次のサイクルのために上記整形回路からの上記制御信号
による上記主スイッチをオン状態にする命令との時間間
隔に比例した値を各サイクルごとに加算して記憶する記
憶手段と、 −該記憶手段に加算されて記憶された信号が所定の値よ
りも大きくなったときに第１のフリップフロップのセッ
ト入力をイネーブルにする禁止手段と を備えることを特徴とする回路が提供される。 本発明の一実施態様によれば、上記検出手段は、第２
のフリップフロップと第３のフリップフロップとANDゲ
ートを備え、 −第２のフリップフロップは、リセット入力に第１のフ
リップフロップのセット入力への制御信号が入力され、
セット入力に上記ANDゲートの出力信号が入力され、出
力からは上記記憶手段の制御信号が出力され、 −第３のフリップフロップは、セット入力が第２のフリ
ップフロップのリセット入力に接続され、リセット入力
には第１のフリップフロップのリセット入力への制御信
号が入力され、出力は上記ANDゲートの第１の入力に接
続され、 −上記ANDゲートの第２の入力は第１の保護回路の出力
に接続されている。 本発明の一実施態様によれば、上記記憶手段は、放電
手段により常に放電されるとともに、上記検出手段が信
号を出力したときのみ充電手段により一時的に充電され
るキャパシタを備える。 本発明の一実施態様によれば、上記禁止手段は、上記
記憶手段により加算されて記憶された信号と所定の値と
を比較するコンパレータを備え、記憶された信号が該所
定の値よりも大きくなったときに該コンパレータの出力
信号が第１のフリップフロップのセット入力をイネーブ
ルにする。 実施例 上記した本発明の目的、特徴、利点その他は、添付の
図面に記載の実施例に関する以下の説明によりはっきり
と現れるであろう。 第３図は、主トランジスタTP内での過電流を保護する
回路を構成する主要要素を第２図中から抜出して示した
図である。 トランジスタTPのスイッチングは、一般に、制御信号
入力40への信号により制御される。この信号はパルス幅
変調回路からのもので、分離整形回路74を介してフリッ
プフロップ50を制御する。フリップフロップ50は、プッ
シュプル増幅器48と出力46を介してトランジスタTPのベ
ース電流を制御する。トランジスタTP内を流れる電流が
所定の閾値を越えるかどうか、電流測定入力44に現われ
る小抵抗18の両端の電圧が、コンパレータ92で閾値電圧
VSと比較される。小抵抗18の両端の電圧が閾値電圧VSよ
りも大きい場合、ORゲート60を介してフリップフロップ
50のリセット入力Ｒにハイの信号が入力される。このOR
ゲート60の他方の入力には分離整形回路74からの出力が
入力される。 この保護回路を用いるとトランジスタTPを過電流から
効果的に保護することができるが、過電流状態が長く続
くような場合には電源をうまく保護できるとは限らな
い。例えば、変圧器TAや整流用ダイオード20（第１図を
参照のこと）、あるいはこの変圧器の２次巻線に接続さ
れる他の素子が過熱するのを防ぐことができない。この
ため、一般には、過電流状態が長引いて２次巻線と短絡
する可能性があることを考慮して、各素子は規格を大き
すぎるぐらいにしておく。 次に第４図と第5a図〜第5h図を参照して本発明の回路
を説明する。この回路は、先に説明した従来の電流制御
回路に付属する回路で、電流制御回路の動作時間が長引
く場合に電源を完全にストップさせる。従って、素子に
よっては過大規格になくてもよいためその素子が廉価に
なる。しかも、電源の安全性を全体として高めることが
できる。 電源を再投入するには、システム全体、あるいは少な
くとも関係のある回路の電圧を瞬間的にゼロにするとよ
い。 第４図に示すように、本発明の回路は過電流検出回路
100とチョップ電源の記憶・禁止回路102とを備えてい
る。過電流検出回路100には、フリップフロップFF2、FF
3とANDゲート101が含まれる。記憶・禁止回路102は、AN
Dゲート58を介して、先に説明したトランジスタTPのベ
ース電流制御用フリップフロップ50を制御する。 記憶・禁止回路102は、キャパシタ103と、常に動作状
態にある電流源104からなる放電回路と、電流源105から
なるキャパシタの充電回路とを備える。電流源105は、
過電流検出回路100からの出力が入力されるオンオフス
イッチ107により制御される。過電流検出回路100が、４
トランジスタTPの電流制御回路が機能していないことを
示している場合には、放電回路の電流源104が機能して
キャパシタ103が放電される状態が続く。過電流検出回
路100が、電流制御回路が機能したことを検出すると、
充電回路の電流源105が動作する。放電電流と充電電流
の比は、全体としてキャパシタが充電状態となるように
決める。キャパシタの両端子間の電圧がコンパレータ10
6により設定された所定の値に達すると、フリップフロ
ップFF4が動作する。この結果、トランジスタTPは完全
に遮断される。 電流制御回路の動作を検出する過電流検出回路100内
のフリップフロップFF2は、リセット入力R2が分離整形
回路74の出力に接続され、セット入力S2がANDゲート101
の出力に接続されている。このフリップフロップFF2の
出力Q2は、記憶・禁止回路102のスイッチ107の制御端子
に接続されている。第２のフリップフロップFF3は、セ
ット入力S3が分離整形回路74の出力72に接続され、リセ
ット入力R3が分離整形回路74の出力76に接続されてい
る。このフリップロップFF3の出力Q3は、ANDゲート101
の第１の入力に接続されている。このANDゲート101の他
方の入力は、トランジスタTP内の過電流を検出するコン
パレータ92の出力に接続されている。 第5a図〜第5h図は、本発明の保護回路内のいろいろな
点での信号を４つの動作モードに関して示したタイムチ
ャートである。 第5a図は、制御信号入力40に現れる信号、さらに正確
には変圧器TX（第１図を参照のこと）が動作した結果と
して制御信号入力40に現れる制御信号を表わす。この信
号は、検出したエラー信号に応じて周期が変化する方形
波である。 第5b図は、分離整形回路74の出力72に現れる信号を表
わす。通常は、この信号を用いてフリップフロップ50を
セットする。 第5c図は、分離整形回路74の出力76に現れる信号を表
わす。通常は、この信号を用いてフリップフロップ50を
リセットする。 第5d図は、スイッチ107制御用フリップフロップFF2の
出力Q2に現れる信号を表わす。 第5e図は、フリップフロップFF3の出力Q3に現れる信
号を表わす。 第5f図は、フリップフロップ50のリセット入力Ｒに現
れる信号、すなわち、ORゲート60の出力に現れる信号を
現わす。この信号は、分離整形回路74の出力76またはコ
ンパレータ92の出力の立上りパルスに対応している。 第5g図は、トランジスタTP内の電流信号を表わす。こ
の信号は、コンパレータ92の電流測定入力44に現れる信
号に対応する。 第5h図は、コンパレータ92の出力信号を表わす。 以下に、本発明の回路の動作を可能な４つのモードに
ついて説明する。 １）過電流がない正常動作モード この場合、コンパレータ92の出力には信号がまったく
現れない。フリップフロップ50のセット入力Ｓとリセッ
ト入力Ｒを制御するのは出力72と76（第5b図と第5c図）
の信号である。記憶・禁止回路102には過電流検出回路1
00からの信号がまったく入力されないので、記憶・禁止
回路102は、フリップフロップFF4の出力４からハイの
信号を出力する。するとANDゲート58がアクティブ状態
となるため、分離整形回路74の出力72からの信号がフリ
ップフロップ50のセット入力Ｓに伝えられる。 ２）過電流が下限値のときの動作モード 第5g図の信号からわかるように、この場合は、過電流
状態となる（トランジスタTP内の電流がImaxを越える）
前にフリップフロップ50のリセットパルスによりトラン
ジスタTPが遮断される。しかし、この場合、遮断命令が
出てから実際にトランジスタTPが遮断されるまでは過電
流状態が存在している。このように時間差があるのは、
特に、高電圧のバイポーラトランジスタを使用する場合
にスイッチのスイッチング時間TSがゼロでないためであ
る。すると、電流制御用のコンパレータ92が動作する。
しかし、コンパレータ92の出力信号はフリップフロップ
FF2に入力されないので、その出力Q2から信号が出力さ
れることはない。というのは、出力76からの信号により
フリップフロップFF3がすでにリセットされているためA
NDゲート101がブロックしているからである。フリップ
フロップFF2が従ってリセット状態にとどまるため、第
１のモードの場合と同様記憶・禁止回路102が動作する
ことはない。この結果、電流制御回路は正常な動作を続
ける。実際、この場合にチョップ式電源の動作を中断さ
せるのは好ましくない。 ３）中程度の過電流のときの動作モード 第１と第２の動作モードの場合と同様、分離整形回路
74の出力72の信号によりトランジスタTPのオンオフが制
御される。しかし、この場合には、第5g図からわかるよ
うに、トランジスタTPの通常の遮断信号（第5c図の信
号）が現れる前にトランジスタTPの過電流状態になって
しまう。この場合、コンパレータ92から出力された信号
は、フリップフロップFF3により導通状態にされたANDゲ
ート101を介してフリップフロップFF2に入力される。す
ると、このフリップフロップFF2の出力Q2からの信号が
ハイになる。すると、記憶・禁止回路102のスイッチ107
が閉じられてキャパシタ103の充電が始まる。 出力Q2からの信号（第5d図の信号）は、次のサイクル
を開始させるパルスが現れる（出力72の信号がハイにな
る）までハイに止まる。従って、過電流状態が各サイク
ルの早い段階で出現するほど、出力Q2からの信号が長い
時間にわたって存在することになる。数サイクルの後、
キャパシタ103の電圧はコンパレータ106の第２の端子に
印加される参照電圧VRefよりも大きくなる。すると、フ
リップフロップFF4からロウの信号が出力４に出力さ
れるため、ANDゲート58がフリップフロップ50のセット
入力Ｓをブロックする。このようなことが起こるのは、
過電流状態がかなりのサイクルにわたって続く場合だけ
である。従って、チョップ式電源が完全に遮断される。
これは、例えば変圧器TA（第１図を参照のこと）の２次
巻線が短絡する等で電流制御回路に異常が起こったこと
を示す。チョップ式電源を再投入するためには、フリッ
プフロップFF4のリセット入力R4に新たに信号を入力す
る必要がある。このリセット入力R4は、例えば、チョッ
プ式電源の電圧初期化装置に接続する。 ４）大きな過電流のときの動作モード この場合の動作については、第5a図〜第5h図の右側に
図示してある。全体としては中程度の過電流のときの動
作モードと同じである。ここで大過電流のときの動作モ
ードを独立させて示したのは、単にチョップ式電源の各
動作サイクルの非常に早い段階で過電流状態が出現する
場合に出力Q2からのパルスが長くなることを見せるため
である。 発明の効果 以上の説明から、本発明の保護回路のいろいろな利点
が理解できる。例えば、素子をひとつのみ用いて遅延動
作を簡単にプログラムすることができる。また、過電流
状態が各サイクルの早い段階で出現する場合には出力Q2
からのパルスが長くなるので、遅延動作は、過電流の程
度に応じて変化する。従って、過電流の程度がはなはだ
しいほど遅延動作は短くなる。 別の利点は、本発明の保護回路のタイミングと先に説
明した従来の電流制御回路の動作開始とが完全に同期し
ている点にある。その結果、動作の安全性が非常に高ま
る。過電流となるぎりぎりの電流のところで保護回路が
突然動作する危険を回避することができる。 さらに、先に説明したように、本発明の保護回路は、
バイポーラトランジスタからなり、スイッチング時間が
比較的長いスイッチに取り付けてもうまく動作する。し
かし、この保護回路は、MOSパワートランジスタトラン
ジスタ等のスイッチング時間がゼロに近いスイッチに特
に適している。 最後に、本発明の別の利点は、本発明の保護回路が、
従来の回路に使用されている電源始動時の保護回路およ
び補助回路と完全にマッチしていることである。実際、
本発明の保護回路を構成する素子は、先に述べた従来の
電流制御回路の構成素子と完全にマッチしている。さら
に、保護回路が動作していないときにこの保護回路をブ
ロックする機能のあるANDゲート58は、第２図に関連し
て説明したANDゲート58と参照番号が同じである。実
際、一方には入力をひとつの余分に設けた点のみが異な
る同じゲートである。この点が本発明のもうひとつの利
点である。すなわち、本発明の保護回路は、第１図と第
２図を用いて説明した自動始動型電流制御回路と完全に
マッチしている。自動開始型あるいはバーストモードと
も呼ばれるこの例の場合にも、過電流の場合には、過電
流を検出して電源を遮断することが望ましい。しかし、
先に説明したように、初期バーストモードではバースト
が周期の約10％となっている場合にしか回路が機能しな
い。この場合、キャパシタ103はこの10％の動作期間に
不十分にしか充電されず、残りの90％の期間に放電する
危険性がある。この欠点を改良するために、本発明では
放電用電流源104と直列に接続する制御スイッチ（不図
示）を用いる。このスイッチは、バーストモードである
ことを示す信号により閉じられる。従って、バーストモ
ードで過電流状態になると、キャパシタは、各パルスの
持続期間中わずかに充電され、パルス間には電圧が保持
される。従って、バーストを構成するパルス数を適当に
選ぶと、このバーストの終わりにキャパシタの電圧を参
照電圧VRefに等しくすることができる。
【図面の簡単な説明】 第１図と第２図は、従来のチョップ式電源の回路図であ
り、 第３図は、従来のチョップ式電源の過電流保護回路の概
略図であり、 第４図は、本発明による、チョップ式電源用の長時間に
わたる過電流からの保護回路の回路図であり、 第5a図から第5h図は、第４図の保護回路の動作を説明す
るためのタイムチャートである。 〔主な参照番号〕 10……配電線、12……フィルタ、 14……整流器ブリッジ、 16、22、26……コンデンサ、18……小抵抗、 20、24、32……ダイオード、28……電源入力、 30……高抵抗、34……分圧器、 36……１次巻線、38……２次巻線、 40……制御信号入力、44……電流測定入力、 46……出力、48……プッシュプル増幅器、 50、89、96……フリップフロップ、 58、101……ANDゲート、 60……ORゲート、 64……高周波発振器、74……分離整形回路、 78……変調器、82……超低周波発振器、 88、92、94、106……コンパレータ、 90……可変しきい値発生回路、 98……ヒステリシスコンパレータ、 100……過電流検出回路、 102……記憶・禁止回路、 103……キャパシタ、 104、105……電流源、 CI1、CI2……集積回路、 EP……１次巻線、 ES1、ES2、ES3……２次巻線、 TA、TX……変圧器

Claims (1)

  1. (57)【特許請求の範囲】 １．整形回路（74）から制御信号がセット入力（Ｓ）と
    リセット入力（Ｒ）に入力される第１のフリップフロッ
    プ（50）からの出力信号により制御される主スイッチ
    （Tp）と、該主スイッチ（Tp）内の電流が所定の閾値を
    越えた場合に、上記リセット入力（Ｒ）に、上記制御信
    号に優先する信号を供給する第１の保護回路（60,92）
    とを備える、チョップ式電源内の過電流状態に対する保
    護回路であって、該保護回路はさらに第２の保護回路を
    備え、第２の保護回路は、 −上記第１の保護回路が動作して、上記主スイッチ（T
    p）をオフ状態にする上記整形回路（74）からの上記制
    御信号による遮断命令が現れる前に、上記第１の保護回
    路が上記主スイッチ（Tp）を遮断する過電流状態のサイ
    クルを検出する検出手段（100）と、 −該検出手段からの、過電流状態の発生を表す信号と、
    次のサイクルのために上記整形回路（74）からの上記制
    御信号による上記主スイッチ（Tp）をオン状態にする命
    令との時間間隔に比例した値を各サイクルごとに加算し
    て記憶する記憶手段（102）と、 −該記憶手段（102）に加算されて記憶された信号が所
    定の値（VRef）よりも大きくなったときに第１のフリッ
    プフロップ（50）のセット入力をイネーブルにする禁止
    手段（58）と を備えることを特徴とする回路。 ２．上記検出手段（100）は、第２のフリップフロップ
    （FF2）と第３のフリップフロップ（FF3）とANDゲート
    （101）とを備え、 −第２のフリップフロップ（FF2）は、リセット入力（R
    2）に第１のフリップフロップのセット入力への制御信
    号が入力され、セット入力（S2）に上記ANDゲート（10
    1）の出力信号が入力され、出力（Q2）からは上記記憶
    手段（102）の制御信号が出力され、 −第３のフリップフロップ（FF3）は、セット入力（S
    3）が第２のフリップフロップ（FF2）のリセット入力
    （R2）に接続され、リセット入力（R3）には第１のフリ
    ップフロップのリセット入力への制御信号が入力され、
    出力（Q3）は上記ANDゲート（101）の第１の入力に接続
    され、 −上記ANDゲート（101）の第２の入力は第１の保護回路
    （92）の出力に接続されていることを特徴とする特許請
    求の範囲第１項に記載の回路。 ３．上記記憶手段は、放電手段により常に放電されると
    ともに、上記検出手段（100）が信号を出力したときに
    のみ充電手段により一時的に充電されるキャパシタ（10
    3）を備えることを特徴とする特許請求の範囲第１項ま
    たは第２項に記載の回路。 ４．上記禁止手段は、上記記憶手段（103）により加算
    されて記憶された信号と所定の値（VRef）とを比較する
    コンパレータ（106）を備え、記憶された信号が該所定
    の値（VRef）よりも大きくなったときに該コンパレータ
    の出力信号が第１のフリップフロップ（50）のセット入
    力（Ｓ）をイネーブルにすることを特徴とする特許請求
    の範囲第１〜３項のいずれか１項に記載に回路。 ５．上記コンパレータ（106）の出力は第４のフリップ
    フロップ（FF4）のセット入力（S4）に接続され、第４
    のフリップフロップの出力（４）は第２のANDゲート
    （58）を介して第１のフリップフロップ（50）のセット
    入力（Ｓ）に接続され、第２のANDゲートの他方の入力
    には制御信号の開始信号（72）が入力されることを特徴
    とする特許請求の範囲第４項に記載の回路。 ６．上記充電、放電手段は電流源であり、充電用電流源
    （105）は上記検出手段の第２のフリップフロップ（FF
    2）の出力（Q2）からの信号により導通状態となる制御
    スイッチ（107）を介してキャパシタ（103）に接続され
    ていることを特徴とする特許請求の範囲第３項に記載の
    回路。 ７．第１のフリップフロップ（50）のセット入力に接続
    された第２のアンドゲート（58）に、チョップ式電源の
    他の回路、例えば自動始動制御回路からのイネーブル信
    号が入力されることを特徴とする特許請求の範囲第５項
    に記載の回路。
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