JP2707465B2 - Inverter device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、直流を交流に変換して出力するインバー
タ装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter device that converts DC to AC and outputs the converted AC.
第12図はこの種の従来のインバータ装置の回路図であ
る。図において、Q1,Q2はそれぞれA端子,B端子からの
入力信号により駆動されるトランジスタ等のスイッチン
グ素子、Q3,Q4は出力トランスTの一次巻線Nに接続さ
れたMOSFET等のスイッチング素子で、出力トランスTの
一次巻線Nにはセンタータップが設けられ、このセンタ
ータップに直流電源VCCが接続されている。C1は出力ト
ランスTの二次巻線Sに接続されたコンデンサで、この
コンデンサC1を介してCFL等の負荷1が接続されてい
る。R1,R2は抵抗である。FIG. 12 is a circuit diagram of a conventional inverter device of this kind. In the figure, Q 1 and Q 2 are switching elements such as transistors driven by input signals from the A terminal and B terminal, respectively, and Q 3 and Q 4 are MOSFETs and the like connected to the primary winding N of the output transformer T. In the switching element, a center tap is provided in the primary winding N of the output transformer T, and a DC power supply V CC is connected to the center tap. C 1 is a capacitor connected to the secondary winding S of the output transformer T, load 1 of CFL or the like through the capacitor C 1 is connected. R 1 and R 2 are resistors.
上記構成の回路は、他励式インバータ回路となってお
り、A端子,B端子にはCPUあるいは調光回路等の外部回
路から例えば数十KHzの周波数の互いに180゜位相がずれ
た矩形波の制御信号がそれぞれ連続的に入力される。こ
れにより、出力トランスTの一次巻線Nに接続されたス
イッチング素子Q3,Q4もオン(ON),オフ(OFF)を繰り
返し、出力トランスTの二次巻線Sに交流が発生し、こ
の交流が負荷1に供給される。その際、出力トランスT
とコンデンサC1によってタンク回路が形成されており、
その共振周波数と上記外部回路からの制御信号の周波数
は出力が最大になるようにマッチング(整合)され、負
荷1に安定した電源が供給されるようになっている。第
13図は負荷1の両端の電圧波形を示したものである。The circuit having the above configuration is a separately-excited inverter circuit. Terminals A and B are for controlling rectangular waves having a frequency of, for example, several tens of KHz and being 180 ° out of phase with each other from an external circuit such as a CPU or a dimmer circuit. Each signal is continuously input. As a result, the switching elements Q 3 and Q 4 connected to the primary winding N of the output transformer T also repeat on (ON) and off (OFF), and an alternating current is generated in the secondary winding S of the output transformer T, This alternating current is supplied to the load 1. At that time, the output transformer T
And a capacitor C 1 form a tank circuit,
The resonance frequency and the frequency of the control signal from the external circuit are matched so that the output is maximized, so that a stable power supply is supplied to the load 1. No.
FIG. 13 shows a voltage waveform at both ends of the load 1.
しかしながら、上記のような従来のインバータ装置に
あっては、外部より入力される制御信号の周波数と出力
トランス及びコンデンサによるタンク回路の共振周波数
は、出力トランスのインダクタンスのバラツキにより完
全にマッチングできず、効率が低下するという問題点が
あり、また、外部からの入力制御信号が矩形波であると
負荷にかかる電圧は矩形波の微分波形になり、負荷に一
時的に高い電圧が印加され、負荷の最適な制御ができな
いという問題点があった。However, in the conventional inverter device as described above, the frequency of the control signal input from the outside and the resonance frequency of the tank circuit formed by the output transformer and the capacitor cannot be perfectly matched due to the variation in the inductance of the output transformer. If the input control signal from the outside is a rectangular wave, the voltage applied to the load becomes a differential waveform of the rectangular wave, and a high voltage is applied to the load temporarily, and the efficiency of the load is reduced. There was a problem that optimal control could not be performed.
この発明は、このような問題点に着目してなされたも
ので、効率が良く、負荷の最適な制御が可能なインバー
タ装置を得ることを目的としている。The present invention has been made in view of such a problem, and an object of the present invention is to provide an inverter device that is efficient and capable of optimally controlling a load.
この発明のインバータ装置は、次のように構成したも
のである。The inverter device according to the present invention is configured as follows.
(1)出力トランスの一次側に入力された直流をスイッ
チング素子の駆動により交流に変換して該トランスの二
次側から出力するインバータ装置において、前記スイッ
チング素子を駆動させるための発振信号と出力トランス
により形成された共振回路の共振周波数とを整合させる
周波数制御手段を備え、該周波数制御手段は、スイッ
チ、アップカウント及びダウンカウントするカウンタ、
PWM信号を発生するPWM信号発生器を有し、前記スイッチ
により前記カウンタがアップカウント又はダウンカウン
トし、前記PWM信号発生器より発生されるパルスをある
一定の周期内で前記カウンタの出力に伴い、発振を停止
あるいは停止していたパルスを発振させることにより調
光パルスとした。(1) In an inverter device for converting a direct current input to a primary side of an output transformer into an alternating current by driving a switching element and outputting the alternating current from a secondary side of the transformer, an oscillation signal for driving the switching element and an output transformer Comprising frequency control means for matching the resonance frequency of the resonance circuit formed by: a switch, a counter for counting up and counting down,
It has a PWM signal generator that generates a PWM signal, the counter up-counts or down-counts by the switch, and generates a pulse generated by the PWM signal generator in accordance with the output of the counter within a certain period, The dimming pulse was obtained by stopping the oscillation or oscillating the stopped pulse.
(2)前記(1)のインバータ装置において、周波数制
御手段は、複数のカウンタ及びPWM信号発生器で構成さ
れ、前記PWM信号発生器のそれぞれは、パルスのオン期
間及び前記一定の周期を異ならせた。(2) In the inverter device according to (1), the frequency control means includes a plurality of counters and a PWM signal generator, and each of the PWM signal generators varies a pulse ON period and the fixed period. Was.
〔作用〕 この発明のインバータ装置においては、外部からの発
振信号の周波数と共振周波数とを整合させる手段が備え
られているので、効率が良く、負荷の最適な制御を行う
ことができる。[Operation] In the inverter device of the present invention, since means for matching the frequency of the oscillation signal from the outside with the resonance frequency is provided, efficient control of the load can be performed efficiently.
第1図はこの発明の第1実施例を示すブロック図であ
る。図において、1は負荷、2は出力トランス及びスイ
ッチング素子を内蔵した出力回路(昇圧回路)で、出力
トランスの一次側に入力された直流をスイッチング素子
の駆動により交流に変換して該トランスの二次側から負
荷1に出力する。3はそのスイッチング素子を駆動する
ための駆動パルスを出力するCPU(中央処理装置)、4
はこのCPU3にクロック(CK)を出力するVCO(voltage c
ontrolled oscillator)、5はVCO4の出力周波数を変化
させる可変抵抗で、上記出力回路2のスイッチング素子
を駆動させるための発振信号(駆動パルス)と出力トラ
ンスとコンデンサにより形成されたLC共振回路の共振周
波数とをマッチング(整合)させる周波数制御手段とし
て設けられている。FIG. 1 is a block diagram showing a first embodiment of the present invention. In the figure, reference numeral 1 denotes a load, 2 denotes an output circuit (a booster circuit) having a built-in output transformer and a switching element, and converts a direct current input to the primary side of the output transformer into an alternating current by driving the switching element, and Output to load 1 from the secondary side. 3 is a CPU (Central Processing Unit) for outputting a drive pulse for driving the switching element, 4
Is a VCO (voltage c) that outputs a clock (CK) to this CPU3.
5 is a variable resistor that changes the output frequency of the VCO4. An oscillation signal (drive pulse) for driving the switching element of the output circuit 2 and a resonance frequency of an LC resonance circuit formed by an output transformer and a capacitor. Are provided as frequency control means for matching (matching)
上記出力回路2は第12図の回路と同様の構成となって
おり、CPU3からX端子,Y端子にそれぞれ第2図に示すよ
うな例えば周波数10KHzの連続した矩形波の駆動パルス
が180゜位相をずらした状態で入力される。そして、こ
の駆動パルスにより上述のスイッチング素子が駆動さ
れ、出力トランスの一次側に入力された直流が交流に変
換されて該トランスの二次側から負荷1に出力される。
その際、出力回路2の出力電圧を測定しながら手動で可
変抵抗5を調整し、出力電圧が最大になるようにする。The output circuit 2 has the same configuration as that of the circuit in FIG. 12, and a drive pulse of a continuous rectangular wave having a frequency of, for example, 10 KHz as shown in FIG. Is input in a shifted state. Then, the switching element is driven by the driving pulse, and the direct current input to the primary side of the output transformer is converted into an alternating current and output to the load 1 from the secondary side of the transformer.
At that time, the variable resistor 5 is manually adjusted while measuring the output voltage of the output circuit 2 so that the output voltage is maximized.
このように、可変抵抗5によりCPU3から出力回路2に
出力される駆動パルスの周波数を変化させて上記共振回
路の周波数とマッチングさせているので、出力トランス
のインダクタンスにバラツキがあっても効率良く負荷1
の最適な制御を行うことができる。As described above, the frequency of the driving pulse output from the CPU 3 to the output circuit 2 is changed by the variable resistor 5 to match the frequency of the resonance circuit, so that even if the inductance of the output transformer varies, the load can be efficiently loaded. 1
Optimal control can be performed.
第3図はこの発明の第2実施例を示すブロック図であ
る。第1図の実施例では手動でマッチングを行っていた
が、素子の経時変化に伴うインピーダンスの変化あるい
は周囲の環境変化などによってマッチングがずれる場合
があるため、この実施例では自動で周波数を調整するよ
うにしている。すなわち、電圧検出回路6により常時出
力トランスの出力電圧を検出し、その出力電圧が最大に
なるように自動的に周波数の調整を行っている。FIG. 3 is a block diagram showing a second embodiment of the present invention. In the embodiment of FIG. 1, the matching is performed manually. However, the matching may be shifted due to a change in impedance due to the aging of the element or a change in the surrounding environment. Therefore, in this embodiment, the frequency is automatically adjusted. Like that. That is, the output voltage of the output transformer is constantly detected by the voltage detection circuit 6, and the frequency is automatically adjusted so that the output voltage becomes maximum.
上記電圧検出回路6から出力された検出信号は、A/D
コンバータ(アナログ/ディジタル変換器)7に入力さ
れ、ここでディジタル化された信号VINCPUに変換されて
CPU3に出力される。CPU3は、その信号VINCPUの電圧レベ
ルV1を内部メモリに格納し、次に電源投入時にD/Aコン
バータ(ディジタル/アナログ変換器)8を通して入力
したVCO4への信号VOUTCPUよりも1ステップ(1ステッ
プは例えば周波数変換して数百Hzとする)増加させた信
号をVCO4に入力させ、該CPU3にクロックとして入力させ
る。そして、再び電圧検出回路6からの信号VINCPUをA/
Dコンバータ7を介して入力する。この時、前回の信号
の電圧レベルV1と今回の信号の電圧レベルを比較し、V1
<V2であればV1のデータを内部メモリから消去し、V2の
データを新たに格納する。以上の動作を繰り返し、1ス
テップ前の電圧レベルと現在の電圧レベルを比較し、前
の電圧レベルよりも今の電圧レベルの方が低いかあるい
は等しい場合のみ前の電圧レベルの信号をVCO4に入力さ
せ、CPU3からの出力信号VOUTCPUを固定する。The detection signal output from the voltage detection circuit 6 is A / D
The signal is input to a converter (analog / digital converter) 7, where it is converted into a digitized signal V INCPU.
Output to CPU3. The CPU 3 stores the voltage level V 1 of the signal V INCPU in the internal memory, and then steps one step from the signal V OUTCPU to the VCO 4 input through the D / A converter (digital / analog converter) 8 when the power is turned on ( One step is, for example, a frequency conversion to several hundred Hz. The increased signal is input to the VCO 4 and input to the CPU 3 as a clock. Then, the signal V INCPU from the voltage detection circuit 6 is changed to A /
Input via the D converter 7. At this time, comparing the voltage level of the current signal and the voltage level V 1 of the previous signal, V 1
<Data V 1 is erased from the internal memory if V 2, newly storing the data of V 2. Repeat the above operation, compare the voltage level one step before and the current voltage level, and input the signal of the previous voltage level to VCO4 only when the current voltage level is lower or equal to the previous voltage level Then, the output signal VOUTCPU from the CPU 3 is fixed.
このようにして、CPU3から出力される駆動パルスと出
力回路2内の共振回路(タンク回路)との共振周波数f0
を検出し、その時の電圧レベルV0のCPU3からの信号V
OUTCPUをVCO4に入力することにより、常に上述のマッチ
ングを完全にとることができる。第4図は上記検出電圧
のレベル(V)とCPU3のクロック周波数(f)との関係
を示したものである。Thus, the resonance frequency f 0 between the drive pulse output from the CPU 3 and the resonance circuit (tank circuit) in the output circuit 2
Detecting a signal V from the CPU3 voltage level V 0 which at that time
By inputting OUTCPU to VCO4, the above-mentioned matching can always be perfectly achieved. FIG. 4 shows the relationship between the level (V) of the detection voltage and the clock frequency (f) of the CPU 3.
上記周波数f0を検出する一連の動作は、CPU3のリセッ
ト時、つまり電源立上り時には毎回行われる。また、負
荷1に供給する電流を減少させる時、例えば負荷1がCF
L等の放電管であれば調光時には途中発振が停止した駆
動パルスがCPU3から出力回路2に入力される。この場
合、マッチングの自動調整が行われてしまうと、マッチ
ングが大きくずれてしまう。これを防止するため、調光
時にはCPU3からの信号VOUTCPUは常に固定されている。
しかし、最大出力時には、前述のように素子の経時変化
等によって少しずつ共振周波数f0が変化するので、一定
時間例えば数十分〜数時間に一度出力されている信号V
OUTCPUを比較する。そして、変化がなければ一定時間後
に再び上記の第1のルーチン動作を実行する。しかし、
変化があれば新しい信号VOUTCPUのデータにメモリを書
き換えて固定し、この第2のルーチン動作の終了後、上
記第1のルーチン動作を実行することになる。A series of operations for detecting the frequency f 0, reset the CPU 3, that is, when the power rising is performed each time. When decreasing the current supplied to the load 1, for example, when the load 1
In the case of a discharge tube of L or the like, a drive pulse whose oscillation has stopped halfway during dimming is input from the CPU 3 to the output circuit 2. In this case, if the automatic adjustment of the matching is performed, the matching is largely shifted. To prevent this, the signal VOUTCPU from the CPU 3 is always fixed during dimming.
However, at the time of maximum output, since the resonance frequency f 0 gradually over time change of elements as described above varies, the signal V which is once output to a predetermined time, for example several tens of minutes to several hours
Compare OUTCPU . If there is no change, the first routine operation is executed again after a predetermined time. But,
If there is a change, the memory is rewritten with the data of the new signal V OUTCPU and fixed, and after the end of the second routine operation, the first routine operation is executed.
第5図はこの発明の第3実施例を示すブロック図であ
る。この実施例も上記第3図の実施例と同様、周波数調
整の自動化を図ったものであるが、ここでは直流電源9
から出力回路2に流れる入力直流電流が最大になるよう
に周波数を自動調整している。図中、10は上記入力直流
電流を検出する電流検出回路で、その検出信号はA/Dコ
ンバータ7を介して図外のCPUに入力される。そして、
このCPUにより第3図の実施例と同様の動作が実行さ
れ、常にマッチングを完全にとることができる。FIG. 5 is a block diagram showing a third embodiment of the present invention. In this embodiment, as in the embodiment shown in FIG. 3, the frequency adjustment is automated.
The frequency is automatically adjusted so that the input DC current flowing from the output circuit 2 to the output circuit 2 becomes maximum. In the figure, reference numeral 10 denotes a current detection circuit for detecting the input DC current, and a detection signal is input to a CPU (not shown) via an A / D converter 7. And
The same operation as that of the embodiment shown in FIG. 3 is executed by this CPU, so that the matching can always be completed completely.
第6図はこの発明の第4実施例を示す回路構成図であ
る。この実施例は、負荷としてCFL等の放電ランプ11を
点灯させる点灯装置として構成したもので、基本的には
第3図の回路と同様であるが、出力トランスTの一次巻
線Nのセンタータップと直流電源(VCC)との間に、該
トランスTの一次巻線のインダクタンスより十分大きな
インダクタンスをもつコイルLが介装されている。ま
た、電圧検出回路6は、整流用ダイオードD1及び平滑用
コンデンサC2から構成されている。FIG. 6 is a circuit diagram showing a fourth embodiment of the present invention. This embodiment is configured as a lighting device for lighting a discharge lamp 11 such as a CFL as a load, and is basically the same as the circuit in FIG. 3 except that a center tap of a primary winding N of an output transformer T is provided. A coil L having an inductance sufficiently larger than the inductance of the primary winding of the transformer T is interposed between the coil L and the DC power supply (V CC ). Further, the voltage detection circuit 6 is composed of a rectifier diode D 1 and smoothing capacitor C 2.
CPU3内部で初期設定された駆動パルス(第2図参照)
は、X端子,Y端子から出力回路2に入力され、電源(V
DD)に接続されたバッファ12,13を介してスイッチング
素子であるFETQ5,Q6のゲートにそれぞれ入力される。こ
れにより、出力トランスTの二次側に昇圧された交流が
発生し、負荷である放電灯11に供給される。第7図は第
6図の各部の信号波形を示したものである。Drive pulse initially set inside CPU3 (see Fig. 2)
Is input to the output circuit 2 from the X terminal and the Y terminal, and the power supply (V
DD ) are input to the gates of FETs Q 5 and Q 6 , which are switching elements, via buffers 12 and 13 connected to the respective elements. As a result, a boosted AC is generated on the secondary side of the output transformer T, and is supplied to the discharge lamp 11, which is a load. FIG. 7 shows signal waveforms at various parts in FIG.
ここで、上記出力トランスTの一次側のコイルLが無
い場合には、該トランスTのセンタータップに直接電源
VCCが供給されるので、FETQ5,Q6の各々のドレイン−グ
ランド(GND)間の電圧波形は第7図(c)に示すよう
な矩形波となる。そして、出力トランスTの二次側のB
点−グランド間の波形も、従来と同様第7図(g)に示
すような駆動パルスの立上り時と立下り時に所定値を越
えた波形となる。このため、放電灯11には一時的に大き
な電圧がかかり、ラッシュ電流が流れ、寿命が短くなる
原因となる。しかし、本実施例では出力トランスTの一
次側にコイルLが接続されているので、該トランスTの
一次側で上記矩形波が正弦波に波形整形される。すなわ
ち、このコイルLが有る場合、上記FETQ5,Q6のドレイン
−グランド間の電圧波形、出力トランスTのセンタータ
ップの電圧波形、B点−グランド間の電圧波形はそれぞ
れ第7図(d)、(e)、(f)に示すような正弦波形
となる。Here, when there is no coil L on the primary side of the output transformer T, the power is directly supplied to the center tap of the transformer T.
Since V CC is supplied, the voltage waveform between the drain and ground (GND) of each of the FETs Q 5 and Q 6 becomes a rectangular waveform as shown in FIG. 7 (c). And B on the secondary side of the output transformer T
The waveform between the point and the ground also exceeds the predetermined value when the drive pulse rises and falls as shown in FIG. For this reason, a large voltage is temporarily applied to the discharge lamp 11, a rush current flows, and the life is shortened. However, in this embodiment, since the coil L is connected to the primary side of the output transformer T, the rectangular wave is shaped into a sine wave on the primary side of the transformer T. That is, when the coil L is present, the FETs Q 5, the drain of Q 6 - voltage waveform between the ground, the center tap of the voltage waveform of the output transformer T, B point - Figure 7 respectively shows the voltage waveform between the ground (d) , (E) and (f).
次に、上記コイルLが有る場合の回路動作について第
8図の回路図により詳細に説明する。先ず、出力トラン
スTは一次側と二次側が完全にマッチングがとれている
ものとし、トランス一次側の容量をCPとする。また、放
電灯負荷のインピーダンスをZとし、トランス一次側の
インダクタンスをLP、二次側のインダクタンスをLSと
し、更にインダクタンスLPの中でFETQ5側の分をLP1、FE
TQ6側の分をLP2とする。そして、スイッチSW2(第6図
のFETQ6)が最初にオンすると、第8図のD点はグラン
ドレベルとなり、上記インダクタンスLPと容量CPでタン
ク回路が形成される。この時、コイルLのインダクタン
スLLはLP1及びLP2に比べて十分大きな値(LL≫LP1,LL≫
LP2)となっているので、E点の電位は第9図に示すよ
うにCPに電荷が充電されるに従って徐々に上昇し、電圧
飽和点Pに達すると、E点の電位は徐々に減少する。そ
して、E点の電位が零になった時点でスイッチSW1(第
6図のFETQ5)とスイッチSW2が反転し、スイッチSW1が
オンしてスイッチSW2がオフとなる。このスイッチSW1と
SW2のオン,オフの繰り返しが行われるが、トランスT
のセンタータップと電源の間にコイルLが介装されてい
るので、E点の電位は第9図に示すように正弦波形とな
る。ここで、発振の1周期をTaとすると、CPU3から出力
回路2に入力される駆動パルスの周期と、この周期Taは
マッチングしていることになる。Next, the circuit operation when the coil L is provided will be described in detail with reference to the circuit diagram of FIG. First, the output transformer T is assumed to primary and secondary sides are taken completely matched to the capacity of the transformer primary and C P. The impedance of the discharge lamp load is Z, the inductance of the transformer primary side is L P , the inductance of the secondary side is L S, and the part of the inductance L P on the FETQ 5 side is L P1 , FE
The minutes of the TQ 6 side is referred to as L P2. When the switch SW 2 (FETs Q 6 of FIG. 6) is first turned on, D point of Figure 8 becomes the ground level, the tank circuit with the inductance L P and a capacitance C P is formed. At this time, the inductance L L of the coil L is a sufficiently large value (L L ≫L P1 , L L ≫) compared to L P1 and L P2.
Since a L P2), the potential at the point E gradually increases as the charge on C P is charged as shown in FIG. 9, and reaches the voltage saturation point P, the potential at the point E is gradually Decrease. Then, the switch SW 1 (first 6 Figure FETs Q 5) and the switch SW 2 is reversed at the time when the potential of the point E becomes zero, the switch SW 2 is turned off switch SW 1 is turned on. This switch SW 1
SW 2 is repeatedly turned on and off.
Since the coil L is interposed between the center tap and the power supply, the potential at the point E has a sine waveform as shown in FIG. Here, one cycle of oscillation and T a, and the period of the drive pulse input to the output circuit 2 from the CPU 3, the period T a would have matched.
また、第10図はこの発明の第5実施例を示す回路構成
図で、放電灯などの負荷を調光制御するための調光装置
の回路構成を示しており、この調光装置によって前述の
周波数制御手段を構成した場合を示している。図中、14
はアップスイッチ14a及びダウンスイッチ14bからなる調
光スイッチ、15,16はこのスイッチ14によりアップカウ
ント及びダウンカウントする第1のPWM(pulse width m
odulation)アップダウン(U/D)カウンタ及び第2のPW
Mアップダウンカウンタ、17,18はこのアップダウンカウ
ンタ15,16の出力に基づいてPWM信号を発生する第1のPW
M信号発生器及び第2のPWM信号発生器、19〜24はアンド
(AND)ゲート、25はインバータ(反転器)、26,27はオ
ア(OR)ゲートである。なお、その他の構成は第6図と
同様であるので省略する。FIG. 10 is a circuit diagram showing a fifth embodiment of the present invention, and shows a circuit configuration of a dimmer for controlling dimming of a load such as a discharge lamp. This shows a case where frequency control means is configured. In the figure, 14
Is a dimming switch composed of an up switch 14a and a down switch 14b, and 15 and 16 are first PWMs (pulse widths m) counted up and down by the switch 14.
odulation) up / down (U / D) counter and second PW
M up / down counters 17 and 18 are first PWs that generate PWM signals based on the outputs of the up / down counters 15 and 16.
M signal generator and second PWM signal generator, 19 to 24 are AND gates, 25 is an inverter (inverter), and 26 and 27 are OR gates. The other configuration is the same as that shown in FIG.
上記構成の調光回路において、通常の電源投入時は、
第11図(a)に示す第1のPWM発生器17からの基本パル
スがオアゲート26,27を通して出力され、この基本パル
スがスイッチング素子の駆動パルスとして出力回路のX
端子,Y端子から入力される(第6図参照)。この基本パ
ルスは、周期Tkの矩形波パルスであり、オン期間(Tb)
とオフ期間は等しく、1:1となっている。また、この
時、出力は最大となっている。In the dimming circuit having the above configuration, at the time of normal power-on,
The basic pulse from the first PWM generator 17 shown in FIG. 11 (a) is output through the OR gates 26 and 27, and this basic pulse is used as a driving pulse of the switching element by the X of the output circuit.
Input from the terminal and the Y terminal (see FIG. 6). The basic pulse is a rectangular wave pulse of period T k, the ON period (T b)
And the off period are equal and 1: 1. At this time, the output is maximum.
ここで、調光スイッチ14のダウンスイッチ14bをオン
にした時にそのダウン信号SD1のレベルがH(高)レベ
ルになるように設定し、第1のカウンタ15によって初期
値(例えば16進法でFFHとする)から1Hずつカウントダ
ウンを行っていくと、このカウントダウンした信号は第
1のPWM信号発生器17に入力され、第11図に示すよう
に、ある一定の周期TDで上記オン期間Tbが1カウントに
対し1Tb分だけ発振が停止した調光パルスX1,Y1が出力さ
れる。これにより放電灯などの負荷は通常の調光点灯状
態となる。一方、上記ダウン信号SD1はアンドゲート20
の一方の入力端子から入力されるが、アンドゲート20の
他方の入力端子がL(低)レベル、つまり第1のカウン
タ15の出力信号D0がLレベルであるため、ダウン信号S
D1は第2のカウンタ16及び第2のPWM信号発生器18には
入力されない。そして、ダウンスイッチ14bを押し続
け、第1のカウンタ15がダウンカウントを続けて例えば
設定値03Hまで達すると、第1のカウンタ15の出力信号D
0がLレベルからHレベルに変化し、このHレベルの信
号D0がアンドゲート19,20の他方の入力端子に入力され
る。このため、アンドゲート20の出力であるHレベルの
信号SD2が第2のカウンタ16に入力される。同時に、上
記Hレベルになった第1のカウンタの出力信号D0がイン
バータ25に入力され、このインバータ25で反転されたL
レベルの信号がアンドゲート21,22に入力される。この
ため、調光パルスの出力は停止する。また、Hレベルと
なった第1のカウンタ15の出力信号D0はアンドゲート2
3,24に入力され、これにより、第2のPWM発生回路18の
出力パルスがこのアンドゲート23,24及びオアゲート26,
27を介して出力される。Here, when the down switch 14b of the dimming switch 14 is turned on, the level of the down signal SD1 is set to the H (high) level, and the first counter 15 sets the initial value (for example, in hexadecimal notation). When the the FFH) intended to make countdown by 1H, the countdown signal is input to the first PWM signal generator 17, as shown in FIG. 11, the oN period at a fixed period T D in T b is 1T b amount corresponding light tone oscillation is stopped pulsed X 1, Y 1 is output for one count. As a result, the load such as the discharge lamp is brought into a normal dimming lighting state. On the other hand, the down signal S D1
Although input from one input terminal of for other input terminal L (low) level of the AND gate 20, that is, the output signal D 0 of the first counter 15 is at the L level, the down signal S
D1 is not input to the second counter 16 and the second PWM signal generator 18. Then, the down switch 14b is kept depressed, and the first counter 15 continues to count down, for example, when it reaches a set value 03H, the output signal D of the first counter 15
0 changes from the L level to the H level, and this H level signal D 0 is input to the other input terminals of the AND gates 19 and 20. Therefore, the H-level signal SD2 output from the AND gate 20 is input to the second counter 16. At the same time, the output signal D 0 of the first counter becomes the H level is input to the inverter 25, which is inverted by the inverter 25 L
The level signal is input to the AND gates 21 and 22. Therefore, the output of the dimming pulse is stopped. Further, the output signal D 0 of the first counter 15 which has become H level is the AND gate 2.
3, 24, whereby the output pulse of the second PWM generation circuit 18 is supplied to the AND gates 23, 24 and the OR gate 26,
Output via 27.
ここで、第2のカウンタ16も第1のカウンタ15と同様
に初期値がFFHであるとすると、1カウント(01H)に対
してΔTb(ΔTb≪Tb)分だけオン期間Tbを短くし、第2
のカウンタ16のカウント値が03Hとなった時、第11図の
高調光時(その1)に示すようにオン期間Tcの短い(Tc
<Tb)調光パルスX2,Y2を得ることができる。この時、
第2のカウンタ16にダウン信号SD2が入力されても、第
2のカウンタ16はダウンカウントを停止し、上記設定値
03Hを保持し、それ以上カウントダウンしない。つま
り、そこで最低出力となる。Here, the initial value in the same manner as also the second counter 16 first counter 15 is assumed to be FFH, the ΔT b (ΔT b «T b) an amount corresponding ON period T b for one count (01H) Shorten the second
When the count value of the counter 16 becomes 03H, when harmonic light of Figure 11 short ON period T c as shown in (Part 1) (T c
<T b ) Dimming pulses X 2 and Y 2 can be obtained. At this time,
Even if the down signal SD2 is input to the second counter 16, the second counter 16 stops counting down, and
Hold 03H and do not count down any further. That is, the output becomes the lowest there.
また、第2のカウンタ16及び第2のPWM信号発生器18
の作用により、上記基本パルスのオン期間TbあるいはΔ
Tb(ΔTb≪Tb)分だけ第11図の(d)の高調光時(その
2)に示すようにTf時間を長くすることで、一定の周期
TDをTeまで長くすることができる。この時、Te−Tfの時
間は上述の高調光時(その1)と同様に設定され、その
値は固定されている。The second counter 16 and the second PWM signal generator 18
By the action, the ON period of the basic pulse T b or Δ
By increasing the T f time by T b (ΔT b ≪T b ) as shown in (d) of FIG.
The T D can be increased up to T e. In this case, time T e -T f is set in the same manner as when the above-mentioned harmonic light (1), the value is fixed.
更に、上述の高調光時(その1)と(その2)の動作
を同時に行うこともできる。すなわち、パルスのオン期
間TbをΔTb分だけ短くし、次にΔTb分だけTf時間を長く
する。この動作を交互に繰り返し行い、最低出力波形を
作る。実際に実験を行った結果によると、Tb=16μsec,
Tk=32μsec,Tc=3μsec,TD=8.2msec,Te=12.5msec,T
g=96μsecとすることが可能であった。Further, the above-mentioned operations (1) and (2) at the time of harmonic light can be performed simultaneously. That is, a pulse of the ON period T b as short as [Delta] T b min, then longer [Delta] T b amount corresponding T f time. This operation is alternately repeated to generate the lowest output waveform. According to the results of actual experiments, T b = 16 μsec,
T k = 32 μsec, T c = 3 μsec, T D = 8.2 msec, T e = 12.5 msec, T
g could be 96 μsec.
以上は、最大出力からの出力低下を行う場合について
説明したが、上記の最低出力から出力上昇を行う場合に
ついても、第10図のアップスイッチ14aの操作により同
様に行うことができる。その際、複数のPWMアップダウ
ンカウンタ及びPWM信号発生器を使用することで、調光
比を上げることができ、高調光化が可能となる。The case where the output is reduced from the maximum output has been described above, but the case where the output is increased from the minimum output can be similarly performed by operating the up switch 14a in FIG. At that time, by using a plurality of PWM up / down counters and PWM signal generators, the dimming ratio can be increased, and higher harmonics can be achieved.
次に、上述した2重PWM方式の利点について補足説明
する。例えば、一定の周期TDに矩形波の周期Tkが256個
あるとすると、通常の調光時の調光比は最大出力時から
256/256→255/256→254/256……となり、変化率は1/256
であるが、更に調光を進めると、調光比は3/256→2/256
→1/256となり、変化率は1/2となる。つまり、最高出力
時付近での変化率が小さいのに対し、最小出力時付近で
の変化率は大きくなる。このため、負荷である放電灯は
大きな変化率によって急激に輝度が下がり、観測者にと
って輝度がリニアに変化するように見られない。特に、
高調光比をもち、リニアな輝度変化が得られ、最低出力
付近で細かく輝度を制御する場合は、通常モードでは限
界がある。しかし、本実施例では第2のカウンタ16及び
第2のPWM信号発生器18を備えているので、上記のよう
な問題を解決することができる。Next, the advantage of the above-described double PWM method will be supplementarily described. For example, if the period T k of the square wave is 256 in a constant period T D, dimming ratio of normal dimming from the maximum output
256/256 → 255/256 → 254/256 …… and the rate of change is 1/256
However, if the dimming is further advanced, the dimming ratio will be 3/256 → 2/256
→ 1/256, the rate of change is 1/2. That is, while the change rate near the maximum output is small, the change rate near the minimum output is large. For this reason, the brightness of the discharge lamp, which is a load, decreases rapidly due to a large change rate, and the brightness does not seem to change linearly for an observer. Especially,
There is a limit in the normal mode when a linear luminance change is obtained with a harmonic ratio and the luminance is finely controlled near the minimum output. However, in this embodiment, since the second counter 16 and the second PWM signal generator 18 are provided, the above-described problem can be solved.
また、放電灯を調光する場合、第11図に示すTgの時間
分は放電灯及びインバータ回路の立上りのために費やさ
れ、このTgの時間をこれ以上短くすると、不点灯あるい
はちらつきの原因となる。しかし、本実施例によれば、
このTgの時間は変化させることなくエネルギー量だけを
減少させることができるので、上記の問題を解決するこ
とができる。When dimming the discharge lamp, the time of T g shown in FIG. 11 is used for the rise of the discharge lamp and the inverter circuit. If the time of T g is further shortened, the lamp does not light or flickers. Cause. However, according to this embodiment,
Since the amount of energy alone can be reduced without changing the time of T g , the above problem can be solved.
なお、この発明はCFL,WFL,EL等の光源の点灯装置は勿
論、他の電源回路として広く利用することができる。The present invention can be widely used not only for lighting devices for light sources such as CFL, WFL, and EL, but also for other power supply circuits.
以上のように、この発明によれば、外部からの発振信
号の周波数と出力トランスの共振周波数を整合させる手
段を備えたため、効率が良く、負荷の最適な制御を行う
ことができるという効果がある。As described above, according to the present invention, since the means for matching the frequency of the oscillation signal from the outside with the resonance frequency of the output transformer is provided, there is an effect that the efficiency can be efficiently controlled and the load can be optimally controlled. .
第1図はこの発明の第1実施例を示すブロック図、第2
図は第1図の出力回路に入力される駆動パルスの波形
図、第3図はこの発明の第2実施例を示すブロック図、
第4図は第3図の回路の動作を示す説明図、第5図はこ
の発明の第3実施例を示すブロック図、第6図はこの発
明の第4実施例を示す回路構成図、第7図は第6図の各
部の信号波形図、第8図は第6図の回路の動作を説明す
るための回路図、第9図は第8図の回路の動作を示す波
形図、第10図はこの発明の第5実施例を示す回路構成
図、第11図は第10図の各部の出力波形図、第12図は従来
のインバータ装置の回路図、第13図は第12図の負荷に印
加される電圧波形図である。 1……負荷 2……出力回路 3……CPU 4……VCO 5……可変抵抗(周波数制御手段) 6……電圧検出回路 9……直流電源 10……電流検出回路 11……放電灯 14……調光スイッチ 15……第1のPWMアップダウンカウンタ 16……第2のPWMアップダウンカウンタ 17……第1のPWM信号発生器 18……第2のPWM信号発生器 C1……コンデンサ L……コイル N……一次巻線 Q5,Q6……FET(スイッチング素子) S……二次巻線 T……出力トランスFIG. 1 is a block diagram showing a first embodiment of the present invention, and FIG.
FIG. 3 is a waveform diagram of a driving pulse input to the output circuit of FIG. 1, FIG. 3 is a block diagram showing a second embodiment of the present invention,
FIG. 4 is an explanatory diagram showing the operation of the circuit of FIG. 3, FIG. 5 is a block diagram showing a third embodiment of the present invention, FIG. 6 is a circuit configuration diagram showing a fourth embodiment of the present invention, 7 is a signal waveform diagram of each part of FIG. 6, FIG. 8 is a circuit diagram for explaining the operation of the circuit of FIG. 6, FIG. 9 is a waveform diagram showing the operation of the circuit of FIG. FIG. 11 is a circuit diagram showing a fifth embodiment of the present invention, FIG. 11 is an output waveform diagram of each part in FIG. 10, FIG. 12 is a circuit diagram of a conventional inverter device, and FIG. FIG. 3 is a diagram of voltage waveforms applied to the. DESCRIPTION OF SYMBOLS 1 ... Load 2 ... Output circuit 3 ... CPU 4 ... VCO 5 ... Variable resistance (frequency control means) 6 ... Voltage detection circuit 9 ... DC power supply 10 ... Current detection circuit 11 ... Discharge lamp 14 ... dimming switch 15 ... first PWM up / down counter 16 ... second PWM up / down counter 17 ... first PWM signal generator 18 ... second PWM signal generator C 1 ... capacitor L ...... coil N ...... primary winding Q 5, Q 6 ...... FET (switching element) S ...... secondary winding T ...... output transformer
Claims (2)
スイッチング素子の駆動により交流に変換して該トラン
スの二次側から出力するインバータ装置において、前記
スイッチング素子を駆動させるための発振信号と出力ト
ランスにより形成された共振回路の共振周波数とを整合
させる周波数制御手段を備え、該周波数制御手段は、ス
イッチ、アップカウント及びダウンカウントするカウン
タ、PWM信号を発生するPWM信号発生器を有し、前記スイ
ッチにより前記カウンタがアップカウント又はダウンカ
ウントし、前記PWM信号発生器より発生されるパルスを
ある一定の周期内で前記カウンタの出力に伴い、発振を
停止あるいは停止していたパルスを発振させることによ
り調光パルスとしたことを特徴とするインバータ装置。An inverter device for converting a direct current input to a primary side of an output transformer into an alternating current by driving a switching element and outputting the alternating current from a secondary side of the transformer, wherein an oscillation signal for driving the switching element is provided. Frequency control means for matching the resonance frequency of the resonance circuit formed by the output transformer, the frequency control means has a switch, a counter for counting up and down, a PWM signal generator for generating a PWM signal, The counter counts up or down by the switch, and the pulse generated by the PWM signal generator is stopped or oscillated in response to the output of the counter within a certain period, and the oscillation is stopped. An inverter device characterized in that a dimming pulse is obtained by the following.
びPWM信号発生器で構成され、前記PWM信号発生器のそれ
ぞれは、パルスのオン期間及び前記一定の周期を異なら
せたことを特徴とする請求項1記載のインバータ装置。2. The frequency control means comprises a plurality of counters and a PWM signal generator, wherein each of the PWM signal generators has a different pulse on period and the predetermined period. The inverter device according to claim 1.
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