JP2687858B2

JP2687858B2 - 集積回路の設計方法

Info

Publication number: JP2687858B2
Application number: JP5331656A
Authority: JP
Inventors: デイスージット; ポコンジャックマイドラッグ; ケーロイラビンドラ
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-08-25
Filing date: 1993-12-27
Publication date: 1997-12-08
Anticipated expiration: 2012-12-08
Also published as: JPH0765064A; US5513118A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路のハイレベル
合成に関し、特にパーシャル・スキャン技術によるかか
る回路のハードウエア・シェアリングによる実現におい
て試験容易性と効率を達成するための合成に関するもの
である。さらに本発明は特に集積回路のパーシャル・ス
キャン試験を行うためにデータ・パス内のループを切断
するのに必要なスキャン・レジスタの量を極小化するた
めのハードウエア・シェアリングに関するものである。

【０００２】

【従来の技術および解決すべき課題】ハイレベル合成
は、パーティショニング、モジュール選択、トランスフ
ォーメーションなど、さまざまな合成タスクを包含して
いるが、そのそれぞれがいくつかの設計パラメータ、た
とえば面積、速度、電力などに影響を及ぼす潜在的可能
性を持っている。しかし、ハイレベル合成における義務
的タスクとして広く認められているのは配分（allocati
on）、スケジューリング（scheduling）および割付け
（assignment）のみである。配分は、ハードウエア・ユ
ニット（例：加算器）の各タイプの基本ブロックをいく
つ設計に用いるかを決定するステップである。スケジュ
ーリングは、各処理にとって利用可能な時間間隔内の時
間位置が固定しているステップである。割付けは、設計
において処理のインスタンスをハードウエア・ユニット
に割り付けるステップである。

【０００３】ハイレベル合成に関する文献においては、
きわめて多数のスケジューリング、配分、割付けアルゴ
リズムが研究されている。たとえば、M.C. McFarlandそ
の他による「デジタル・システムのハイレベル合成」
（The High-Level Synthesis of Digital Systems ）
（IEEE議事録、78（ 2） :301-317 ）、R. Walker その
他の「ハイレベル合成システムの調査」（A Survey of
High-Level Synthesis Systems）（Kluwer Academic Pu
blishers, Boston, Ma. 1991）などがある。その基礎と
なるアルゴリズム技術は、非常に簡単なヒューリスティ
ックスから複雑なフォーマル技術までさまざまである
が、ほとんどすべてのアルゴリズムの目標とするところ
は、資源制約の下での速度またはその双対（dual）の最
適化である。最近では、狙いとする目標のリストは、フ
ォールトトレランスおよび試験容易性を含むところまで
拡大されてきている。

【０００４】回路の試験容易性が選択した試験手法に依
存することは広く認められている。試験容易性試験方法
のハイレベル合成は、大きく分けてつぎの２つのグルー
プに分類できる。すなわち、組込み自己試験（ビルトイ
ン・セルフテスト）ベース（BIST-based）および自動試
験パターン生成ベース（ATPG -- automatic test patte
rn generation ）である。ＢＩＳＴ手法は、試験ベクト
ル生成のための疑似乱数発生器および多数入力シグニチ
ャ・レジスタ（MISR -- multiple-input signature reg
ister ）またはその他の応答圧縮のためのシグニチャー
解析器の存在を前提としている。ＢＩＳＴ手法のほとん
どは、乱数試験が非スキャン順序回路には必ずしも適し
ていないことからフル・スキャン設計手法を前提として
いる。

【０００５】ＡＴＰＧベースの試験手法は、試験パター
ンが決定的自動試験パターン生成器で生成されることを
仮定している。しかし、これらの技術は、順序回路試験
生成を容易にするためルーチン的にフル・スキャンを前
提としておらず、一部の技術はパーシャル・スキャンを
前提としている。レジスタ割付けおよびスケジューリン
グを用いた試験容易性の改善については、T.C.Lee その
他の国際コンピュータ設計会議（１９９２）議事録の
「データ・パス配分における試験容易化のための動作合
成」（Behavioral Synthesis for Easy Test-ability i
n Data Path Allocation）と題する論文およびT.C.Lee
その他の国際コンピュータ支援設計会議議事録（ｐｐ．
６１６−６１９, １９９２）の「データ・パス・スケジ
ューリングにおける試験容易化のための動作合成」（Be
haviroal Synthesis for Easy Testability in Data Pa
th Scheduling ）と題する論文に報告されている。いず
れの場合も、カリフォルニア大学バークレー分校のSTEE
D と呼ばれる順序試験パターン生成器を作動させること
によって試験容易性の改善が立証されている。Chenおよ
びSaabは、国際コンピュータ支援設計会議議事録（ｐ
ｐ．６１２−６１５，Ｎｏｖ．１９９２）の「試験容易
化のための動作合成」（Behavioral Synthesis for Tes
tability）と題する論文の中で、試験容易性の改善のた
めに試験可能な構造を識別し、合成するハイレベル試験
容易性解析プログラムの使用について説明している。自
己ループの数を極小化することによって試験可能なデー
タ・パスを生成する方式についてはA.Majumdarその他が
国際フォールトトレラント・コンピューティング・シン
ポジウム（１９９２）議事録の「ハイレベル合成への試
験容易化要因の組込み」（Incorporating Testability
Considerations in High-Level Synthesis）と題する論
文の中で報告している。しかし、実際の故障検出率は報
告されていない。ごく最近では、Lee その他がパーシャ
ル・スキャンおよび適正なレジスタ割付けによってデー
タ・パス内のループ形成を極小化する方法を開発したこ
とが、デザイン・オートメーション会議議事録（ｐｐ．
２９２−２９７，１９９３）の「非スキャン、パーシャ
ル・スキャン環境における高度に試験容易なデータ・パ
スの動作合成」（Behavioral Synthesis of Highly Tes
table Data Paths Under the Non-Scan and Partial Sc
an Environments ）の中で報告されている。

【０００６】さらに、レジスタ転送（RT -- register t
ransfer ）レベル記述を操作することによって回路の試
験容易性を改善する試みを若干の研究者が行っている。
フリップフロップを選択的にスキャンするためレジスタ
転送レベル情報を用いることによって、ゲート・レベル
情報のみに限定した技術に比べて、性能が大幅に改善さ
れる。また、フルスキャンの下で１００％試験可能な最
適化設計を生成するのにレジスタ転送レベル情報を用い
るトランスフォーメーションおよび最適化技術も提案さ
れている。

【０００７】本発明の目的は、ゲート・レベル順序決定
的自動試験パターン生成器によって試験容易化設計を合
成することにある。順序回路の試験容易性に影響するい
くつかの要因がある。順序回路のフリップフロップ（Ｆ
Ｆ）の従属性は、各ノードがフリップフロップに対応す
るＳグラフによって表現される。順序回路にＦＦｕから
ＦＦｖまでの組み合わせパスがある場合、ノードｕから
ノードｖまでの有向辺（directed edge ）がある。順序
試験生成の複雑さは、Ｓグラフにおける閉路長に関して
は指数関数的に増大する。順序試験生成の複雑さは、Ｓ
グラフにおける最長のパス（シーケンシャル・デプス -
- sequential depth）に関しては直線的に増大するだけ
である。スキャン・フリップフロップは、Ｓグラフが自
己ループ以外に閉路を持たず、シーケンシャル・デプス
が最低になるよう選択する。自己ループ以外のループを
持たず、シーケンシャル・デプスの小さい順序回路は、
電流決定的順序試験パターン発生器によって試験容易化
される。

【０００８】順序回路における検出困難な故障の大半
は、中型および大型の強接続要素（ＳＣＣ）の中に見い
だされる。クリークは、高い優先度をもって切断すべき
であり、検出困難な故障は自己ループ内では稀にしか発
生しない。その結果、試験パターン生成器によってアボ
ートされた故障の知識を用いてフリップフロップを選択
的にスキャンするという、ゲート・レベルでのすぐれて
効率的なパーシャル・スキャン方式が開発されている。

【０００９】Agrawal およびCheng に付与された米国特
許第5,043,986 号は、チップ試験におけるパーシャル・
スキャン設計方法を開示している。この方法は、一つの
回路の記憶素子の部分集合を確立するというものであ
る。この部分集合は、試験モードにおいては、回路内の
選択された閉路長に等しいか、それより大きい実質的に
すべてのフィードバック・パスが排除されるよう選択さ
れる。なお、スキャン素子は、回路のすべての閉路を排
除するよう選ばれることが望ましい。前記米国特許は、
ゲート・レベルでのループの存在を説明しており、その
解決策はゲート・レベル試験のための試験設計である。

【００１０】

【課題を解決するための手段】本発明は、設計対象回路
の試験容易性とともに、ハイレベル合成回路設計を考慮
している。すなわち、データ・パス内に発生するループ
のすべてのソースを識別する。本発明はまた、ハードウ
エア・コストおよびパーシャル・スキャン試験のオーバ
ーヘッド・コストの低い設計をもたらすように処理を同
時にスケジュールし、割り付ける方法を説明している。
ハイレベル合成時に、ループの生成を回避するような方
法でハードウエア・シェアリングを回路に組み込む。本
発明は、データ・パス内に生成するすべてのループ：す
なわち、対応するＣＤＦＧ（conrol data flow graph）
内のループの結果としてのスケジューリングおよび割付
けに関係なくデータ・パス内に生成するＣＤＦＧルー
プ；ＣＤＦＧのパス内の２つ以上の処理が同じモジュー
ルに割り付けられるときに常に生成する割付けループ；
素パス（disjoint paths）内の複数の処理が、ある条件
の下で同一のモジュールに割り付けられたときに生成す
る疑似ループ；および一つのモジュールに属する複数の
レジスタが同一のモジュールの出力から入力を受け取る
ときに生成するレジスタ・ファイル・クリークを考慮す
る。これらの処理は、高い資源利用率を維持しながら、
データ・パス内のループ生成を回避すべくスケジュール
され、割り付けられる。

【００１１】本発明は、主として計算集約的（computat
ion-intensive ）なアプリケーション・ドメイン、すな
わちＤＳＰおよびグラフィックスに関するものであるた
め、コントローラは一般的には少なくともデータ・パス
より小さい値を持ち、通常その状態は少数のフリップフ
ロップしか必要としない。本発明の開示内容に従って、
データ・パスへのすべての制御信号は、コントローラの
状態フリップフロップのパーシャル・スキャンを通じて
完全に制御可能にされているものと仮定されている。

【００１２】本発明は、所与の性能制約を満足させつ
つ、ハイレベル仕様から試験可能なデータ・パスを生成
し、高資源利用率を達成することに関するものである。
データ・パスは、合成されたデータ・パスが、自己ルー
プ以外のループを持たないようにすることによって、試
験容易化される。ここに用いられている「ループ」とい
う用語は、１以上の長さのループを指すものと理解され
る。極小ループ・データ・パスは、順序回路のゲート・
レベル試験容易性の他の測定基準をも満足する。特に、
試験生成の複雑さは、ループを含まないデータ・パスの
フリップフロップ数に関して直線的関係にある。また、
強接続要素（ＳＣＣ）は強固に相互接続されたループの
グループを表していることから、ループが存在しないこ
とはデータ・パス内にかかるＳＣＣが存在しないことを
意味する。したがって、当該データ・パスは、多くの検
出困難な故障を持たない。パーシャル・スキャン手法
は、ＣＤＦＧ記述から極小ループ・データ・パスを合成
するのに用いられる。

【００１３】ハードウエア・シェアリングは、高資源利
用率を達成するのに広く用いられている手法であるが、
データ・パス内に新しいループを導入することによって
回路の試験容易性に悪影響を及ぼす場合がある。しか
し、本発明の開示内容に従えば、ハードウエア・シェア
リングをパーシャル・スキャン手法と適切に併用した場
合、ループが導入される恐れがあるにもかかわらず、試
験容易性の改善が達成される。ＣＤＦＧ内のループだけ
でなく、ハードウエア・シェアリングによってデータ・
パスに導入されるループも切断するため、スキャン・レ
ジスタはＣＤＦＧのいくつかの変数によって共用され
る。

【００１４】したがって、本発明の主要な目的は、試験
可能なデータ・パスを合成するのに必要なスキャン・レ
ジスタの量を極小化するためにハードウエア・シェアリ
ングを用いて、集積回路のハイレベル合成方法を提供す
ることにある。

【００１５】本発明の別の目的は、高資源利用率を確保
しながら、低コストで試験容易性を改善する方法を提供
することにある。

【００１６】本発明のさらに別の目的は、極めて低いハ
ードウエア・オーバーヘッドで、設計の性能を犠牲にす
ることなく、試験容易化設計の集積回路を合成するのに
有用な方法を提供することにある。

【００１７】本発明のさらに別の目的は、集積回路のハ
イレベル合成の際に生成する、自己ループを除くすべて
のループを識別し、切断する方法を提供することにあ
る。

【００１８】

【実施例】ハードウエア共用アーキテクチャーの実現領
域が極めてしばしば相互接続条件によって支配されるこ
とは広く認められている。相互接続問題に取り組むこと
は、ハイレベル合成においてはすべての主要な設計決定
がくだされる時まで延期されることが多い。これは、処
理およびレジスタ転送レベルの相互接続条件を物理レベ
ルでのそれと正確に相関させることが極めて困難なこと
による。この問題の効果的な解決は、図１に模式的に示
すハードウエア・モデルが用いられた場合に達成でき
る。図１のモデルは、レジスタ・ファイル・モデルと呼
ばれるが、このモデルではすべてのレジスタ１０が数個
のレジスタ・ファイル１２，１４，１６および１８にま
とめられている。各実行ユニットは、一般的にすべての
レジスタ・ファイルにデータを送ることができるが、各
レジスタ・ファイルは単一の機能ユニット２０または２
２のそれぞれの一つの入力に接続される。

【００１９】レジスタがレジスタ・ファイルにまとめら
れ、特定のレジスタへのアクセスがただ一つの機能ユニ
ットに制限されているハードウエア・モデルについて
は、数多くの変形が工業デザインに広く用いられてい
る。Cathedral-IIおよびHyper などのいくつかの完全に
作動可能なハイレベル合成システムもレジスタ・ファイ
ル・モデルに基づいている。上記のハードウエア・モデ
ルの適用に伴う利点は、その意図的な制限が相互接続の
数を制限することであり、（レジスタ・ファイルと実行
ユニットの間の）局部的相互接続の使用を促進する。ま
た、このモデルにおいては相互接続は効果的に共用でき
る。さらに、レジスタおよびレジスタ・ファイルにまと
められる組み合わせ制御論理をレイアウトするのに必要
な領域は、相互接続に必要な領域よりかなり小さい。

【００２０】図２は、もう一つのレジスタ・ファイル構
造の略図で、適用されたハードウエア・モデルの利点お
よび欠点を示している。たとえば、いま、特定の制御ス
テップにおいて減算器２２で演算しなければならない変
数を記憶する必要があると仮定する。レジスタ・ファイ
ル１８のすべてのレジスタはすでに占有されているが、
レジスタ・ファイル１４ないの少なくとも一つの自由な
レジスタがある。ここで、（１）レジスタ・ファイル１
８のレジスタの数を１だけ増やすか；または（２）レジ
スタ・ファイル１４から新しい相互接続を減算器２２の
右側入力に導入する、という２つの可能性が存在する。
ファイル・レジスタ・モデルは、上述の理由によって、
しばしば第２の可能性より優れている第一の可能性の採
用を要求する。本発明は、図１に示すレジスタ・ファイ
ル・モデルに照合して説明されているが、わずかな修正
によって、相互接続制約条件が異なるか、または除去さ
れている実施例にも本発明を適用できることは、当業者
には明らかである。

【００２１】本発明の内容をより深く理解するために第
４次ＩＩＲカスケードフィルタのコントロール・データ
・フロー・グラフ（ＣＤＦＧ）の持つ特定のタイミング
制約条件の下でのひとつの可能なスケジュールおよび割
付けを示す図３を参照して説明する。最高のスループッ
ト達成を目標としており、ＣＤＦＧの各処理は一つの制
御サイクルを要する。遅延Ｄ１（または遅延Ｄ２）から
Ｏｕｔまでのクリティカルパスは、６制御サイクルの長
さである。たとえば、処理＋２は、制御サイクル２にス
ケジュールされており、図中、処理＋２に隣接する順序
づけられた対（２，Ａ１）で示されるように加算器Ａ１
内で処理されるため割り付けられている。図３の構成
は、極小量の実行ユニットを備えている。

【００２２】図３のＣＤＦＧにおいて、その結果として
生じるデータ・パスは、図４に示されている。対応する
Ｓグラフは図５に示されている。ゲート・レベル順序回
路のＳグラフと同様に、データ・パスのＳグラフはこの
データ・パスのレジスタ間の従属性を確認する。Ｓグラ
フの各ノードは、データ・パス内のレジスタを表す。レ
ジスタｖがレジスタｕに依存している場合、ノードｕか
らノードｖまでの辺が存在する。図５のＳグラフは、デ
ータ・パスのレジスタにかかわるいくつかのループが存
在することを示している。Ｓグラフのもっとも長いルー
プは、７の長さを持っている。予想通り、データ・パス
は、後に示す表２のIIR.16 init 行が示すように、極め
て試験がむずかしい。

【００２３】データ・パスの試験容易性は、回路のすべ
てのループを切断するためにゲート・レベルでパーシャ
ル・スキャン技術を用いることによって改善できる。図
５のＳグラフのすべてのループを切断するには、３ｎ個
のＦＦ（ｎは語のサイズ）に翻訳されるＬＡ１，ＬＡ２
およびＬＭ１の最低３つのレジスタをスキャンすること
が必要である。しかし、スキャンするＦＦの個数が大き
いため、これに付随する面積および性能オーバーヘッド
は禁止的に大きい。

【００２４】図３，図４，図５の例は、ハイレベル合成
の初期段階でデータ・パスの試験容易性を考慮しなかっ
た場合、試験の困難なデータ・パスがいかに発生し得る
かを示している。設計を試験容易化するというタスクを
ゲート・レベルまで遅らせる代わりに、各種のハイレベ
ル合成タスクの中で性能および資源利用という在来の設
計目標に加えて、本来の設計目標の一つとして試験容易
性を組み入れることが可能である。図６は、ＩＩＲフィ
ルタの同一のフロー・グラフを示すが、これは以前と同
じ性能制約条件を満足する異なるスケジュールと割付け
を備えている。このソリューションも使用する実行ユニ
ットの数に関して最適である点に留意されたい。さら
に、このインプリメンテーションは、２つの他の重要な
資源コスト構成要素；すなわちレジスタの数量および相
互接続に関して最適である。より重要なことは、試験容
易性の観点から、図７および図８にそれぞれ示す対応す
るデータ・パスおよびＳグラフは、図４および図５のそ
れに比べて順序試験容易性に対してより敏感に反応す
る。しかし、それでもＳグラフはループを持っている
が、レジスタＲＡ２（ハッチで示す）をスキャンするこ
とによって、すべてのループを切断できる。レジスタＲ
Ａ２をスキャンした結果得られるデータ・パスはループ
を持たず、非常に試験が容易である。表２のIIR.16 Fin
al行に見られるように、このデータ・パスにおいては１
００％の試験効率が達成可能である。

【００２５】本発明をさらに理解するためには、データ
・パス内のループのソース、およびそれに対応するＳグ
ラフを理解することが必要である。上述のハードウエア
・モデルでは、ＣＤＦＧ内にループが存在するために、
ループの最初のタイプ、すなわち、ＣＤＦＧループがデ
ータ・パスに生成される。割付けループ、疑似ループお
よびレジスタ・ファイル・クリークは、スケジューリン
グおよび割付けの際にハードウエア・シェアリングによ
って生成される。

【００２６】データ・パス、したがってＳグラフ内の最
も明白なループ・ソースは、ＣＤＦＧ内のループの存在
である。ＣＤＦＧ内のデータ従属辺から成るサイクルが
存在する場合には、データ・パス内にＣＤＦＧループが
生成される。たとえば、図３において、ＣＤＦＧループ
（＋₅，Ｄ３，＊₅，＋₆，＋₅）は、使用されるレジ
スタおよびモジュールに関係なく、データ・パス内にル
ープを生成する。図３に示す割付けが用いられた場合、
対応するデータ・パスにそのループ（ＲＡ１，Ａ１Ｄ
１，ＬＭ１，ＲＡ２，ＲＡ１）が生成される。同じよう
に、図６に示す割付けは、そのループ（ＲＡ２，Ａ２Ｄ
１，ＬＭ１，ＲＡ１，ＲＡ２）を生成する。

【００２７】一般に、ＣＤＦＧの各サイクルは、行われ
る配分、スケジューリング、割付けにかかわりなく常に
データ・パス、Ｓグラフにループを生成する。ハードウ
エア・シェアリングが用いられると否とにかかわらず、
ＣＤＦＧループはデータ・パス内のループに変換する。
ＣＤＦＧループは、ＤＳＰや数値計算のような分野では
多くのアルゴリズムの構造においてはごく一般的であ
る。

【００２８】割付けループは，あるＣＤＦＧのパスの２
つ以上の処理が同一モジュールに割り付けられる場合に
はいつでも生成される。２つの連続した処理が同一モジ
ュールに割り付けられる場合、自己ループ（１の長さの
ループ）が生成される。たとえば、図３に示すＣＤＦＧ
において、＋₄と＋₅の連続処理がＡ１という同一モジ
ュールに割り付けられることによって、データ・パスに
自己ループ（ＬＡ１−ＬＡ１）が生成される（図５）。

【００２９】ＣＤＦＧパスに沿って処理ｕから処理ｖま
での処理がｎ個の別々のモジュールに割り付けられ、ｕ
およびｖが同一モジュールに割り付けられた場合、ｎと
いう長さのループがデータ・パスに生成される。いま、
図３に示すＣＤＦＧにパス（＋₁，＋₄，＋₅，＋₈）
を考えた場合、処理＋₁および＋₈が同一モジュールＡ
２に割り付け、中間の処理＋₄および＋₅をモジュール
Ａ１に割り付けることは、図５のＳグラフに２の長さを
持つループ（ＬＡ２，ＬＡ１，ＬＡ２）を生成する。

【００３０】データ・パスの順序ループは、そのループ
が通常の作動条件の下では活性化できない場合には、疑
似と呼ばれる。疑似ループは、疑似パスの特殊なケース
である。図９および図１０は、データ・パス内の疑似ル
ープの生成を示している。図９は、ＣＤＦＧ内の２つの
パスのセグメントを示しており、処理＋₁および＋₃が
制御ステップ１にスケジュールされ、処理＋₂および＋
₄が制御ステップ２にスケジュールされている。いま、
処理＋₁および＋₂が加算器Ａ１およびＡ２にそれぞれ
割り付けられた場合、割付けループは生成しない。同じ
ように、処理＋₃および＋₄が加算器Ａ２およびＡ１に
それぞれ割り付けられた場合、いかなる割付けループの
生成も回避しながら、最大限の資源利用率が達成され
る。しかし、図１０に示す、その結果得られるデータ・
パスは順序ループ：すなわちＡ１，Ｍ２，ＬＡ２，Ａ
２，Ｍ１，ＬＡ１，Ａ１の生成を示している。このルー
プを活性化するためには、マルチプレクサＭ１およびＭ
２に対する必要な制御信号ｃ１およびｃ２は、いずれか
の連続する制御ステップにおいて｛ｃ１＝１、ｃ２＝
０｝（または｛ｃ１＝０、ｃ２＝１｝）でなければなら
ない。しかし、このことは、処理＋₄に続く処理＋
₂（または＋₂に続く＋₄）の実行を必要とするが、こ
れは明らかに不可能である。したがって、通常の作動条
件では、順序ループは決して活性化されることはなく、
したがって疑似ループである。

【００３１】組み合わせ疑似ループは、データ・チェイ
ニングが認められる場合、すなわち、２つ以上の処理が
同一制御ステップにスケジュールされる場合、データ・
パス内に生成する。しかし、データ・チェイニングが認
められない場合でも、ハードウエア・シェアリングは、
データ・パス内に異なったタイプの疑似ループ、すなわ
ち、図１０に示す順序疑似ループの生成をもたらすこと
がある。データ・パス内の２つ以上のレジスタが関係す
る各順序疑似ループに対応して、同じレジスタに関係す
るＳグラフに疑似ループが存在する。データ・パスへの
制御信号が完全に制御可能であると仮定しているため、
疑似ループは試験生成の際には真のループとして機能す
る。このため、順序疑似ループは他のＣＡＤツールにと
って問題をもたらさないが、他のループと同じように順
序試験パターン生成の複雑さに寄与する。

【００３２】モジュールＭ_iが各入力に付随するレジス
タ・ファイルを持っているとき、レジスタ・ファイル内
のレジスタは、Ｓグラフにレジスタ・ファイル・クリー
クを生成する場合がある。モジュールＭ_iのレジスタ・
ファイルに属するレジスタは、それがおそらく他のモジ
ュールのほかに、Ｍ_iからデータを受け取る場合、自己
ループ・レジスタと呼ばれる。モジュールＭ_iの各自己
ループ・レジスタは、モジュールＭ_iを通じてそれ自体
および他のすべての自己ループ・レジスタへの（から
の）パスを持っている。これに対応するＳグラフにおい
ては、各自己ループ・レジスタは、モジュールＭ_iの他
の自己ループ・レジスタへの（からの）辺を持ってい
る。したがって、モジュールＭ_iの左および右のレジス
タ・ファイルがそれぞれｍおよびｎの自己ループ・レジ
スタを持っている場合、Ｓグラフには（ｍ＋ｎ）の大き
さを持つクリークが生成される。

【００３３】図１２は、図１４に示す楕円波フィルタの
データ・パスに用いられる加算器の一つであるモジュー
ルＡ１のレジスタ・ファイルを示す。モジュールへの処
理の割付けは図１３に示す。Ａ１にマップされる各処理
の左のオペランドは、Ａ１の左のレジスタ・ファイルの
一部レジスタに割り付けられなければならない。この割
付けはまた図１１にも示されている。変数のライフタイ
ムが競合するため複数のレジスタが必要である。たとえ
ば、変数（０，１０）、（１，７）、（６，１９）およ
び（３３，３１）は、７番目の制御ステップではすべて
生きており、したがって、４つの異なる自己ループ・レ
ジスタに割り付けなければならない。左のレジスタ・フ
ァイルは、５つのレジスタ：｛Ｌ１．．．Ｌ５｝を、ま
た右のレジスタ・ファイルは４つのレジスタ：｛Ｒ
１．．．Ｒ４｝を持っている。レジスタの入力が示され
ている。たとえば、レジスタＬ１は、モジュールＡ１か
ら来る単一の入力を、またレジスタＲ１は３つのＡ１，
Ａ２およびＭ１を備えている。

【００３４】Ａ１の左のレジスタ・ファイルには５つの
自己ループ・レジスタがあり、右のレジスタ・ファイル
には３つの自己ループ・レジスタがあるので、８つの自
己ループ・レジスタにかかわるクリークが対応するＳグ
ラフに生成される。

【００３５】クリークの各レジスタは、クリークの他の
すべてのレジスタに完全に接続されているので、ｋとい
うサイズのクリークのすべてのループを切断するには、
ｋ−１のレジスタをスキャンする必要がある。このこと
は、クリークの生成が試験パターン生成をきわめて困難
にするだけでなく、パーシャル・スキャン・ソリューシ
ョンをきわめて高価なものにする。

【００３６】パーシャル・スキャン試験最適化のための
回路のハイレベル合成におけるハードウエア・シェアリ
ングという本方法を考案するに当たって、スループット
の制約条件を満足させつつ、ハードウエア資源の利用と
試験容易性に同時に取り組むスケジューリングと割付け
の際にいくつかの目標を設定した。ハードウエア的に競
争力のある回路を設計するためには、インプリメンテー
ション・コストの３つの構成部分、すなわち実行ユニッ
ト、レジスタ、および相互接続のそれぞれを考慮するこ
とが必要である。試験容易性というもう一つの配慮要因
は、データ・パス・グラフの４つのループ・タイプすべ
てに、またやや程度は落ちるがシーケンシャル・デプス
にも制約を課することになる。

【００３７】本方法は、３つの段階を含んでいる。第一
の段階では、在来のハイレベル合成システムは、資源利
用率をもっぱら目標とする実行ユニット量の初期配分を
行う。実行回路の配分にはカリフォルニア大学バークレ
ー分校のＨｙｐｅｒシステムを用いた。Ｈｙｐｅｒシス
テムについては、J. Rabaey その他が IEEE Design and
Test of Computers（PP.40 to 51, June 1991）の「デ
ータ・パス集約的アーキテクチャーの高速プロトタイプ
化」（Fast Prototyping of Data-Path-Intensive Arch
itectures ）と題する論文の中で説明している。第二の
段階では、すべてのＣＤＦＧループを、変数の部分集合
（スキャン変数）をスキャン・レジスタに割り付けるこ
とによって切断する。最低一回のスキャン変数を消費す
る各処理をひとつの実行ユニット（モジュール）に割り
付け、そのスキャン変数を該当するレジスタ・ファイル
に割り付ける。第三の段階では、大域的資源利用率およ
び試験容易化手段を用いてＣＤＦＧの各処理の同時スケ
ジューリング／割付けを行う。

【００３８】第一段階において実行ユニット量の初期配
分が決定されているため、問題は最小量のスキャン・レ
ジスタを用いてＣＤＦＧループを切断することである。

【００３９】ゲート・レベル回路のＳグラフの場合に関
する関連する問題が、すでに先行技術で扱われている。
ゲート・レベル回路の場合、スキャン・レジスタの必要
最低量は、スキャンした場合、Ｓグラフのループのすべ
てを切断するＳグラフの頂点の最低量に等しい。極小フ
ィードバック頂点集合（ minimum feedback vertex se
t）問題は、ＮＰ完全であるため、この問題を解くいく
つかのヒューリスティクスが先行技術に存在する。

【００４０】ハードウエア・シェアリングを用いない場
合、極小フィードバック頂点集合問題の解は、直接ＣＤ
ＦＧループの切断に適用できる。しかし、本発明の開示
内容に従ってハードウエア・シェアリングを用いた場
合、最低フィードバック頂点集合は必ずしも良い解では
ない。なぜなら、ＣＤＦＧレベルでは、ループを切断す
るために選択した変数（スキャン変数）はスキャン・レ
ジスタを共用できるからである。

【００４１】ループ切断の問題に対してハードウエア・
シェアリングが提供する新しい次元は、図３，図４，図
５にそれぞれ示すＩＩＲフィルタのＣＤＦＧ、データ・
パスおよびＳグラフによって図示されている。極小フィ
ードバック頂点集合問題の一つの可能な解は、辺：
｛（＋₁，Ｄ１），（＋₅，Ｄ３）｝であろう。しか
し、変数Ｄ１およびＤ３は第一制御ステップにおいて同
時に生きていることから、これらは共用できない。した
がって、ＣＤＦＧループを切断するには２つのスキャン
・レジスタが必要である。これに対して、スキャン変数
（＋₂，＋₁）および（＋₆，＋₅）が選択された場
合、すべてのＣＤＦＧループは切断される。スキャン・
レジスタは、ライフタイムがオーバラップしないため、
使用したスケジュールおよび割付けにかかわりなく、同
一スキャン・レジスタに記憶される。

【００４２】もう一つの公知の方式は、境界変数（遅延
を伴って辺に対応する変数）の部分集合を用いてＣＤＦ
Ｇループを切断するというものである。すべての境界変
数は同時に存在するので、選ばれた各変数は、別個のス
キャン・レジスタに割り付けなければならない。スキャ
ン・レジスタの再使用の可能性を極大化するために、ラ
イフタイムの短い境界変数を選択する。後に、レジスタ
割付けの際に、境界変数はデータ・パスにおける割付け
ループの生成を極小化するため、中間変数とともにスキ
ャン・レジスタを共用する。

【００４３】公知の方式はスキャン・レジスタを共用す
るという重要なアイデアを導入しているが、この技術は
ＣＤＦＧループを切断するためにスキャン変数を選択し
ながら、ハードウエア・シェアリングを利用していな
い。第一に、公知の技術では、すべての境界変数は（第
一制御ステップに）同時に存在し、したがってスキャン
・レジスタを共用することはできない。これとは対照的
に、本発明の開示内容に従えば、スキャン変数の候補と
してＣＤＦＧループ内のすべての変数を考慮するステッ
プは、スキャン・レジスタの効率的な共用の可能性を大
幅に改善する。いま、図３のＩＩＲフィルタを考えた場
合、スキャン変数を境界変数に限定することによって、
２つのスキャン・レジスタを使用することになる。しか
し、ＣＤＦＧループ内のすべての変数を考慮することに
よって、上述のように単一のスキャン・レジスタのみを
用いるソリューションが得られることになる。

【００４４】第二に、変数のライフタイムの長さは、ハ
ードウエア・シェアリングに間接的かつ二次的な影響し
か及ぼさない。２つの変数が同一のレジスタを共用でき
るという必要かつ十分な条件は、それらが同時に存在し
ないこと、および２つの変数を転送するための適切な相
互接続が配分されていることである。

【００４５】本発明においては、ＣＤＦＧループ切断の
目的は、以下の３つの基準が同時に満たされるようスキ
ャン変数の集合を選択することである：すなわち、自己
ループを除くすべてのＣＤＦＧループが切断されるこ
と；選択したスキャン変数が最少量のスキャン・レジス
タに割り付けられること；およびその後のスケジューリ
ングおよび割付け段階で生成される他のループを切断す
るためスキャン・レジスタが再使用可能であること。

【００４６】上記の基準は極小ハードウエア・シェアリ
ング切断（ＨＳＣ）問題である。ハードウエア・シェア
リングが認められない場合、極小ＨＳＣ問題は、極小フ
ィードバック頂点集合問題に還元される。したがって、
極小ＨＳＣ問題のための正確なアルゴリズムは、少なく
ともＮＰ完全であることが知られている極小フィードバ
ック頂点集合問題と同様計算集約的である。

【００４７】本発明においては、確率論的、かつヒュー
リスティックｎ技術を組み合わせた方式を用いて極小Ｈ
ＳＣ問題を扱う。極小ＨＳＣ問題の上記３つの基準を満
足させるに当たって変数の効果を表現するために２つの
手段を用いる。

【００４８】ループ切断効果（ＬＣＥ）手段は、極小Ｈ
ＳＣ問題の第一の基準を満足させるのに役立つ。変数の
ＬＣＥ手段は、当該変数をスキャン・レジスタに割り付
けることによって切断対象ループの量を推定する。ルー
プの量は指数関数的であり得るので、またループを効果
的に計数する既知のアルゴリズムがないため、ランダム
・ウォーク（random walk ）手法が適用される。

【００４９】ランダム・ウォークは、単位値をＣＤＦＧ
の各ノードに割り付けることによって出発する。各逐次
反復において、各ノードｖにおける値は一つのランダム
に選んだ有向辺に沿ってｖからその近隣点の一つまで伝
播する。当該値を伝播するのに辺が用いられるたびごと
に、当該辺の輻輳計数がインクリメントされる。反復回
数は、本発明においては、ユーザーが指定するようにな
っているが、好ましいメンバーは，当該ＣＤＦＧのノー
ド数の二次関数である。ランダム・ウォーク終了時に
は、ＣＤＦＧの各辺の輻輳は、それぞれの辺が属するル
ープ数の推定値を与える。なお、この推定値はＬＣＥ手
段として用いられる。

【００５０】ハードウエア・シェアリング効果（ＨＳ
Ｅ）手段は、極小ＨＳＣ問題の第二、第三の基準を満足
させるために導入される。変数ｖのＨＳＥは、ｖがデー
タ・パスの４種類のループすべてを切断するのに必要に
なる他の変数とともにスキャン・レジスタを共用できる
尤度を推定する。それは、以下の２つの構成部分から成
っている。

【００５１】第一の構成部分は、スキャン変数選択の第
二の基準、すなわち、ＣＤＦＧループを切断するのに必
要なスキャン・レジスタの量の極小化を扱う。ＨＳＥ最
大値は、ＣＤＦＧの他のＳＣＣからのスキャン変数候補
ともっともライフタイムの重なりの少ない変数に割り付
けられる。この処理はまだスケージューリングされてい
ないため、ＡＳＡＰおよびＡＬＡＰタイミング情報を用
いて計算する。これらの計算は、R.A. Walker その他の
前掲論文に説明されている。

【００５２】第二の構成部分は、変数ｖが割り付けられ
るスキャン・レジスタＳＲ１がその後他の３つのタイプ
のループを切断するのに再使用できる尤度を測定する。
∫vを変数ｖが入力される処理のタイプとする。本ハー
ドウエア・モデルの文脈においては、ＳＲ１は同一タイ
プ∫v の処理への入力であり、またそのライフタイムが
ｖのライフタイムを重なり合わない変数集合｛ｘ｝によ
ってのみ共用され得る。第二の構成部分は、集合｛ｘ｝
の基数となるよう設定され、したがって割り付けられた
スキャン・レジスタが後に最大数の変数によって再使用
できるような変数が有利である。

【００５３】ＣＤＦＧループを切断するためスキャン変
数を選択するアルゴリズムは次のようなものである。スキャン変数の選択

【００５４】

【外１】

【００５５】ＣＤＦＧループを切断するためスキャン変
数を選択した後、すべてのスキャン変数を割り付けられ
るスキャン・レジスタの極小集合を識別する。これは、
素な（disjoint）ライフタイムを持つすべてのスキャン
変数を同じスキャン・レジスタに割り付けることによっ
て最適に行い得る。第二のステップとして、可能な限り
多くの実行ユニットの可能な限り多くのレジスタ・ファ
イルからスキャン・レジスタを選択する。第二のステッ
プは、スケジューリングと割付けの際にループの生成を
回避するため変数を割り付けるべくスキャン・レジスタ
を再使用できる機会を増す。

【００５６】図６に示すＩＩＲフィルタを用いてスキャ
ン変数を選択するプロセスは、本方法を図示するのに用
いられる。辺｛（＋₂，＋₁），（＋₁，Ｄ１），（＋
₆，＋₅），（＋₅，Ｄ３）｝は、ランダム・ウォーク
の際に極大に輻輳し、したがってＬＣＥ最大値を得る。
なお、これらの変数は、最大数のループを切断すること
に留意されたい。変数｛（＋₂，＋₁），（＋₆，
＋₅）｝は、ライフタイムがそれぞれ重なり合わず、集
合｛ｘ｝の基数が極大であることからＨＳＥ手段の両構
成部分において高く評価される。したがって、「スキャ
ン変数の選択」アルゴリズムは、変数｛（＋₂，
＋₁），（＋₆，＋₅）｝を選択し、同じスキャン・レ
ジスタに割り付ける。

【００５７】スキャン・レジスタの極小集合を用いてＣ
ＤＦＧループを切断した後、第三段階、すなわち最終段
階において、全体的試験容易性および資源利用手段を用
いて、ＣＤＦＧの各処理を同時にスケジューリングし、
割付けする。その目的は、上述の３つのタイプのループ
の生成を回避しつつ、試験容易なデータ・パスを生成す
ることにある。しかし、最終設計が試験容易であるのみ
ならず、ハードウエア・コストにおいて競争力のあるも
のとするため制御ステップに対する制約条件を満足し、
資源利用率を極大化するスケジュールと割付けを用いる
ことが優先される。

【００５８】アルゴリズムの各反復において、まだスケ
ジューリングおよび割付けを行っていない処理から、最
小のスラック（ＡＬＡＰ−ＡＳＡＰ）を持つ処理ｏｐｉ
を選択する。当該処理がスケジューリング／割付けされ
る（モジュール、制御ステップ）対の集合、｛（Ｍ_i，
Ｃ_i）｝を識別する。各対について、試験容易性、資源
利用およびその後の処理のスケジューリングおよび割付
けの弾力性に関するコストが計算される。その後、最低
コストの対が選択される。コスト手段は以下に説明す
る。処理のスケジューリングおよび割付けアルゴリズム
は次のようなものである。スケジューリングおよび割付け（）

【００５９】

【外２】

【００６０】ある処理について試験容易性コストをスケ
ージュリングおよび割付けに関連づける目的は、当該ス
ケジューリングおよび割付けがデータ・パスの試験容易
性に、データ・パスにループを生成することによって影
響を及ぼす程度を測定することである。割付けは、３つ
のタイプのループ、すなわち割付けループ、疑似ルー
プ、レジスタ・ファイル・クリークを導入することが有
り得るため、生成されるループの各タイプと結合したコ
スト、およびループを切断するのに使われるスキャン・
レジスタから成るコスト関数を導き出す。

【００６１】試験容易性コストの尺度は、以下の式で与
えられる。コスト手段の第一の構成部分、（ｓｉｚｅ
_{assign_loop}＋ｃｏｓｔ_{assign_scan}）は、割付けルー
プ生成に起因するコストである。ここでｓｉｚｅ
_{assign_loop}は生成されたループの長さであり、ｃｏｓ
ｔ_{assign_scan}は当該ループを切断するため既存の、ま
たは新しいスキャン・レジスタを用いるコストである。
第二、および第三構成部分は、他の２つのタイプのルー
プ、すなわち、疑似ループおよびレジスタ・ファイル・
クリークを扱い、ｃｏｓｔ_{seq_depth}は割付けに起因す
るシーケンシャル・デプスの増加を測定する。

【００６２】ｃｏｓｔ_Test＝（ｓｉｚｅ_{assign_loop}＋ｃｏｓｔ_{assign_scan}）＋（ｓｉｚｅ_{false_loop}＋ｃｏｓｔ_{floop_scan}）＋（ｓｉｚｅ_clique＋ｃｏｓｔ_{clique_scan}）＋ｃｏｓｔ_{seq_depth} ループ生成に起因するコストの計算方法を説明する前に
モジュール割付けの際にこのようなループの生成を効果
的に検出する方法を説明する必要がある。

【００６３】モジュール割付けが進むにともなって、ス
ケジューリング及び割付け（）手順に示すようにデータ
・パス・グラフ（ＤＰ（；）が維持される。辺（Ｍ_i，
Ｍ_j）は、スキャン・レジスタによって切断されないデ
ータ・パスにおけるモジュールＭ_iからモジュールＭ_j
の相互接続を表す。処理ｏｐ_kがモジュールＭ_jに割り
付けられると、

【００６４】

【外３】

【００６５】に割り付けられている各モジュールＭ_iに
ついてＭ_iからＭ_jまで辺が付加され、Ｍ_iからＭ_jま
での辺はスキャン・レジスタによって切断されていな
い。

【００６６】ＤＰＧに付加される辺（Ｍ_i，Ｍ_j）に関
しては、ＤＰＧにＭ_jからＭ_iまでのパスがあれば、処
理ｏｐ_kをモジュールＭ_jに割り付けることによって疑
似ループが導入される。したがって、この割付けによっ
て導入される疑似ループを検出するには、ｏｐ_kをＭ_j
に割り付けるとともにＭ_jから

【００６７】

【外４】

【００６８】に割り付けられている各モジュールＭ_iへ
のパスをチェックすれば十分である。

【００６９】ＣＤＦＧ辺（ｏｐ_i，ｏｐ_j）を、処理ｏ
ｐ_iおよびｏｐ_jが同一のモジュールに割り付けられて
いる場合、自己ループ変数と呼ぶことにする。自己ルー
プ変数は、モジュールノレジスタ・ファイル（左または
右）に結合される。これらの変数は、最終的にレジスタ
・ファイルの自己ループ・レジスタに割り付けられる。
自己ループ変数のライフタイムがオーバラップしなけれ
ば、これらは単一の自己ループ・レジスタに割り付けら
れる。しかし、ライフタイムがオーバラップする場合、
複数の自己ループ・レジスタに割り付けられる必要があ
り、その結果、Ｓグラフにおけるレジスタ・ファイル・
クリークが生成される。

【００７０】図１１は、図１４に示すＥＷＦの処理を割
り付けながら、モジュールＡ１の左側レジスタ・ファイ
ルに割り付けられた変数を示す。変数（ｏｐ_i，ｏ
ｐ_j）、そのライフタイム、ソース・モジュール（ｏｐ
_iに割り付けられたモジュール）およびレジスタ割付け
を図１１に示す。自己ループ変数（０，１０）、（１，
７）、（６，１９）および（３３，３１）は、すべて第
７制御ステップに存在し、４つの異なる自己ループ・レ
ジスタに割り付けられる必要がある。（Ｐ１，１２）も
第７制御ステップに存在するため、もう一つのレジスタ
が必要である。図１３に示す残りの変数を割り付けるこ
とによって、図示左側レジスタ・ファイルが生成し、モ
ジュールＡ１の左側レジスタ・ファイルに５つの自己ル
ープ・レジスタが生成する。

【００７１】割付けに際してレジスタ・ファイル・クリ
ークの生成を検出するために、各モジュールＭ_iの自己
ループ変数のライフタイムの情報が維持される。処理ｏ
ｐ_iのモジュールＭ_iへの割付けが行われると、Ｍ_iの
既存の自己ループ変数とのオーバラップについてｏｐ_i
の入力変数がチェックされる。サイズｍのクリークがモ
ジュールＭ_iについて存在する場合、サイズ（ｍ＋ｋ）
のレジスタ・ファイル・クリークが生成され、処理ｏｐ
_iのｋ入力変数はＭ_iの既存の自己ループ変数と重なり
合うライフタイムを持っている。

【００７２】割付けループの生成に起因するコストは、
以下のように計算される。まず、処理ｏｐ_iをモジュー
ルＭ_jに割り付けることが、ＣＤＦＧにおける処理ｏｐ
_iの推移ファンイン（transitive fanin）にパスをトラ
バースすることによって割付けループをもたらすかどう
かをチェックする。生成された各ループについて、まず
利用可能なスキャン・レジスタを用いてループを切断す
る試みがなされる。これが首尾よくいけば、使用したス
キャン・レジスタが同じ制御ステップの他の処理によっ
て使用されたかどうかによって異なるが、ｃｏｓｔ
_{available_scan}がスキャン・レジスタ・コスト、ｃｏｓ
ｔ_{assign_scan}に付加される。当該ループが利用可能な
スキャン・レジスタによって切断できず、新しいスキャ
ン・レジスタを付加することがMax_scan_regs_allowed
のユーザーが指定する制限によって認められる場合、当
該ループを切断するため新しいスキャン・レジスタが使
われる。そして、新規スキャン・レジスタのコスト、ｃ
ｏｓｔ_{new_scan}がｃｏｓｔ_{assign_scan}に付加される。
割付けによってループが生成されるが、スキャン・レジ
スタを用いることによって切断される場合、ｓｉｚｅ
_{assign_loop}＝０である。

【００７３】利用可能なスキャン・レジスタがループを
切断できず、新しいスキャン・レジスタを用いることも
できない場合、データ・パスに割付けループが生成さ
れ、切断されないまま残される。データ・パスにループ
を残す恐れのある処理ｏｐ_iのモジュールＭ_jへの割付
けを防ぐため、生成するループのサイズをコスト関数に
付加する。後者の場合、スキャン・レジスタは用いられ
ず、ｃｏｓｔ_{assign_scan}＝０となる。

【００７４】ｏｐ_iのモジュールＭ_jへの割付けに関連
づけられるコストの計算は、以下のアルゴリズムによっ
て行われる。ｃｏｓｔ_{assignment_loop}（ｏｐ_i，Ｍ_j）

【００７５】

【外５】

【００７６】疑似ループおよびクリークの生成に起因す
るコストは、割付けループのそれと同じような方法で計
算される。割付けによるシーケンス・デプスの増加は、
割り付けられる処理の推移ファンインをトラバースする
ことによって計算できる。

【００７７】試験容易化設計の合成に関する面積オーベ
ーヘッドは、この手法が試験容易化計画のためのゲート
レベル設計よりも大きな利点を持つよう最低限に抑えな
ければならない。

【００７８】以下は、高資源利用率を達成するのに必要
な基準である。スケジューリングおよび割付けにとって
最も困難な処理（低利用率になる恐れのある追加的なモ
ジュールを必要とする処理）を最初に扱うべきである。
後に容易に再使用できない相互接続の導入は避けるべき
である。全体的相互接続よりも局部的相互接続を優先す
べきである。レジスタもインプリメンテーション・コス
トの重要な部分である。導入するレジスタは、後で効果
的に再使用する可能性の大きいものでなけらばならな
い。

【００７９】設計の物理的合成を完了した後、相互接続
が局部的か、全体的かを予測するのに用いる２つの単純
な基準がある。最初の基準は、あるユニットからそれ自
体への相互接続が、配置、配線の後になお局部的である
ことである。第二の基準は、チップの一部領域に高度の
輻輳を来すためにしばしば配線に最大の困難を来すこと
があるという事実に基づくものである。輻輳を避けるた
めに、相互接続の割付けおよび配分の段階で、ある特定
のレジスタ・ファイルから発する、またはそれに向かう
相互接続の数に制限を設ける。

【００８０】ある処理についての特定の割付けおよびス
ケジュールについて、増加順に最適に使用できる以下の
資源にコストを割り当てる：（１）新レジスタ、（２）
新局部的相互接続、および（３）新全体的相互接続。

【００８１】一つ以上のスケジューリングおよび割付け
の決定が同じハードウエア・コストである場合、後に再
使用の可能性の大きい新資源を導入する決定が優先され
る。導入した資源の再使用の可能性は、スケジューリン
グおよび割付けを行っていないＣＤＦＧノードで新資源
を使用できるものがいくつあるかを数えることによって
計算される。

【００８２】フレキシビリティ・コストは、処理ｏｐ_i
の特定のスケジューリングおよび割付けがどの程度ｏｐ
_iの推移ファンアウト（transitive fanout ）における
その後の処理のスケジューリングおよび割付けのフレキ
シビリティに悪影響を及ぼすかを測定する。フレキシビ
リティ・コストは、ｏｐ_iの推移ファンアウトにおける
処理のスラックの減少を合計することによって計算され
る。

【００８３】本技術の効果を評価するため、以下のデー
タ・パス集約的回路をベンチマークとして選んだ。最初
の例は、オールゼロＦＩＲウェーブ・デジタル・フィル
タ（ＷＤＦ）である。第二の例は、４次カスケードＩＩ
Ｒフィルタである。最後の例は、広く使われている５次
楕円波デジタル・フィルタ（ＥＷＦ）である。インプリ
メンテーション・バージョンのために選択されたこのフ
ィルタのローパス・タイプは、電気通信業界で使用する
ＣＣＩＴＴＧ７１２ＰＣＭ仕様に従って設計された。
この例は、ビット・トルー（bit true）モードでシミュ
レートし、語長に２０ビットおよび係数に６ビットを用
いたとき、０Ｈｚから３ｋＨｚまでの＋／−０．１２５
ｄＢのパスバンド・リップルおよび４．０ｋＨｚで−１
４ｄＢ、４．６ＭＨｚで−３２ｄＢのストップバンド減
衰を持つという要求仕様に完全に合致することが検証さ
れた。１６ｋＨｚの所要標本周波数は、完全ハードウエ
アーシェアリングによって容易に達成できるが、加算器
が１制御サイクル、乗算器が２制御サイクルを必要とす
ると仮定して、１７制御ステップのクリティカルパス時
間にスケジュールすることに決定した。加算器および乗
算器の時間条件の選択に際しては、ハイレベル合成に関
する文献に説明されていた事実上標準的なベンチマーク
手順の影響を受けた。

【００８４】ＥＷＦのスケジュールおよび割付け、なら
びにＨｙｐｅｒシステムを用いて合成した対応するデー
タ・パスを図１３および図１４に示す。矩形および円
は、それぞれ乗算および加算を表す。モジュールの一つ
のレジスタ・ファイルの詳細な割付けを図１２に示す。
本発明に従って得たスケジュール、割付けおよび対応す
るデータ・パスを図１５および図１６に示す。ＣＤＦＧ
ループを切断するため選ばれた８つのスキャン変数を図
１５にカットラインで示す。これらのスキャン変数は、
モジュールＡ１（図１１）のＬ１，Ｒ１および図１６
のデータ・パスに示すモジュールＡ２の３つのスキャン
・レジスタしか必要としなかった。その後のスケジュー
リングおよび割付け段階は、図１６に示す最低ループ・
データ・パスを生成するために３つのスキャン・レジス
タを用いる。

【００８５】表１は、ハイレベル合成の後のベンチマー
ク設計の各種パラメータを示す。

【００８６】

【表１】

【００８７】３つの例のそれぞれについて、初期インプ
リメンテーションおよび最終インプリメンテーションの
２つの行がある。初期設計は試験容易性以外のパラメー
タを最適化して得た。また、最終設計は試験容易性を考
慮にいれて作成した。実行ユニット（ＥＸＵ）の数およ
び制御ステップ（ＣＳ）は両段階の設計に関して同一で
ある。ある場合、たとえばＥＷＦにおいては最終設計に
は、さらに数台のレジスタ（Ｒｅｇ）、マルチプレクサ
（ＭＵＸ）および相互接続（Interconnect）を必要とし
たが、これは試験容易性の改善の結果、資源要件がわず
かながら増大する可能性があることを示している。しか
し、平均的にはエリア・オーバーヘッドはわずかなもの
である。

【００８８】本発明の結果を評価するため、タイムフレ
ーム拡張ベースのゲート・レベル逐次ＡＴＰＧを行っ
た。回路の試験容易性を識別するため、重要なＡＴＰＧ
パラメータ、すなわち故障検出率、試験効率、試験長お
よびSUN Sparcstation２上でのＡＴＰＧ時間を比較し
た。初期設計ではパーシャル・スキャンを用いなかった
が、最終設計では一部のフリップフロップを選択的にス
キャンした。比較のため、ゲート・レベル・パーシャル
・スキャン・ツール、ＯＰＵＳを初期回路にアップライ
ン（appligned ）した。ＯＰＵＳについては、V. Chick
ermaneおよび J.H.Patel が国際コンピュータ支援設計
会議議事録（ｐｐ．４００−４０３，Ｎｏｖ．１９９
１）の「故障指向パーシャル・スキャン設計方式」（A
Fault OrientedPartial Scan Design Approach ）と題
する論文に説明されている。

【００８９】

【表２】

【００９０】表２には、回路の各種バージョン上でＡＴ
ＰＧを動作させた結果が含まれている。第１列の名前の
後の数字の添字は、インプリメンテーションのワードサ
イズに対応している。各回路に対応する４つの行があ
る。initとfinal と記してある行は、初期段階および最
終段階である。他の２つの行は、２つの異なるオプショ
ンで動作させたＯＰＵＳによって初期設計から得た回路
に対応している。GPS_cという行は、スキャン・フリッ
プフロップを用いてすべてのループ（自己ループを除
く）を切断した後、ＯＰＵＳによって得た回路を示して
いる。GPS_n という行は、最終設計に存在するのと同じ
数のスキャン・フリップフロップを用いるようＯＰＵＳ
に制約を課した場合に得られる回路を示している。

【００９１】表２は、本発明を用いて得た最終設計が一
貫して初期設計より試験容易性に富んでいたことを示し
ている。ゲート・レベル・ツールのＯＰＵＳで同じレベ
ルの試験容易性を達成するためには、最終設計（Final
）で必要としたよりもかなり多くのフリプフロップ（G
PS_c ）をスキャンしなければならなかった。たとえ
ば、EWF.20の場合、ＯＰＵＳではすべてのループ（自己
ループを除く）を切断し、最終設計（この場合、スキャ
ン・フリップフロップは６０しか必要としなかった）と
同じレベルの試験容易性を達成するには、３００のフリ
ップフロップを必要とした。

【００９２】さらに、ＯＰＵＳを最終設計（Final ）の
場合と同じ数のフリップフロップ（GPS_n ）をスキャン
するよう制限を設けた場合、得られる試験容易性は、最
終設計のそれを大幅に下回った。EWF.20の場合、最終設
計ではわずか２３３秒で１００％の試験効率を達成した
が、GPS_n では１４８９４秒でわずか４０％の試験効率
しか得られなかった。

【００９３】本発明は、最低ループ・データ・パスを合
成するのに必要なスキャン・レジスタの数を極小化する
ためハードウエア・シェアリングを利用する方法を説明
している。ＣＤＦＧループを切断するのに必要な最小数
のスキャン・レジスタを選択し、データ・パスにさらに
ループが生成されるのを回避するためスケジューリング
および割付けの際に当該スキャン・レジスタを再使用す
るため新しいアルゴリズムを用いている。提案されてい
る技術は、すべてのベンチマーク設計について資源利用
率または性能を犠牲にすることなく高い試験容易性を達
成する。実験結果は、ゲート・レベルでのパーシャル・
スキャンの選択に比べて、ハイレベル合成の際にパーシ
ャル・スキャンを選択することの優位性を立証してい
る。

【００９４】以上、パーシャル・スキャン試験の最適化
のためにハイレベル合成においてハードウエア・シェア
リングを行う好ましい方法と装置について説明、図示し
たが、ここに添付する特許請求の範囲によってのみ限定
される本発明の広範な内容と趣旨に反することなしに変
更と修正が可能なことは、当業者には明白であろう。

【図面の簡単な説明】

【図１】レジスタ・ファイル・モデルの略図である。

【図２】もう一つのレジスタ・ファイル・モデルの略図
である。

【図３】第４次ＩＩＲカスケード・フィルタのコントロ
ール・データ・フロー・グラフ（ＣＤＦＧ）である。

【図４】図３に示すＣＤＦＧのデータ・パスの略図であ
る。

【図５】図４に示すＣＤＦＧに対応するＳグラフであ
る。

【図６】異なるスケジュールと割付けを持つ図３に示す
第４次ＩＩＲカスケード・フィルタのコントロール・デ
ータ・フロー・グラフである。

【図７】図６に示すＣＤＦＧのデータ・パスの略図であ
る。

【図８】図６に示すＣＤＦＧに対応するＳグラフであ
る。

【図９】ＣＤＦＧにおける２つのパスのセグメントを示
す。

【図１０】図９に示すＣＤＦＧの代表的なデータ・パス
である。

【図１１】図１２の左のレジスタ・ファイルに割り付け
られた変数のライフタイムとレジスタ割付けの表を示す
図である。

【図１２】モジュールＡ１の左および右のレジスタ・フ
ァイルの略図である。

【図１３】資源利用のために合成された第５次ウエーブ
・デジタル・エリプティカル・フィルタのスケジュール
され、割り付けられたコントロール・データ・フロー・
グラフ（ＣＤＦＧ）である。

【図１４】図１３に示すＣＤＦＧのデータ・パスの略図
である。

【図１５】試験容易性、資源利用率、スケジューリング
性能制約のために合成された第５次ウエーブ・デジタル
・エリプティカル・フィルタのスケジュールされ、割り
付けられたコントロール・データ・フロー・グラフであ
る。

【図１６】図１５に示すＣＤＦＧのデータ・パスの略図
である。

【符号の説明】

１０レジスタ１２，１４，１６，１８レジスタ・ファイル２０，２２機能ユニット

───────────────────────────────────────────────────── フロントページの続き (72)発明者ラビンドラケーロイアメリカ合衆国 08536 ニュージャーシー州プレインズボロラヴェンスクレストドライブ 51 18 (56)参考文献米国特許5043986（ＵＳ，Ａ) ＰＲＯＣＥＥＤＩＮＧＳＯＦＩＮＴＥＲＮＡＴＩＯＮＡＬＣＯＮＦＥＲＥＮＣＥＯＮＣＯＭＰＵＴＥＲＤＥＳＩＧＮ 1991，Ｐ．458−462，Ｃ. ＰＡＰＡＣＨＲＩＳＴＯＵＥＴＡＬ．，”ＳＹＮＴＥＳＴ：ＡＭＥＴＨＯＤＦＯＲＨＩＧＨ−ＬＥＶＥＬＳＹＮＴＨＥＳＩＳＷＩＴＨＳＥＬＦ−ＴＥＳＴＡＢＩＬＩＴＹ" ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＣＯＭＰＵＴＥＲＳ，ＶＯＬ. 39，ＮＯ．４，Ｐ．544−548，Ｋ．− Ｔ．ＣＨＥＮＧＥＴＡＬ．，”ＡＰＡＲＴＩＡＬＳＣＡＮＭＥＴＨＯＤＦＯＲＳＥＱＵＥＮＴＩＡＬＣＩＲＣＵＩＴＳＷＩＴＨＦＥＥＤＢＡＣＫ"

Claims

(57)【特許請求の範囲】

【請求項１】パーシャル・スキャン試験技術と両立させ
るためハイレベル記述により集積回路を設計する方法に
おいて、資源利用率に基づいて実行ユニットを配分するステップ
と、データ・パス・ループを切断するための実行ユニットに
関連する極小量のスキャン・レジスタに割付けできるス
キャン変数を選択するステップと、スキャン・レジスタを再使用し、データ・パス内への非
切断ループの生成を回避するため実行ユニットへの処理
をスケジューリングしおよび割付けるステップと、を含
むことを特徴とする集積回路の設計方法。
【請求項２】前記スキャン変数の選択が、スキャン変数
を選択し、スキャン変数のための最高のハードウエア・
シェアリング効果値を計算することによって切断された
ループの量を推定するためのループ切断効果値を計算す
るステップと、および前記最高の計算されたループ切断
効果値およびハードウエア・シェアリング効果によって
スキャン変数を選択するステップとを含む、ことを特徴
とする請求項１記載の集積回路の設計方法。
【請求項３】前記ループ切断効果値の計算を、ランダム
・ウォーク・アルゴリズムを用いて行うことを特徴とす
る請求項２記載の集積回路の設計方法。
【請求項４】実質的に最小のコストに処理をスケジュー
リングしおよび割付けるステップをさらに含むことを特
徴とする請求項１記載の集積回路の設計方法。
【請求項５】前記スケジューリングおよび割付けは、割付けループ、疑似ループ、レジスタ・クリークの存在
に関連するコストを計算するステップと、前記スケジューリングおよび割付けから生じるデータ・
パス内のシーケンシャル・デプスに関連するコストを計
算するステップと、をさらに含むことを特徴とする請求
項４記載の集積回路の設計方法。
【請求項６】前記スケジューリングおよび割付けは、
さらに処理の実行ユニットへの前記スケジューリングお
よび割付けに関連するコストを計算するステップをさら
に含むことを特徴とする請求項４記載の集積回路の設計
方法。