JP2681269B2

JP2681269B2 - 並列データ再分配方法及びマルチプロセッサシステム

Info

Publication number: JP2681269B2
Application number: JP61295510A
Authority: JP
Inventors: 康男山根
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-10
Filing date: 1986-12-10
Publication date: 1997-11-26
Anticipated expiration: 2012-11-26
Also published as: JPS63147257A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段（第１図）作用実施例一実施例の構成の説明（第１図）一実施例の動作の説明（第２図）他の実施例の構成の説明（第３図）他の実施例の作用の説明（第４図〜第７図）発明の効果〔概要〕本発明はマルチプロセッサシステムにおける各プロセ
ッサが持つデータを各プロセッサが均等または略均等に
持つように分配する並列データ再分配方法及びマルチプ
ロセッサシステムにおいて、まずその分配する仕方を決
めるスケジューリングでは実データを転送する代わりに
データ量を表わす数値を送信しあうシミュレーションを
行ってスケジュールを決定し、次にそのスケジューリン
グに基づいて実際に実データを送信しあうことにより、
均等にデータを分配し、スケジューリング及びデータ分
配処理ともに各プロセッサが並列度を落とさずに並列処
理することによって高速処理できるようにしたものであ
る。〔産業上の利用分野〕本発明はマルチプロセッサシステムにおいて、各プロ
セッサが持つデータ量が不均一な場合に均等または略均
等になるように再分配する処理を、各プロセッサが並列
処理する方法及びシステムに関するものである。データベース等においてデータをマルチプロセッサシ
ステムによって並列処理する場合に、各プロセッサが処
理するデータ量を均一にすることが、各プロセッサの処
理の負担を均等にし、ひいてはマルチプロセッサシステ
ム全体の処理性能を最大限に発揮するために重要であ
る。この均等にデータを分配する処理は、どのプロセッ
サからどのプロセッサにどれだけデータを送ったらよい
かということを決定するスケジューリングと、そのスケ
ジューリングに基づいて実際にデータの均等再分配を行
う２つのフェーズからなるが、各フェーズともに高速に
処理する方法あるいはシステムが必要とされる。〔従来の技術〕リレーショナルデータベース等でデータを並列処理す
るマルチプロセッサシステムにおいて、各プロセッサが
処理すべきデータ量を均等または略均等にするための移
動データ量を決定するスケジューリングの一つの方法と
して、ある一つのプロセッサに各プロセッサの持つデー
タ量を報告し、その一つのプロセッサがスケジューリン
グを行ない、各プロセッサに移動データ量を指示するも
のがあった。また他の方法として、各プロセッサが持つデータ量の
大きい順にプロセッサをソートしデータ量を大きいプロ
セッサから小さいプロセッサに順に余分なデータを転送
することにより、均等または略均等に分配するものがあ
った。〔発明が解決しようとする問題点〕しかしながら、上記従来の一つのプロセッサでスケジ
ューリングを行なう方式では、その一つのプロセッサに
スケジューリングのために多大な負荷がかかり、多くの
時間を必要とした。特にマルチプロセッサのプロセッサ
数が増えるにつれ級数的に多くの時間を要するという問
題点が予想される。マルチプロセッサシステムにおいて
は種々の処理を分散して並列に処理し得るところに特徴
があるが、このスケジューリングの方法ではその並列性
という特徴を生かしていないことも問題点である。また上記従来のデータ量の大きい順にプロセッサをソ
ートしデータ量の小さいプロセッサへデータを分配して
ゆく方式では、データ量の大きい順にプロセッサが物理
的に結合されていることはまれで、通信量が増大し、ま
たこの方式でも並列性が充分に生かしきれていないとい
う問題点があった。本発明は、上記問題点を解決するため創案されたもの
で、各プロセッサのデータ量を均等または略均等に再分
配する際のスケジューリング及び実データの分配処理
を、各プロセッサの並列性を生かして高速に行なうこと
を可能にした並列データ再分配方法及びマルチプロセッ
サシステムを提供することを目的とする。〔問題点を解決するための手段〕第１図は本発明の原理説明図用のブロック図である。
上記目的を達成するため本発明においては、データの並
列処理を行うマルチプロセッサシステムにおける各プロ
セッサのデータ量が不均一な場合に前記各プロセッサが
持つ実データを均等または略均等に再分配する並列デー
タ再分配方法であって、第１段階として、２つのプロセ
ッサの各々が有するデータ量を示す数値に基づいて、ど
ちらのプロセッサがデータの転送元となり、どちらのプ
ロセッサがデータの転送先となるか、および、データを
転送する際の転送量を、前記２つのプロセッサの少なく
とも一方のプロセッサにおいて決定するスケジューリン
グ処理を、複数のプロセッサのペアで並列に行い、第２
段階として、前記スケジューリング処理結果に基づいて
実データをプロセッサ間で転送することを特徴とする並
列データ再分配方法としている。また、複数のプロセッ
サからなるマルチプロセッサシステムであって、前記の
方法で、前記各プロセッサが持つ実データを均等または
略均等に再分配するマルチプロセッサシステムとしてい
る。〔作用〕第１図に示すようにマルチプロセッサシステムでは各
プロセッサが複数のプロセッサと結合されている。本発
明は、各プロセッサP₁〜P_mが予めプロセッサ毎に定めら
れた順序で隣接のプロセッサと各自の持っているデータ
量を示す数値ｄ（Pi）を並行して交信し合って、各プロ
セッサP₁〜P_mが処理すべきデータ量を均等化するスケジ
ューリングを各プロセッサで並列に実行する。次に各プ
ロセッサP₁〜P_mはそのスケジューリングで決定したデー
タ移動量に従って、実データDiを転送し合って再分配す
る。以上によってスケジューリングと実データの再分配
処理が各プロセッサP₁〜P_mで並列処理される。〔実施例〕一実施例の構成の説明（第１図）以下、本発明の一実施例を図面に基づいて詳細に説明
する。本発明をハイパーキューブ結合のマルチプロセッ
サシステムに適用した実施例について説明する。第１図
本発明を適用するハイパーキューブ結合のマルチプロセ
ッサシステムの実施例をも示すブロック図である。まず
その構成を説明する。本マルチプロセッサシステムは2₄
個即ち16個のプロセッサP₁〜P₁₆により構成され、各プ
ロセッサP₁〜P₁₆は４つのチャネル（通信路）を有し、
４個のプロセッサを１つのグループとして方形に接続
し、さらに各グループの１つのプロセッサが閉じたルー
プを形成するように接続されている。各プロセッサP₁〜
P₁₆は各チャネルを介して均等化のスケジューリングの
ためのデータ量を示す数値ｄ（P₁）〜ｄ（P₁₆）を転送
し合い、続いて均等化のスケジューリングの結果に基づ
き実データD₁〜D₁₆の転送をし合ってデータを再分配す
る。一実施例の動作の説明（第２図（ａ）〜（ｆ））以上の実施例の作用を第２図（ａ）〜（ｆ）の動作説
明図により説明する。本実施例における均等化のスケジ
ューリングは以下の４段階にわたって行なわれる。例と
して各プロセッサP₁〜P₁₆のデータ量ｄ（Pi）は第２図
（ａ）のボックス内に示すようになっていたと仮定して
説明を行なう。例えばプロセッサP₁₁のデータ量ｄ
（P₁₁）は14である。ここで第２図（ｂ）から第２図
（ｅ）までに示されるプロセッサ間で転送し合う数値
は、データ量を示す数値であって実データD₁〜D₁₆では
ない。第１段階は第２図（ｂ）に示されるように偶数列と奇
数列のプロセッサ間においてデータ量を表わす数値ｄ
（Pi）を使用したシミュレーションによるスケジューリ
ングを開始する。例えば、プロセッサP₁のデータ量ｄ
（P₁）は2,プロセッサP₂のデータ量ｄ（P₂）は18であ
り、ｄ（P₁）＜ｄ（P₂）の状態となっている。ここで、
プロセッサP₁とプロセッサP₂のスケジューリングにおい
て、数値ｄ（P₁）＝２をプロセッサP₂に送信し、プロセ
ッサP₂にてｄ（P₂）−〔ｄ（P₂）＋ｄ（P₁）〕/2の演算
を行なう。この演算の結果であるα₂₁はデータ量を両者
の間で平均化するためのデータ移動量であり、プロセッ
サP₁はプロセッサP₂から受けとることを記憶するととも
に、プロセッサP₂はプロセッサP₁に前記数値α₂₁に対応
する実データを送信することを記憶する。以上の動作を
プロセッサP₃〜P₄間,P₅〜P₆…P₁₅〜P₁₆間で並列に行な
う。以上における演算では切り上げ、若しくは切り下げ
を行なった数値を使用するものとする。若し、より完全
なデータ量の均等化を行なう場合は小数点のまま以下の
シミュレーション演算を続行し、最後にまるめ処理を行
なっても良い。また上記プロセッサP₁とP₂間のスケジュ
ーリングにおいて、いずれのプロセッサがシミュレーシ
ョン演算するかは特に限定するものではなく、予めプロ
セッサ毎に決定し記憶させておいても良いし、データ量
を交信し合ってデータ量の多いプロセッサが演算するこ
とでも良い。第２段階のシミュレーション演算は第２図（ｃ）に示
すように、横に隣合うプロセッサ間にて、即ちプロセッ
サP₁,P₂,P₅,P₆,P₉,P₁₀,P₁₃,P₁₄と夫々相対するプロセッ
サP₃,P₄,P₇,P₈,P₁₁,P₁₂,P₁₅,P₁₆間にて上記第１段階と
同様に行なわれる。例えば、第１段階のスケジューリン
グの結果、プロセッサP₁の平均化されたデータ量ｄ
（P₁）は10となっており、プロセッサP₃の平均化された
データ量ｄ（P₃）は18となっている。この場合、ｄ
（P₁）＜ｄ（P₃）という条件が成立しており、プロセッ
サP₁の数値ｄ（P₁）＝10がプロセッサP₃に送信され、ｄ
（P₃）−〔ｄ（P₃）＋ｄ（P₁）〕/2式にて演算が実行さ
れてデータ移動量が算出される。これにより、プロセッ
サP₁はプロセッサP₃からデータ移動量α₃₁に対応する実
データを受けとることを記憶するとともに、プロセッサ
P₃はプロセッサP₁に対してデータ移動量α₃₁に対応する
実データを送信することを記憶する。以上のシミュレー
ション演算をプロセッサP₂〜P₄間,P₅〜P₇間,P₆〜P₈間…
P₁₄〜P₁₆間で並列に行なう。次に第３段階のシミュレーション演算は第２図（ｄ）
に示すように、縦に飛び起して接続されたプロセッサ間
にて、即ちプロセッサP₁,P₃,P₉,P₁₁とそれに相対するプ
ロセッサP₅,P₇,P₁₃,P₁₅間およびプロセッサP₂,P₄,P₁₀,P
₁₂とそれに相対するプロセッサP₆,P₈,P₁₄,P₁₆間にて実
行される。例えば、プロセッサP₁とプロセッサP₅のスケ
ジューリングを行なう場合、第２段階のスケジューリン
グの結果、プロセッサP₁のデータ量ｄ（P₁）は14とな
り、プロセッサP₅のデータ量ｄ（P₅）は19となってい
る。従ってｄ（P₁）＜ｄ（P₅）の条件を成立しているた
め、プロセッサP₁よりプロセッサP₅にｄ（P₅）＝14が送
信される。プロセッサP₅はｄ（P₅）−〔ｄ（P₅）＋ｄ
（P₁）〕/2の演算式を基にデータ移動量を算出するが、
〔ｄ〔（P₅）＋ｄ（P₁）〕/2は16.5となるので切り上げ
られ、〔ｄ（P₅）＋ｄ（P₁）〕/2は17とされ、演算結果
として２を算出する。その結果はプロセッサP₅に送出さ
れ、プロセッサP₁はプロセッサP₅からデータ移動量α₅₁
＝２に対応する実データを受け取ることを記憶するとと
もに、プロセッサP₅はプロセッサP₁に対してデータ移動
量α₅₁＝２に対応する実データを送信することを記憶す
る。以上のシミュレーション演算をP₂〜P₆間,P₃〜P₇間
…P₁₂〜P₁₆間で並列に行なう。スケジューリングの最後として第４段階のシミュレー
ション演算は第２図（ｅ）に示すように、横に一つ飛び
越して接続されているプロセッサ間にて、即ちP₁〜P
₉間,P₂〜P₁₀間,P₃〜P₁₁間…P₈〜P₁₆間で上記と同様にシ
ミュレーション演算が行なわれ、その結果各プロセッサ
のデータ量ｄ（Pi）が16〜18の値となるようなデータ移
動量αijが各プロセッサに記憶されることになる。これ
らのデータ移動量αijがスケジューリングデータであ
る。上記スケジューリングの各段階の実行順序は各プロセ
ッサが確認を取りながら実行中の段階より先の段階の実
行要求があってもウェイトさせるなどしてタイミングの
調整を図る。上記スケジューリングが各プロセッサにて
終了すると、スケジューリングデータ即ちデータ移動量
αijに基づいて第２図（ｆ）に示ように並列に実データ
を転送し合い、その結果各プロセッサP₁〜P₁₆のデータ
量は第２図（ｅ）に示すように均等ないし略均等に再分
配される。他の実施例の構成の説明（第３図）第３図は一般的なマルチプロセッサを構成する一つの
プロセッサPiの内部構成図である。第３図に基づいて本
発明を一般的なマルチプロセッサシステムに適用した他
の実施例について説明する。プロセッサPiは各種データ
処理を行なう中央制御装置CPUiと、隣接するｌ個のプロ
セッサとの送受信を行なう通信プロセッサCM₁〜CM_lと、
各種データの記憶を行なうメモリMiとを有している。前
記通信プロセッサCM₁〜CM_lは使用される結合方式にて決
定されるものであり、ｌ個のチャネル（通信路）で隣接
プロセッサへ接続される。メモリMiには実データDiを記
憶するメモリ部Ｄと、共にデータ量を示す数値を記憶す
るものとしてスケジューリング時に使用されるメモリds
と実際にデータを均等化する処理において使用されるメ
モリdpを有している。更にメモリMiは、スケジューリン
グ時にプロセッサPiで送受信されるメッセージ数（ハイ
パーキューブ係合では2lとなる）を記憶するメモリNM
と、スケジューリング中に送受信されたメッセージ数の
カウント値を保有するメッセージカウンタMCと、通信プ
ロセッサCM₁〜CM_lに対応して設けられる各プロセッサPi
における各プロセッサ間のデータ移動量を記憶するメモ
リＣ（１）〜Ｃ（ｌ）とを有している。尚、以下の本実
施例の説明にあたってはメモリds及びメモリdpの区別な
く、プロセッサPiの有するデータ量を示す数値としてｄ
（Pi）を記載する。他の実施例の作用の説明（第４図〜第７図）本発明は上記のプロセッサ数が2ⁿ個からなるマルチプ
ロセッサに適用可能であり、前記2ⁿ個のプロセッサP₁,P
₂,…,P_mで表わす。このマルチプロセッサシステムにお
ける本実施例の作用を、第４図から第７図までに示すフ
ローチャートを加えて説明する。この構成のプロセッサPiにおけるスケジューリング
は、使用されているプロセッサ数2ⁿ個に応じてｎ段階に
わたって行なわれる。ｊ段階目におけるプロセッサPiの
動作は、imod2^j＜2^j-1（xmod yはｘをｙで割った余りを
表わす）である場合、プロセッサPiはプロセッサP_t（但
し、ｔ＝ｉ＋2^j-1）に対してｄ（Pi）/2を送信するとと
もに、プロセッサPiはプロセッサP_t（但し、ｔ＝ｉ＋2
^j-1）よりｄ〔P_t（但し、ｔ＝ｉ＋2^j-1）〕/2を受信す
る。このことは、実データ量の均等化を行なう場合に
は、２個のプロセッサPi及びP_t（但し、ｔ＝ｉ＋2^j-1）
のｄ（Pi）及びｄ〔P_t（但し、ｔ＝ｉ＋2^j-1）〕の半分
のデータを互に送信し合うことにより、均等になること
に対応している。そしてプロセッサPiはｄ（Pi）のデー
タを［ｄ（Pi）＋ｄ〔P_t（但し、ｔ＝ｉ＋2^j-1）〕］/2
に書き換える。尚、このプロセッサPiとP_t（但し、ｔ＝
ｉ＋2^j-1）とのデータ量のやりとりは一般にはいくつか
のプロセッサを経由して行なわれる。即ち、プロセッサ
Piはメッセージの中継も行なう。imod2^j≧2^j-1である場
合には、プロセッサPiはプロセッサP_t（但し、ｔ＝ｉ＋
2^j-1）との間で上記と同様のことを行なう。上記スケジ
ューリング時においてチャネルCHkを通して行なわれた
ｄ（Pi）/2及びｄ〔P_t（但し、ｔ＝ｉ＋2^j-1）〕/2のデ
ータの移動はチャネルCHkに対応するメモリＣ（ｋ）に
保持される。即ちプロセッサPiはチャネルCHkを通して
データ量α（例ではｄ（Pi）/2）を送信したときはメモ
リＣ（ｋ）の値をＣ（ｋ）＋αで置き換え、逆にCHkを
対してデータ量α（例ではｄ〔P_t（但し、ｔ＝ｉ＋
2^j-1）〕/2）を受け取ったときはメモリＣ（ｋ）の値を
Ｃ（ｋ）−αで置き換える。このようにしてメモリＣ
（ｋ）には最終的にチャネルCHkを通してどれだけのデ
ータを送信，受信すれば良いかの情報が格納されること
になる。尚スケジューリング時にプロセッサPiが上記の
メッセージを送信又は受信するとメッセージカウンタMC
を１つだけインクリメントするとともに、このメッセー
ジカウンタMCのデータがメモリNMのデータと一致した時
点でスケジューリングを終了する。これらのスケジュー
リングがすべてのプロセッサP₁〜P_mにおいて並列に行な
われる。以上のスケジューリングの動作を第４図，第５図，第
６図に基づいて詳細に説明する。第４図はプロセッサPi
におけるスケジューリング処理のフローチャートであ
る。第４図において、STEP1にてスケジューリング動作
が起動されると、STEP2によるスケジューリングにおけ
るデータ量を均等にする処理と、STEP3によるスケジュ
ーリングにおける送受信の処理が平行して行なわれ、ST
EP4にて一連の動作を終了すると、そのスケジューリン
グに基づいて後記する実データDiの分配処理に移行す
る。このSTEP2のスケジューリングにおけるデータ量を均
等にする処理を第５図にて説明する。第５図において、
STEP1によって処理が起動され、STEP2により第１段階目
のシミュレーション演算が指示される。即ちスケジュー
リングの段階の番号を示すｊに１が初期値として代入さ
れる。STEP3は全てのスケジューリングの段階が終了し
たか否かの判断を行なう判断ルーチンであり、プロセッ
サPiがｎ段階をオーバするとSTEP7の終了処理にブラン
チし、そうで無ければ、STEP4にブランチする。STEP4は
ｊ段階目にスケジューリングにおける交信すべきプロセ
ッサP_kを決定する処理であり、ｊとプロセッサの番号ｉ
とから前述の如くプロセッサの番号ｋが決定される。続
いて、STEP5にて、プロセッサPiからプロセッサP_kに対
してデータ量の数値ｄ（Pi）/2を送信するとともに、プ
ロセッサP_kからデータ量の数値ｄ（P_k）/2を受信する。
そしてこのSTEP5においてプロセッサPiはシミュレーシ
ョンによるデータ量の演算〔ｄ（Pi）＋ｄ（P_k）〕/2を
行ない、ｄ（Pi）に置き換えてSTEP6に移行する。STEP6
はスケジューリングの段階の番号ｊを１つだけインクリ
メント（ｊ＝ｊ＋１）するものであり、再び前段のSTEP
3に戻る。このSTEP3では前記したようにスケジューリン
グの全段階を終了したか否かが判断され、終了即ちｊ＞
ｎであればSTEP7にブランチして一連の動作を終了す
る。またそうで無ければ（ｊ≦ｎであれば）、STEP4に
ブランチして同一動作を繰り返し行なう。次にスケジューリングにおける送受信処理を第６図に
て説明する。このルーチンは各プロセッサP₁〜P_mの各チ
ャネルを通して、他のプロセッサと交信する際に、どれ
だけのデータ量を送受信し合うかを決定するものであ
る。STEP1にて処理が起動されると、STEP2にて各プロセ
ッサP₁〜P_mの全てのメモリＣ（１）,C（２）…Ｃ（ｌ）
及びメッセージカウンタMCをクリアしてSTEP3へ進む。S
TEP3はメッセージカウンタMCのカウント値がメモリNMの
データより小さいか否かを判断して、大きい場合にはST
EP6の処理の終了（おわり）にブランチし、そうで無い
場合には、次段のSTEP4にブランチする。メモリNMはプ
ロセッサPiにおいて予め予定されるメッセージの交信数
が格納されており、初回においてはMC＝０であるため直
ちにステップ４にブランチすることになる。STEP4はチ
ャネルCHkを通してデータ量αを送信する場合にはメモ
リＣ（ｋ）のデータをＣ（ｋ）＝Ｃ（ｋ）＋αとし、チ
ャネルCHkを通してデータ量αを受信する場合にはＣ
（ｋ）のデータをＣ（ｋ）＝Ｃ（ｋ）−αとする操作が
行なわれる。即ち、チャネルCHkを介して接続されてい
るプロセッサに対してどのくらいのデータ量を送信また
は受信するかを決定している。続いて、STEP5において
メッセージカウンタMCのカウント値を１つだけインクリ
メントし、STEP3に戻って、前記したように終了かどう
か判断され、終了でなければ（MC＜NMであれば）同一の
動作がくり返し行なわれる。最後に、以上のスケジューリングが終了した後実際に
実データを均等に分配する処理を説明する。プロセッサ
Piの動作を以下に示す。スケジューリングで得られたＣ
（１）,C（２），…,C（ｌ）の値はＣ（ｋ）＞０の場
合、チャネルCHkを通してＣ（ｋ）の値だけのデータを
送信すればよいことを、またＣ（ｉ）＜０の場合チャネ
ルCHiからＣ（ｉ）の値だけのデータを受信すればよい
ことを示している。そこでPiはＣ（１）,C（２），…,C
（ｌ）を順に走査しながら、実際にデータが格納されて
いる部分Ｄにデータがあり、Ｃ（ｋ）が＞０の場合チャ
ネルCHkを通して他のプロセッサにデータを送信する。
この場合、送信したデータ量αをＣ（ｋ）から引いてお
く、またCHkからデータを受信した場合にはそのデータ
をＤに格納し、そのデータ量αをＣ（ｋ）に足してお
く。以上の操作をＣ（１）,C（２），…,C（ｌ）が全て
０になるまで行う。以上が各プロセッサP₁〜P_n間で並行
して行なわれ、それが終了すると各プロセッサの実デー
タ量は均等または略均等になる。以上の実データの再分配処置を第７図のフローチャー
トにより詳細に説明する。STEP1はスケジューリングの
終了で起動され、以下の処理の開始を指示する。次にST
EP2によって、初期値のセット即ちメモリＤに格納され
ている実データのデータ量等がｄ（Pi）にセットされ
る。続いて、メモリＣ（１）,C（２），…,C（ｌ）の値
が少くとも１つが０で無いか否かをSTEP3によって判断
し、全て０であれば実データの送受信が終了し均等化が
計られたものと判断してSTEP11（おわり）にブランチし
て動作を停止し、そうで無ければSTEP4にブランチす
る。STEP4は各チャネルCH₁〜CH_lに結合されたプロセッ
サの走査選択を行なうルーチンであり、チャネルの番号
ｋがｊ＝ｊ＋１の走査によって順次決定される。このｋ
によってメモリＣ（ｋ）が選択されSTEP5以下に進む。
ここで、メモリＣ（ｋ）＞０の場合、チャネルCHkを介
して対応するプロセッサにステップ７で決定した実デー
タ量を送信し、またＣ（ｋ）＜０の場合には、対応する
プロセッサよりメモリＣ（ｋ）が示す実データの量の受
信がされたかをSTEP9で判断し、STEP10で受信処理を行
なう。以上の動作はSTEP5〜STEP10によってメモリＣ
（１）〜Ｃ（ｌ）の順に走査して行なわれ、STEP3によ
りメモリＣ（１）〜Ｃ（ｌ）のデータが全て０となるま
でくり返し行なわれる。STEP7においてチャネルを通し
て送信するデータ量αはα＝min（B,C（ｋ）,d（Pi））
で決定される。即ちＢは１回に送信できるデータの最大
量を示し、B,C（ｋ）,d（Pi）のいずれか最小値が選択
される。送信によるデータ量の変動はＣ（ｋ）＝Ｃ
（ｋ）−αおよびｄ（Pi）＝ｄ（Pi）−αの処理によっ
て更新する。同様にSTEP10における受信処理によるデー
タ量の変動も受信データ量をαとした時、Ｃ（ｋ）＝Ｃ
（ｋ）＋α,d（Pi）＝ｄ（Pi）＋αの処理によって更新
する。なお、本発明は以上の実施例に限るものではなく、本
発明の主旨に沿って種々の応用と実施態様を取り得る。
マルチプロセッサシステムの結合方式はメッシュ結像な
ど他の結合方式であっても良い。またプロセッサ数が2ⁿ
個でない場合には、2ⁿ個の部分に適用することでも良
い。〔発明の効果〕以上の説明より明らかなように、本発明の並列データ
再分配方法及びマルチプロセッサシステムは、スケジュ
ーリング及び実データの均等分配処理を各プロセッサに
よる並列処理にて行なうことが出来るため、非常に高速
に行なうことが出来る。更に、スケジューリングにおい
ては実データの代わりに実データ量を表わす数値を送信
し合うシミュレーションとしているため、さらには１つ
のプロセッサにスケジューリングのためのデータを集中
することがないため、通信データ量が非常に少なくてす
み、高速化を計ることが出来る。換言すれば、マルチプ
ロセッサシステムの並列性を充分に活用出来る効果があ
る。

【図面の簡単な説明】第１図は本発明の原理説明用および一実施例説明用のブ
ロック図、第２図（ａ）〜（ｆ）はその動作説明図、第３図はマルチプロセッサシステムにおけるプロセッサ
の他の実施例の構成図、第４図，第５図，第６図は他の実施例の動作を示すフロ
ーチャート図、第７図はその実際のデータの均等分配処理を示すフロー
チャート図である。図中、 P₁〜P_m……プロセッサ、ｄ（Pi）……データ量を示す数値、 Di……実データ、である。

Claims

(57)【特許請求の範囲】１．複数のプロセッサが各々処理対象のデータを保持
し、並列にデータ処理を行なうマルチプロセッサシステ
ムにおける前記複数のプロセッサの各々が保持するデー
タ量がより均等に近付くようにデータを再配分する並列
データ再分配方法であって、前記複数のプロセッサの各々を前記複数のプロセッサの
うちの他のプロセッサと対応付ける第一のステップと、前記第一のステップで対応付けられたプロセッサのペア
毎に他のペアと並列に、対応付けられた二つのプロセッ
サ間で、両者が有するデータ量を示す数値に基づいて、
データ量の多いプロセッサをデータの転送元とし、デー
タ量の少ないプロセッサをデータの転送先として決定す
ると共に、両者が保持するデータ量が均等化される転送
量を決定する第二のステップと、前記ペア毎に、他のペアと並列に、前記第二のステップ
で決定した転送元から転送先に転送量分のデータを転送
するステップとからなり、前記第一のステップにおけるプロセッサ間の対応付けを
変更しながら前記第一のステップ、前記第二のステッ
プ、前記第三のステップを繰り返し行なう並列データ再分配方法。２．複数のプロセッサが各々処理対象のデータを保持
し、並列にデータ処理を行なうマルチプロセッサシステ
ムであって、前記複数のプロセッサの各々が、前記複数のプロセッサの中から通信相手となる一つのプ
ロセッサを変更しながら、通信相手のプロセッサとの間
で、両者の保持するデータ量に基づいて、保持するデー
タ量の多いプロセッサをデータの転送元とし、他方をデ
ータの転送先として決定するとともに、両者が保持する
データ量が均等化される転送量を決定し、転送元となっ
た場合にはその転送量分のデータを転送先となったプロ
セッサに対して転送するマルチプロセッサシステム。