JP2679077C

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Publication number: JP2679077C
Authority: JP
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Publication date: 1999-08-30

Description

【発明の詳細な説明】［概要］電界効果トランジスタとその製造方法に関し、一層微細化して、高速化させることを目的とし、ゲート電極下に設けられた一導電型チャネル層の表面部は、反対導電型の不純
物が導入されることで急峻な不純物濃度分布を有し、且つ、該一導電型チャネル
層下に反対導電型不純物を具備してなることを特徴とする。その製造方法として、半導体基板にイオン注入して一導電型低濃度不純物チャ
ネル層を形成する工程と、ゲート電極（または、ゲート電極およびゲート電極周
囲の絶縁膜）形成部分を除く部分をマスクして、反対導電型不純物層をイオン注
入し前記一導電型低濃度不純物チャネル層に底部分が高濃度になる濃度分布を与
え、且つ、該一導電型低濃度不純物チャネル層下に反対導電型不純物層を形成す
る工程と、ゲート電極（または、ゲート電極およびゲート電極周囲の絶縁膜）を形成し、
イオン注入して一導電型高濃度不純物ソース層およびドレイン層を形成する工程
とが含まれることを特徴とする。［産業上の利用分野］本発明は半導体装置の製造方法のうち、特に、MESFET（Metal Semiconductor
FET）などの電界効果トランジスタ（FET;Field Effect Transistor）とその製造
方法に関する。例えば、化合物半導体からなるMESFETは低消費電力，超高速化が可能で、且つ
、基本素子構造が比較的に簡単なためにコスト面から有利な半導体素子として知
られている。従つて、このような素子を更に高速化するための研究開発が鋭意お
こなわれている。［従来の技術］第５図（ａ）〜（ｅ）は従来のすでに公知となつているMESFETの構造図を示し
ており、以下にそれを説明する。第５図（ａ）は従前より知られる一般構造のMESFETの断面図で、１は半絶縁性
GaAs基板,2は金属（例えばタングステン）または金属シリサイド（MSix）からな
るゲート電極,3はn−GaAs層からなる低濃度不純物チャネル層,4はn⁺−GaAs層か
らなる高濃度不純物ソース層およびドレイン層,5はAuGe/Auからなるソースまた
はドレイン電極である。ここで、AuGe/Au（金ゲルマニウム／金）とは下層にAuG
e膜、上層にAu膜を形成した２層積層の電極膜のことを意味している。このようなMESFETによつて高速動作が可能で、GaAs系FET素子では最大動作周
波数15GHZの分周器が試作されるにいたつている。しかし、更に高速動作を可能にするためにはゲート長Lgを短くして、電流駆動
能力を高める必要がある。ところが、ゲート長を更に短かくすると、しきい値電
圧Vthがゲート長に依存する、所謂、短チャネル効果が著しくなつて、ゲート加
工のバラツキによつてしきい値電圧の均一性，再現性を低下させると云う問題が
ある。その原因として考えられるのは、ソース層およびドレイン層４端部からチ
ャネル層下のGaAs基板１への電流の浸み出し、また、ゲートに対しドレインが高
電位のために、ドレイン層４端部でのゲート空乏層下への電流の廻り込み等であ
る。従つて、その対策として従来から第５図（ｂ）〜（ｅ）の構造が提案されてい
る。まず、第５図（ｂ）は反対導電層埋込形構造（埋込ｐ形構造）とも云うべきも
ので、これは上記した通常の素子構造にp^-−GaAs層６を埋め込んだ方式である。次の第５図（ｃ）はオフセット形構造で、ｎ−GaAs層からなるチャネル層３′
を長くして、ソース層およびドレイン層４をゲート電極２から離した方式の構造
である。次の第５図（ｄ）は薄層チャネル形構造で、ｎ−GaAs層からなるチャネル層３
″を薄く形成した方式の構造である。次の第５図（ｅ）はLDD形構造で、ソース層およびドレイン層４をゲート電極２から離して、その層４とチャネル層３との間にｎ′−GaAs層からなる中間濃度
不純物層７（以下、中間濃度層と略する）を設けた方式の著名な構造である。更に、図示していないが、これらを組み合わせた種々の構造も提案されている
。［発明が解決しようとする課題］上記した第５図（ｂ）〜（ｅ）の構造によれば、ゲート長Lgを約0.5μｍまで
短くして、しきい値電圧Vthのゲート長への依存性をほぼ消滅させる結果が得ら
れる。しかし、更にゲート長を短くしてLg＜0.5μｍとすれば、しきい値電圧VthのLg
への依存性が再び大きくなつて、相互コンダクタンスGmが低下すると云う問題が
起こつてくる。更に各構造個々の問題点を詳しく説明すれば、第５図（ｂ）に示す反対導電層
埋込形構造においては、電流の浸み出しおよび廻り込みの抑制効果を大きくする
ためにp^-−GaAs層６の不純物濃度を高くする必要があるが、そうすると寄生容量
が増大して動作の高速化が害されることになる。また、第５図（ｃ）に示すオフセット形構造では、両側に突き出したチャネル
層３′のオフセット分だけ寄生抵抗が増加し、同じく高速化が阻害される。次の第５図（ｄ）に示す薄層チャネル形構造では、ｎ−GaAs層からなるチャネ
ル層３″が薄くなるため、不純物濃度分布のピーク値が高くなり、且つ、そのピ
ーク値がゲート電極に近づくためにショットキー接合のビルトイン電圧および逆
耐圧が低下する問題が起こる。第５図（ｅ）に示すLDD形構造では、中間濃度層７が0.2μｍになつて、ゲート
長Lgとほぼ同じになり、且つ、イオン注入不純物はガウス分布をしているために
、中間濃度層７の厚さがチャネル層３の厚さに影響を及ぼすようになり、短チャ
ネル効果の抑制が減殺される欠点がある。本発明は、これらの問題点を軽減させて、ゲート電極を一層微細に形成し、更
に高速化させることを目的としたFETとその製造方法を提案するものである。［課題を解決するための手段］上記課題の解決は，（１）一導電型ソース・ドレイン層と，前記ソース・ドレイン層の間の領域に形成されたゲート電極と，前記ゲート電極下に設けられ，表面部より内部が高濃度
になる濃度分布を持つ一導電型チャネル層と，該一導電型チャネル層の下の前記
ソース・ドレイン層の間の領域に設けられ，且つ該一導電型チャネル層より低濃
度の反対導電型不純物層を有し，前記一導電型チャネル層の表面部は，反対導電
型の不純物が導入されることで急峻な不純物濃度分布を有することを特徴とする
半導体装置，あるいは（２）半導体基板にイオン注入して一導電型低濃度不純物チャネル層を形成する
工程と，ゲート電極形成部分およびゲート電極周囲の絶縁膜形成部分を除く部分
をマスクにして，前記一導電型不純物チャネル層下に該一導電型不純物チャネル
層より低濃度の反対導電型不純物層を形成する工程と，前記マスクを用いて，反
対導電型不純物イオンを注入し，前記一導電型不純物チャネル層に表面部より内
部が高濃度になる濃度分布を与える工程と，前記ゲート電極およびゲート電極周
囲の絶縁膜を形成し，イオン注入して一導電型不純物ソース層およびドレイン層
を形成する工程と，前記ゲート電極周囲の絶縁膜を除去し，イオン注入して一導
電型中間濃度不純物層を形成する工程とを含む半導体装置の製造方法，あるいは（３）半導体基板にイオン注入して一導電型低濃度不純物チャネル層を形成する
工程と，ゲート電極形成部分を除く部分をマスクにして，反対導電型不純物イオ
ンを注入し，前記一導電型不純物チャネル層下に該一導電型不純物チャネル層よ
り低濃度の反対導電型不純物層を形成する工程と，前記マスクを用いて，前記一
導電型不純物チャネル層に表面部より内部が高濃度になる濃度分布を与える工程
と，前記ゲート電極を形成し，イオン注入して一導電型不純物ソース層およびド
レイン層を形成する工程とを含む半導体装置の製造方法により達成される。［作用］即ち、本発明は一導電型低濃度不純物チャネル層の下のみに反対導電型不純物
層を設け、且つ、一導電型低濃度不純物チャネル層に重ねて反対導電型不純物層
を該一導電型低濃度不純物チャネル層よりも浅くイオン注入する。そうすると、
チャネル層の不純物濃度を補償（相殺;compensate）して、その不純物濃度のピ
ーク値を底部に形成させることができ、且つ、表面、底部ともに不純物濃度分布
が急峻になつて、実効的なチャネル層の厚さは薄くなる。しかも、チャネル層の
表面近傍の不純物濃度が低くなるため、ゲート電極のショットキーバリアの高さお
よび逆バイアス耐圧の低下を防止することができ、更に、ソース層およびドレイ
ン層の周囲には反対導電型不純物層が存在しないから、その接合容量が減少して
高速化に役立つ。［実施例］以下、図面を参照して実施例によつて詳細に説明する。第１図（ａ），（ｂ）は本発明にかかるMESFETの構造図を示しており、１は半
絶縁性GaAs基板,2はゲート電極,4はn⁺−GaAs層からなる高濃度不純物ソース層ま
たはドレイン層,5はソースまたはドレイン電極,7はｎ′−GaAs層からなる中間濃
度層,10はｎ−GaAs層からなる低濃度不純物チャネル層,11はチャネル層下のｐ^-
−GaAs層からなる埋込層（反対導電型不純物層）である。チャネル層10はその不純物濃度のピーク値を底部に形成して、表面，底部とも
に不純物濃度分布が急峻になり、且つ、実効的なチャネル厚さは薄くなつている。そのチャネル層の不純物濃
度分布を第２図に図示しており、実線が実効的チャネル層，一点鎖線が実際のチャネル層，点線が注入した反
対導電型不純物層である。このような構成は短チャネルMESFETにおいて有効で、短チャネル効果が抑制さ
れて、且つ、寄生容量を少なくすることができる。次に、その形成方法を説明すると、第３図（ａ）〜（ｆ）は第１図（ａ）に示
すMESFETの形成方法（Ｉ）の工程順断面図である。第３図（ａ）参照；半絶縁性GaAs基板１上にSiO₂膜からなる絶縁膜マスク21を形
成し、シリコン（Si⁺）イオンを選択的に注入してｎ−GaAs層からなる低濃度不
純物チャネル層10を形成する。イオン注入条件は加速電圧40KeV,ドーズ量２×10
¹²/cm²程度である。第３図（ｂ）参照；次いで、絶縁膜マスク21を除去し、新たなSi₃N₄膜からなる
絶縁膜マスク22を設けて、ベリリウム（Be⁺）イオンを注入してｐ^--GaAs層から
なる埋込層11を形成し、更に、マグネシウム（Mg⁺）イオンを注入してチャネル
層10の不純物濃度を補償して、その不純物濃度のピーク位置が底部になるように補正した後、850℃,10分間熱処理してチャネル層10と埋込層11を画定する。こ
の時、Be⁺イオン注入条件は加速電圧50KeV,ドーズ量５×10¹¹/cm²程度、Mg⁺イオ
ン注入条件は加速電圧30KeV,ドーズ量５×10¹¹/cm²程度にする。第３図（ｃ）参照；次いで、絶縁膜マスク22をそのまま残して、その上に化学気
相成長(CVD)法でSiO₂膜を堆積して異方性エッチングし、そのSiO₂膜23を絶縁膜
マスク22の側面にのみ残存させ、続いて、スパッタ法によりWSix膜を堆積し、フ
ォトプロセスによつてパターニングしてゲート電極２を形成する。このSiO₂膜23
がゲート電極周囲の絶縁膜（サイドウオール）である。第３図（ｄ）参照；次いで、絶縁膜マスク22のみエッチング除去してSiO₂膜23を
残存させ、更に、ソース・ドレインのみ露出させる絶縁膜24を形成した後、Si⁺
イオンを注入してn⁺−GaAs層からなる高濃度不純物ソース層およびドレイン層４
を形成する。イオン注入条件は加速電圧120KeV，ドーズ量２×10¹³/cm²程度であ
る。第３図（ｅ）参照；次いで、ゲート電極周囲のSiO₂膜23を除去し、Si⁺イオンを
注入し、750℃,5分間熱処理してn′−GaAs層からなる中間濃度層７を形成する。
イオン注入条件は加速電圧60KeV,ドーズ量５×10¹²/cm²程度である。第３図（ｆ）参照；次いで、絶縁膜26を被着し、窓開けしてAuGe/Au膜を被着し
、リフトオフ法によつてソース電極およびドレイン電極５を形成して完成させる
。次の第４図（ａ）〜（ｅ）は第１図（ｂ）に示すMESFETの形成方法（II）の工
程順断面図である。第４図（ａ）参照；上記形成法と同様にして、半絶縁性GaAs基板１上にSiO₂膜か
らなる絶縁膜マスク21を形成し、シリコン（Si⁺）イオンを選択的に注入してｎ
−GaAs層からなる低濃度不純物チャネル層10を形成する。第４図（ｂ）参照；次いで、絶縁膜マスク21を除去し、新たなSi₃N₄膜からなる
絶縁膜マスク22を設けて、その上にCVD法でSiO₂膜を堆積して異方性エッチング
して、そのSiO₂膜23を絶縁膜マスク22の側面にのみ残存させた後、ベリリウム（
Be⁺）イオンを注入してｐ^-−GaAs層からなる埋込層11を形成し、次に、マグネシ
ウム（Mg⁺）イオンを注入してチャネル層10の不純物濃度を補償して、その不純
物濃度のピーク値を底部に形成させ、次に850℃,10分間熱処理してチャネル層10と埋込層11を画定する。ここに、SiO₂膜23を被着する理由は、微細窓の形
成が絶縁膜マスク22のみでは困難なためである。第４図（ｃ）参照；次いで、SiO₂膜23，絶縁膜マスク22をそのまま残して、スパ
ッタ法によりWSix膜を堆積し、フォトプロセスによつてパターンニングしてゲー
ト電極２を形成する。第４図（ｄ）参照；次いでSiO₂膜23，絶縁膜マスク22をエッチング除去し、更に
、ソース・ドレインのみ露出させる絶縁膜24を形成した後、Si⁺イオンを注入し
、750℃,5分間熱処理してn⁺−GaAs層からなる高濃度不純物ソース層およびドレ
イン層３を形成する。第４図（ｅ）参照；次いで、絶縁膜26を被着し、窓開けしてAuGe/Au膜を被着し
、リフトオフ法によつてソース電極およびドレイン電極５を形成して完成させる
。上記のような形成法によつて、例えば、ゲート電極長0.3μｍのｎチャネルMES
FETを形成した結果によれば、ゲート長のバラツキが0.１μｍの場合、しきい値
電圧V thのバラツキは従来の200mV程度のものが50mVに改善され、相互コンダク
タンスGmは従来230mS/mmのものが380mS/mmと65％向上し、且つ、ゲート容量は25
Pf/cmのものが20Pf/cmとなつて20％低減される。なお、上記はｎチャネルGaAsMESFETの例であるが、本発明はｎチャネルGaAsME
SFETやその他のJFET，ヘテロ接合FET,埋込チャネル形MISFETにも適用でき、また
、半導体材料としてGaAs系の他、Si,Ge,InP,InSb等にも適用できるものである。［発明の効果］上記の説明から明らかなように、本発明によればゲート長を0.5 μｍ以下に形
成して、しきい値電圧が安定し、相互コンダクタンスが向上して、FETからなるI
Cを一層微細化することができ、その高性能化に大きく寄与するものである。DETAILED DESCRIPTION OF THE INVENTION [Overview] Regarding a field effect transistor and a method for manufacturing the same, the surface portion of a one conductivity type channel layer provided below a gate electrode is provided for the purpose of further miniaturization and speeding up. It is characterized by having a steep impurity concentration distribution by introducing a conductive type impurity, and having an opposite conductive type impurity under the one conductive type channel layer. As a manufacturing method, a step of forming a one-conductivity-type low-concentration impurity channel layer by ion implantation into a semiconductor substrate, and masking a portion excluding a gate electrode (or a gate electrode and an insulating film around the gate electrode) are formed. Ion-implanting the opposite conductivity type impurity layer to give the one conductivity type low concentration impurity channel layer a concentration distribution such that the bottom portion has a high concentration, and to form an opposite conductivity type impurity layer below the one conductivity type low concentration impurity channel layer. Forming a gate electrode (or a gate electrode and an insulating film around the gate electrode);
Forming a one-conductivity-type high-concentration impurity source layer and a drain layer by ion implantation. [Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor device, particularly, a MESFET (Metal Semiconductor).
Field of the Invention The present invention relates to a field effect transistor (FET) such as a FET and a method for manufacturing the same. For example, a MESFET made of a compound semiconductor is known as a semiconductor element which is capable of low power consumption and ultra-high speed and has a relatively simple basic element structure and is advantageous in terms of cost. Accordingly, research and development for further increasing the speed of such devices have been earnestly conducted. [Prior Art] FIGS. 5 (a) to 5 (e) show structural views of a conventional MESFET which has already been known and will be described below. FIG. 5 (a) is a cross-sectional view of a conventional MESFET having a general structure, where 1 is semi-insulating.
A GaAs substrate, 2 a gate electrode made of metal (for example, tungsten) or metal silicide (MSix), 3 a lightly doped impurity channel layer made of an n-GaAs layer, 4 a heavily doped impurity source layer made of an n ⁺ -GaAs layer, The drain layer 5 is a source or drain electrode made of AuGe / Au. Here, AuGe / Au (gold germanium / gold) means AuG in the lower layer.
It means an e-film and a two-layered electrode film in which an Au film is formed on the upper layer. High-speed operation is possible with such a MESFET, and a frequency divider with a maximum operating frequency of 15 GHz is being prototyped for GaAs-based FET devices. However, in order to enable higher-speed operation, it is necessary to shorten the gate length Lg and increase the current driving capability. However, when the gate length is further shortened, the threshold voltage Vth depends on the gate length, that is, the so-called short channel effect becomes remarkable, and the uniformity and reproducibility of the threshold voltage are reduced due to variations in gate processing. There is the problem of lowering. The possible causes are that the current leaks from the end portions of the source layer and the drain layer 4 to the GaAs substrate 1 under the channel layer, and that the drain has a high potential with respect to the gate. And the like, current flowing under the gate depletion layer. Therefore, as a countermeasure, the structures shown in FIGS. 5B to 5E have been conventionally proposed. First, FIG. 5B shows a structure in which a p ⁻ -GaAs layer 6 is buried in the above-described ordinary element structure, which is also referred to as an opposite conductive layer buried structure (buried p-type structure). . FIG. 5 (c) shows an offset type structure in which a channel layer 3 'made of an n-GaAs layer is used.
And the source and drain layers 4 are separated from the gate electrode 2. FIG. 5 (d) shows a thin channel type structure in which a channel layer 3 made of an n-GaAs layer is formed.
Next, FIG. 5 (e) shows an LDD type structure in which a source layer and a drain layer 4 are separated from the gate electrode 2 and are located between the layer 4 and the channel layer 3. This is a well-known structure in which an intermediate-concentration impurity layer 7 (hereinafter, abbreviated as an intermediate-concentration layer) formed of an n'-GaAs layer is provided. [Problems to be Solved by the Invention] According to the above-described structures of FIGS. 5B to 5E, the gate length Lg is reduced to about 0.5 μm, and the gate having the threshold voltage Vth is reduced. However, if the gate length is further reduced so that Lg <0.5 μm, the Lg of the threshold voltage Vth can be reduced.
Again, the problem arises that the transconductance Gm decreases. To describe in more detail each structure a particular issue in the opposite conductive layer buried type structure shown in FIG. 5 (b), in order to increase the effect of suppressing immersion body out and wraparound current p ^- - It is necessary to increase the impurity concentration of the GaAs layer 6, but this would increase the parasitic capacitance and hinder the high-speed operation. Further, in the offset type structure shown in FIG. 5C, the parasitic resistance increases by the offset of the channel layer 3 ′ protruding on both sides, and the high speed operation is similarly inhibited. In the thin channel type structure shown in FIG. 5 (d), the peak value of the impurity concentration distribution becomes high because the channel layer 3 "made of the n-GaAs layer becomes thin, and the peak value becomes the gate electrode. In the LDD structure shown in FIG. 5E, the intermediate concentration layer 7 becomes 0.2 μm, which is almost the same as the gate length Lg. In addition, since the ion-implanted impurities have a Gaussian distribution, the thickness of the intermediate concentration layer 7 affects the thickness of the channel layer 3 and the suppression of the short channel effect is reduced. SUMMARY OF THE INVENTION The present invention proposes an FET and a method of manufacturing the same, which aims to reduce the above problems, form a gate electrode more minutely, and further increase the speed. Means for doing the above) The solution is: (1) a source / drain layer of one conductivity type, a gate electrode formed in a region between the source / drain layer, and a concentration provided below the gate electrode and having a higher internal concentration than the surface portion. A first conductivity type channel layer having a distribution, and an opposite conductivity type impurity layer provided in a region between the source and drain layers below the one conductivity type channel layer and having a lower concentration than the one conductivity type channel layer. The surface portion of the one conductivity type channel layer has a sharp impurity concentration distribution due to the introduction of an impurity of the opposite conductivity type, or (2) ion implantation into a semiconductor substrate. Forming the one-conductivity-type low-concentration impurity channel layer, and using the mask except for the gate-electrode-forming portion and the portion around the gate electrode where the insulating film is formed, to form the one-conductivity-type impurity channel layer under the one-conductivity-type impurity channel layer. Forming an impurity layer of the opposite conductivity type having a lower concentration than that of the material channel layer, and implanting impurity ions of the opposite conductivity type using the mask, so that the inside of the one conductivity type impurity channel layer has a higher concentration than the surface portion. Providing a concentration distribution; forming the gate electrode and an insulating film around the gate electrode; and ion-implanting to form one-conductivity-type impurity source and drain layers; and removing the insulating film around the gate electrode. A method of manufacturing a semiconductor device, comprising: ion-implanting to form a one-conductivity-type intermediate-concentration impurity layer; or (3) forming a one-conductivity-type low-concentration impurity channel layer by ion-implantation into a semiconductor substrate; Using the portion other than the gate electrode forming portion as a mask, an impurity ion of the opposite conductivity type is implanted, and the impurity concentration is lower below the impurity channel layer of the one conductivity type than the impurity channel layer of the one conductivity type. Forming an impurity layer of the opposite conductivity type of the above, providing a concentration distribution in the one conductivity type impurity channel layer using the mask so that the concentration is higher in the inside than the surface portion, and forming the gate electrode; Implanting to form one conductivity type impurity source and drain layers. [Operation] That is, in the present invention, the opposite conductivity type impurity layer is provided only under the one conductivity type low concentration impurity channel layer, and the opposite conductivity type impurity layer is superposed on the one conductivity type low concentration impurity channel layer. Ion implantation shallower than the low-concentration impurity channel layer. Then,
The impurity concentration of the channel layer can be compensated, and the peak value of the impurity concentration can be formed at the bottom, and the impurity concentration distribution on both the surface and the bottom becomes sharp, so that the effective channel layer is formed. Becomes thinner. In addition, since the impurity concentration in the vicinity of the surface of the channel layer is reduced, the height of the Schottky barrier of the gate electrode and the reduction of the reverse bias withstand voltage can be prevented. Since there is no type impurity layer, the junction capacitance is reduced, which is useful for speeding up. [Example] Hereinafter, an example will be described in detail with reference to the drawings. FIGS. 1 (a) and 1 (b) show the structure of a MESFET according to the present invention, wherein 1 is a semi-insulating GaAs substrate, 2 is a gate electrode, and 4 is a high-concentration impurity source comprising an n ⁺ -GaAs layer. layer or the drain layer, the source or drain electrode 5, an intermediate concentration layer made of n'-GaAs layer 7, a low concentration impurity channel layer made of n-GaAs layer 10, 11 under the channel layer p ^-
A buried layer (opposite conductivity type impurity layer) made of a GaAs layer; The channel layer 10 has a peak value of the impurity concentration at the bottom, so that the impurity concentration distribution is sharp on both the surface and the bottom, and the effective channel thickness is thin. FIG. 2 shows the impurity concentration distribution of the channel layer. The solid line is the effective channel layer, the dashed line is the actual channel layer, and the dotted line is the implanted impurity layer of the opposite conductivity type. Such a configuration is effective in the short channel MESFET, the short channel effect is suppressed, and the parasitic capacitance can be reduced. Next, a method for forming the MESFET will be described. FIGS. 3 (a) to 3 (f) are cross-sectional views in the order of steps of the method (I) for forming the MESFET shown in FIG. 1 (a). Referring to FIG. 3 (a), an insulating film mask 21 made of an SiO ₂ film is formed on a semi-insulating GaAs substrate 1, and silicon (Si ⁺ ) ions are selectively implanted to form a low-concentration n-GaAs layer. An impurity channel layer 10 is formed. The ion implantation conditions are as follows: acceleration voltage 40 KeV, dose 2 × 10
It is about ¹² / cm ² . Next, as shown in FIG. 3B, the insulating film mask 21 is removed, a new insulating film mask 22 made of a Si ₃ N ₄ film is provided, and beryllium (Be ⁺ ) ions are implanted to form the p ⁻ -GaAs layer. The buried layer 11 is formed, and the impurity concentration of the channel layer 10 is compensated by implanting magnesium (Mg ⁺ ) ions, and the peak position of the impurity concentration is corrected so as to be at the bottom. Heat treatment at 10 ° C. for 10 minutes to define the channel layer 10 and the buried layer 11. At this time, Be ⁺ ion implantation conditions are set to an acceleration voltage of 50 KeV and a dose of about 5 × 10 ¹¹ / cm ² , and Mg ⁺ ion implantation conditions are set to an acceleration voltage of 30 KeV and a dose of about 5 × 10 ¹¹ / cm ² . Figure 3 (c); see then leave the insulating film mask 22, anisotropic etching on by depositing a SiO ₂ film by a chemical vapor deposition (CVD) method that, the SiO ₂ film 23 A gate electrode 2 is formed by depositing a WSix film by sputtering, and patterning the film by a photo process. This SiO ₂ film 23
Is an insulating film (sidewall) around the gate electrode. Figure 3 see (d); then, only by etching away the insulating film mask 22 is left a SiO ₂ film 23, further, after forming the insulating film 24 for exposing only the source and drain, Si ⁺
Ion-implanted high-concentration impurity source and drain layers 4 of n ⁺ -GaAs layer 4
To form The ion implantation conditions are an acceleration voltage of 120 KeV and a dose of about 2 × 10 ¹³ / cm ² . Next, as shown in FIG. 3 (e), the SiO ₂ film 23 around the gate electrode is removed, Si ⁺ ions are implanted, and heat treatment is performed at 750 ° C. for 5 minutes to form an intermediate concentration layer 7 composed of an n′-GaAs layer. I do.
The ion implantation conditions are an acceleration voltage of 60 KeV and a dose of about 5 × 10 ¹² / cm ² . Next, as shown in FIG. 3 (f), an insulating film 26 is applied, a window is opened, an AuGe / Au film is applied, and a source electrode and a drain electrode 5 are formed by a lift-off method to complete the process. 4 (a) to 4 (e) are sectional views in the order of steps of the method (II) for forming the MESFET shown in FIG. 1 (b). Referring to FIG. 4 (a), an insulating film mask 21 made of an SiO ₂ film is formed on the semi-insulating GaAs substrate 1 in the same manner as the above forming method, and silicon (Si ⁺ ) ions are selectively implanted. n
Forming a low-concentration impurity channel layer 10 made of a GaAs layer; Next, as shown in FIG. 4B, the insulating film mask 21 is removed, an insulating film mask 22 made of a new Si ₃ N ₄ film is provided, and an SiO ₂ film is deposited thereon by the CVD method to be anisotropically. Etching to leave the SiO ₂ film 23 only on the side surfaces of the insulating film mask 22,
Be ⁺ ) ions are implanted to form a buried layer 11 made of a p ⁻ -GaAs layer, and then magnesium (Mg ⁺ ) ions are implanted to compensate for the impurity concentration of the channel layer 10 and to improve the impurity concentration. Is formed at the bottom and then heat treated at 850 ° C. for 10 minutes to define the channel layer 10 and the buried layer 11. Here, the reason why the SiO ₂ film 23 is applied is that it is difficult to form a fine window using only the insulating film mask 22. Next, referring to FIG. 4C, a WSix film is deposited by a sputtering method while leaving the SiO ₂ film 23 and the insulating film mask 22 as they are, and patterned by a photo process to form a gate electrode 2. Figure 4 see (d); then the SiO ₂ film 23, an insulating film mask 22 is removed by etching, furthermore, after forming an insulating film 24 for exposing only the source and drain, by implanting Si ⁺ ions, 750 ° C., 5 Heat treatment is performed for a minute to form a high-concentration impurity source layer and a drain layer 3 made of an n ⁺ -GaAs layer. Next, an insulating film 26 is applied, a window is opened, an AuGe / Au film is applied, and a source electrode and a drain electrode 5 are formed by a lift-off method to complete the structure. According to the above formation method, for example, an n-channel MES having a gate electrode length of 0.3 μm
According to the result of forming the FET, when the variation in the gate length is 0.1 μm, the variation in the threshold voltage Vth is improved from about 200 mV in the related art to 50 mV, and the transconductance Gm is 230 mS / mm in the related art. 380mS / mm, 65% improvement and gate capacity 25
Pf / cm is reduced by 20% to 20Pf / cm. Although the above is an example of an n-channel GaAs MESFET, the present invention relates to an n-channel GaAs MESFET.
The present invention can be applied to SFETs, other JFETs, heterojunction FETs, and buried channel MISFETs, and can be applied to GaAs-based semiconductor materials such as Si, Ge, InP, and InSb. [Effects of the Invention] As is clear from the above description, according to the present invention, the gate length is formed to 0.5 μm or less, the threshold voltage is stabilized, the transconductance is improved, and the I
C can be further miniaturized, which greatly contributes to its high performance.

【図面の簡単な説明】第１図（ａ），（ｂ）は本発明にかかるMESFETの構造図、第２図はチャネル層の不純物濃度分布図、第３図（ａ）〜（ｆ）は本発明にかかるMESFETの形成方法（Ｉ）の工程順断面図
、第４図（ａ）〜（ｅ）は本発明にかかるMESFETの形成方法（II）の工程順断面図
、第５図（ａ）〜（ｅ）は従来のMESFETの構造図である。図において、１は半絶縁性GaAs基板、２はゲート電極、 3,10はｎ−GaAs層からなる低濃度不純物チャネル層、４はn⁺−GaAs層からなる高濃度不純物ソース層またはドレイン層、５はソースまたはドレイン電極、７はｎ′−GaAs層からなる中間濃度層、 11はｐ^-−GaAs層からなる埋込層、 21はSiO₂膜からなる絶縁膜マスク、 22はSi₃N₄膜からなる絶縁膜マスク、 23はSiO₂膜（ゲート電極周囲の絶縁膜）、 24,26は絶縁膜を示している。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) and 1 (b) are diagrams showing the structure of a MESFET according to the present invention, FIG. 2 is a diagram showing an impurity concentration distribution in a channel layer, and FIGS. FIGS. 4A to 4E are cross-sectional views in the order of steps of a method (II) for forming a MESFET according to the present invention, and FIGS. 3) to 3 (e) are structural views of a conventional MESFET. In the figure, 1 is a semi-insulating GaAs substrate, 2 is a gate electrode, 3 and 10 are low-concentration impurity channel layers composed of n-GaAs layers, 4 are high-concentration impurity source layers or drain layers composed of n ⁺ -GaAs layers, 5 the source or drain electrode, an intermediate concentration layer made of n'-GaAs layer 7, 11 p ^- -GaAs consisting layer buried layer 21 is made of SiO ₂ film insulating film mask, 22 is Si ₃ N ₄ An insulating film mask made of a film, 23 is an SiO ₂ film (insulating film around the gate electrode), and 24 and 26 are insulating films.

Claims

Claims: (1) One conductivity type source / drain layer, a gate electrode formed in a region between the source / drain layer, and a lower portion provided under the gate electrode, the inside of which has a higher concentration than the surface portion. And an impurity of the opposite conductivity type, which is provided in a region between the source and drain layers below the one conductivity type channel layer and has a lower concentration than the one conductivity type channel layer. A semiconductor device, comprising: a first conductive type channel layer, wherein a surface portion of the one conductive type channel layer has a steep impurity concentration distribution by introducing an impurity of an opposite conductive type. (2) a step of forming a one-conductivity-type low-concentration impurity channel layer by ion-implanting into a semiconductor substrate; and forming the one-conductivity-type impurity by using a mask excluding a gate electrode forming portion and an insulating film forming portion around the gate electrode. Forming a lower conductivity type impurity layer at a lower concentration than the one conductivity type impurity channel layer below the channel layer; implanting opposite conductivity type impurity ions using the mask to form a surface on the one conductivity type impurity channel layer; Forming a gate electrode and an insulating film around the gate electrode, implanting ions to form one-conductivity-type impurity source and drain layers, Removing the insulating film around the electrodes and implanting ions to form a one-conductivity-type intermediate-concentration impurity layer. (3) ion-implanting a semiconductor substrate to form a one-conductivity-type low-concentration impurity channel layer; and implanting opposite-conductivity-type impurity ions by using a portion excluding a gate electrode formation portion as a mask. Forming an opposite conductivity type impurity layer having a lower concentration than the one conductivity type impurity channel layer below the channel layer; and using the mask, a concentration at which the inside of the one conductivity type impurity channel layer has a higher concentration than a surface portion. A method of manufacturing a semiconductor device, comprising: providing a distribution; and forming the gate electrode and implanting ions to form a one-conductivity-type impurity source layer and a drain layer.