JP2677209B2 - メモリ集積回路装置の試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ集積回路装置の
試験回路に関し、特にメモリ集積回路装置の電気的試験
を行うために用いるメモリテストシステム（ウェハ試験
用およびパッケージ試験用）において、機能試験の同時
試験個数を増加させる回路及び同時試験個数を最適に制
御する試験方法に関する。

【０００２】

【従来の技術】メモリ集積回路装置の試験時間とりわけ
機能試験に要する時間は、近年のメモリ集積回路装置の
大容量化に伴い長大化してきている。このため、メモリ
テストシステム側では、同時に試験できるメモリ集積回
路装置の数（「同測数」という）を増やすことにより、
処理能力の低下を回避することが必要とされるに至って
いる。

【０００３】同測数を増やす手段として、従来のメモリ
テストシステムでは、一般に、以下の方法を採ってき
た。なお、同測数の実現はシステム即ちメモリテスタ、
ウェハプローバ或いはオートハンドラ及びテストボード
等の周辺治工具などトータルの性能によるものである
が、以下では、本発明の主題に関係するメモリテスタ及
びテストボードに関してのみ説明する。なお、テストモ
ードはメモリテスタのテストヘッドと被試験デバイスと
の電気的接続を行うボードであり、被試験デバイス、テ
スト用の回路等が搭載される。

【０００４】メモリテスタの同測数能力を決定するの
は、基本的には試験対象とするメモリ集積回路装置のデ
ータ入出力ピン（「メモリのＩ／Ｏピン」と略記する）
の数と、メモリテスタが有するデータ入出力ピン（「テ
スタのＩ／Ｏピン」と略記する）の数との関係による。
これを具体例に基づき以下に説明する。

【０００５】メモリ集積回路装置の機能試験をする場
合、まずメモリ集積回路装置にあるデータをライトす
る。これは、テスタのＩ／Ｏピンが出力モードにありメ
モリのＩ／Ｏピンが入力モードにあることで可能とな
る。次にライトしたデータをリードしてその値が期待値
通りであるか否かを判定する。リードはテスタのＩ／Ｏ
ピンが入力モードにありメモリのＩ／Ｏピンが出力モー
ドにあることで可能となる。

【０００６】この操作の繰り返しを、ライトするデータ
やアドレッシング順序を変えたりしながらメモリ集積回
路装置内の全セルに対し行うことにより、機能試験の良
否判定をする。

【０００７】このようにして、テスタのＩ／Ｏピンとメ
モリのＩ／Ｏピンが接続されメモリ集積回路装置の機能
試験が行われるが、例えばメモリテスタが有するＩ／Ｏ
ピンの数が１２８本、機能試験を行うメモリ集積回路装
置のＩ／Ｏピンの数が４本であるとすると、このメモリ
テスタの同測数は１２８÷４で３２個となる。すなわ
ち、最大３２個のメモリ集積回路装置を同時に試験する
ことができる。

【０００８】なお、近時メモリ集積回路装置は、大容量
化とともにメモリのＩ／Ｏピンの数の増加の傾向が著し
い。

【０００９】メモリ集積回路装置のＩ／Ｏピンの数の増
加は、一のメモリ集積回路装置当たりに割り当てられる
テスタのＩ／Ｏピンの数が増えることを意味し、例えば
メモリのＩ／Ｏピンの数が４本から８本になると上記テ
スタの同測数は半分の１６個となってしまう。

【００１０】このように従来のメモリテスタの場合、同
測数を倍増させる場合或いは試験するメモリ集積回路装
置のＩ／Ｏピン数が２倍になった時に同測数を半減させ
ないためには、テスタのＩ／Ｏピン数を倍増させること
が必要とされる。

【００１１】

【発明が解決しようとする課題】しかしながら、テスタ
のＩ／Ｏピン数を倍増させるということは、現実には別
のテスタ（Ｉ／Ｏピン総数の大きな、別異の機種あるい
は上位機種等）を開発導入するということになる。

【００１２】従来のメモリテスタ開発導入の経緯は、ま
さにメモリ集積回路装置の大容量、多ビット化に対応し
て新たなメモリテスタを順次開発し、同じＩ／Ｏピン数
のメモリ集積回路装置ならば同測数を２倍に、Ｉ／Ｏピ
ン数が２倍になったメモリ集積回路装置であるならば同
測数を減らさずに済ませることにより、処理能力の低下
を回避してきたのであるが、これには、膨大な設備投
資、開発資金を発生させていた。

【００１３】本発明はこのような問題に鑑みてなされた
ものであり、本発明はテスタのＩ／Ｏピンの総数を増加
することなく、メモリ集積回路装置の同時測定数を倍増
させる回路を備えることにより同測数を最適に制御する
試験方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、限られたピン
数のＩ／Ｏピンを有するメモリテスタを有効に活用し、
メモリ集積回路装置の同測数を増加させ試験処理能力を
向上させるために、以下の構成をとるものである。

【００１５】すなわち、前記目的を達成するため、本発
明は、一のテスタにて複数の被試験デバイスを同時に試
験するための回路であって、前記被試験デバイスを前記
テスタと電気的に接続し、前記被試験デバイスへのデー
タの書き込み及び読み出しを前記複数の被試験デバイス
についてそれぞれ独立に、又は前記複数の被試験デバイ
スについて同時に行うように構成されてなり、同時に試
験を行う際に、前記複数の被試験デバイスのそれぞれの
同一出力ピンからの出力が全て一致しているときには、
該出力ピンの出力を出力信号として前記テスタの一のピ
ンに伝達するとともに、前記複数の被試験デバイスのそ
れぞれの同一出力ピンからの出力の少なくともいずれか
一が異なるときには、出力信号を高インピーダンス状態
としてこれを前記テスタの一のピンに伝達するようにし
たことを特徴とする、メモリ集積回路装置の同時試験個
数増加回路を提供する。

【００１６】本発明においては、前記テスタの一のピン
から印加されるデータを前記複数の被試験デバイスのそ
れぞれの同一入力ピンに同時に供給するように回路接続
される。

【００１７】また、本発明は、好ましくは、複数の被試
験デバイスの同一出力ピンからの出力信号を入力とする
排他的論理和回路と、該排他的論理和回路の出力を入力
とするインバータ回路と、該インバータ回路の出力と前
記被試験デバイス群内のいずれか一の被試験デバイスの
前記出力ピンからの出力信号とを入力とする論理積回路
と、該論理積回路の出力を入力とし前記排他的論理和回
路の出力を出力制御用の信号として入力する高インピー
ダンスドライバ回路と、を備えたメモリ集積回路装置の
同時試験個数増加回路を提供する。

【００１８】さらに、本発明は、好ましくは、複数の被
試験デバイスの各出力ピンと前記排他的論理和回路との
接続状態を切り替えるスイッチと、前記高インピーダン
スドライバ回路の出力とメモリのピンとの接続状態を切
り替えるスイッチと、メモリ集積回路装置の試験結果の
良否状態に応じて前記スイッチ群を切り替える制御部
と、を備えたメモリ集積回路装置の同時試験個数増加回
路を提供する。

【００１９】本発明においては、同時試験個数増加回路
を単位回路としてこれを複数組有するようにしてもよ
い。

【００２０】そして、本発明は、別の視点において、一
のテスタにて複数の被試験デバイスを同時に試験するた
めの回路として、前記被試験デバイスを前記テスタと電
気的に接続し、前記被試験デバイスへのデータの書き込
み及び読み出しを前記複数の被試験デバイス毎独立、又
は前記複数の被試験デバイスについて同時に行うように
構成されてなり、前記複数の被試験デバイスのそれぞれ
の同一出力ピンからの出力が全て一致しているときに
は、該出力ピンの出力を出力信号として前記テスタの一
のピンに伝達するとともに、前記複数の被試験デバイス
のそれぞれの同一出力ピンからの出力の少なくともいず
れか一が異なるときには、出力信号を高インピーダンス
状態としてこれを前記テスタの一のピンに伝達する、メ
モリ集積回路装置の同時試験個数増加回路を備え、該一
のテスタにて複数同時試験する被試験デバイスの個数
（「同測数」という）と歩留り及び試験効率との関係を
表わすテーブルを含み、(a)所定の同測数について、予
め定めた個数分の被試験デバイスを試験し、(b)これら
の試験結果から、歩留まりを算出し、(c)前記算出され
た歩留まりに対して前記テーブルから試験効率を最大と
する同測数を導出し、以降の同測数を可変させて、試験
効率を最適化するように制御し、試験効率を最適化し必
要に応じて前記メモリ集積回路装置の同時試験個数増加
回路を複数用いる、ことを特徴とするメモリ集積回路装
置の試験方法を提供する。

【００２１】

【作用】本発明によれば、被試験デバイスとテスタのＩ
／Ｏピンの間に上記構成の回路を配置することにより、
テスタの１組のＩ／Ｏピンに接続できるメモリ集積回路
装置の入出力端子数を複数倍に増加することが可能とさ
れ、メモリ集積回路装置の入出力端子数が複数倍に増加
した場合による試験時間の増加を含めても、なお試験効
率を向上させるものである。

【００２２】また、本発明によれば、複数同時試験時に
おいていずれか一のデバイスに不良発生時には、テスタ
の一のピンに対して一の被試験デバイスの一の端子を対
応させ、不良デバイスを特定することが可能とされてい
る。

【００２３】そして、本発明の試験方法によれば、メモ
リ集積回路装置の試験においてテスタはその試験効率を
最高値に維持するように歩留りを参照して同測数を最適
に制御するものであり、これによりテスト時間（テスト
サイクル）の最適化を達成するものである。

【００２４】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００２５】

【実施例１】本発明の第１の実施例について図面及び表
を参照して説明する。図１は本発明の第１の実施例の構
成を示す回路図である。

【００２６】図１を参照して、テスタＩ／Ｏピン対応単
位回路２０について説明する。

【００２７】試験対象であるそれぞれのメモリ集積回路
装置１ａ〜１ｄの同一番号の入出力端子２ａ〜２ｄが同
軸配線３ａ〜３ｄを介して３端子スイッチ４ａ〜４ｄの
共通端子にそれぞれ接続される。

【００２８】３端子スイッチ４ａ〜４ｄのノーマルオー
プン端子側は、排他的論理和回路７の入力側に接続され
る。排他的論理和回路７の出力８は、インバータ回路９
の入力端に接続される。

【００２９】インバータ回路９の出力１５は論理積回路
１０の一の入力端に接続され、論理積回路１０の他の入
力端には、排他的論理和回路７に入力される３端子スイ
ッチ４ａ〜４ｄのノーマルオープン端子側のライン５ａ
〜５ｄのうちいずれか１本より分岐したものが論理積回
路入力ライン１３として論理積回路１０の他の入力端に
接続されている。

【００３０】論理積回路１０の出力１６は、高インピー
ダンス出力制御される高インピーダンスドライバ回路
（「ＨｉＺドライバ回路」という）１１に入力される。
排他的論理和回路７の出力８はインバータ回路９へ入力
されると共に分岐してライン１４としてＨｉＺドライバ
回路１１の高インピーダンス制御端子１８に入力され
る。

【００３１】３端子スイッチ４ａ〜４ｄのノーマルクロ
ーズ端子側は、４個とも互いに接続されて出力側の３端
子スイッチ１２のノーマルクローズ端子１２−Ｂに接続
される。３端子スイッチ１２のノーマルオープン端子１
２−ＡにはＨｉＺドライバ回路１１の出力ライン１７ｂ
が接続される。３端子スイッチ１２の共通端子１２−Ｃ
は、メモリテスタ（不図示）のＩ／Ｏピンと接続され
る。

【００３２】図２は、本発明の一実施例における、被試
験デバイスであるメモリ集積回路装置とメモリテスタ間
の配線を示す図である。

【００３３】図２を参照して、上述したテスタＩ／Ｏピ
ン対応単位回路２０と、各メモリ集積回路装置とテスタ
のＩ／Ｏピンとの接続状態を説明する。

【００３４】テスタＩ／Ｏピン対応単位回路２０内の３
端子スイッチ１２の共通端子１２−Ｃは、テストヘッド
２７内のドライバ２５およびコンパレータ２６からなる
１組のＩ／Ｏピンに接続される。

【００３５】このように複数のメモリ集積回路装置１ａ
〜１ｄの入出力端子がメモリテスタの１組のＩ／Ｏピン
に接続される。図１及び図２では、被試験デバイスとし
て４個のメモリ集積回路装置１ａ〜１ｄが接続されてい
るが、４個に限定されるものではないことは勿論であ
る。

【００３６】また、メモリ集積回路装置の入出力端子が
同一装置内に複数ある場合、それぞれの同一番号の入出
力端子が、上記と同じように別のテスタＩ／Ｏピン対応
単位回路に接続される。すなわち、図２を参照して、例
えば、メモリ集積回路装置１ａ〜１ｄの入出力端子２ａ
−１〜２ｄ−１はテスタＩ／Ｏピン対応単位回路２０に
接続され、入出力端子２ａ−２〜２ｄ−２はテスタＩ／
Ｏピン対応単位回路２２に接続されている。なお、図２
ではメモリ集積回路装置１ａ〜１ｄの入出力端子数はビ
ット１およびビット２の２本として示してあるが、もち
ろんこれは何本でもよく、実際には１、４、８、９本等
とされている。

【００３７】テスタＩ／Ｏピン対応単位回路２０内の３
端子スイッチ４ａ〜４ｄおよび３端子スイッチ１２はす
べてリレー構造とされており、スイッチ４ａ〜４ｄとリ
レー駆動部２１ａ〜２１ｄおよび３端子スイッチ１２と
２３とがそれぞれ対として構成されている。各リレー駆
動部２１ａ〜２１ｄおよび３端子スイッチ１２と２３
は、外部制御ライン２４ａ〜２４ｅを介して不図示のメ
モリテスタの外部制御端子に接続されている。

【００３８】次に、図１及び表１を参照して、本実施例
の動作を説明する。表１は、図１に示すテスタＩ／Ｏピ
ン対応単位回路２０内の３端子スイッチ４ａ〜４ｄおよ
び１２の接続状態の組合せを示す表である。

【００３９】ところで、メモリ集積回路装置の機能試験
にはメモリテスタの１組のＩ／Ｏピンに対して試験対象
となるメモリ集積回路装置の入出力端子をただ１本即
ち、テスタのＩ／Ｏピンとメモリ集積回路装置の入出力
端子の接続が１対１に対応しなければならない試験項目
と、テスタのＩ／Ｏピンとメモリ集積回路装置の入出力
端子とが１対多の接続が可能とされる試験項目とが存在
する。

【００４０】これは、テスタのＩ／Ｏピンのドライブ能
力或いはコンパレータ精度と、試験項目の要求精度との
関係で決まる。

【００４１】まず、本実施例において、テスタのＩ／Ｏ
ピンとメモリ集積回路装置の入出力端子が１対１でなけ
ればならない場合の試験項目に対する接続の状態を説明
する。

【００４２】この場合は、表１のスイッチの組合せのう
ち、「シリアルモード」とある、下から４段分の各組合
せとなる。

【００４３】例えば、一のメモリ集積回路装置の出力を
期待値パターンと比較する場合等、メモリ集積回路装置
１ａのみをテスタのＩ／Ｏピン（例えばコンパレータ２
６）と接続する場合には、３端子スイッチ４ａの共通端
子４ａ−Ｃとノーマルクローズ端子４ａ−Ｂとを接続し
（表１で「Ｂ」と表す）、残りの３端子スイッチ４ｂ〜
４ｄ内の共通端子はノーマルオープン端子に接続してい
る（表１で「Ａ」と表す）。そして出力側の３端子スイ
ッチ１２内の共通端子１２−Ｃはノーマルクローズ端子
１２−Ｂと接続している。すなわちメモリ集積回路装置
１ａのピン２ａは３端子スイッチ４ａ、入出力ライン１
７ａ、３端子スイッチ１２を介してテスタのＩ／Ｏピン
と１対１に接続される。

【００４４】この接続状態を順次ずらしていくことによ
り、メモリ集積回路装置１ｂ〜１ｄの入出力端子もテス
タのＩ／Ｏピンと１対１に接続される。なお、この１対
１の接続は後述する１対多の接続時に於いて複数接続さ
れたメモリ集積回路装置のひとつに異常があった場合、
その異常メモリ集積回路装置の検出にも利用することが
できる。

【００４５】次に、テスタのＩ／Ｏピンとメモリ集積回
路装置の入出力端子が１対多の場合について説明する。

【００４６】まず、メモリテスタの一のＩ／Ｏピン（ド
ライバ２５）からデータを印加してメモリ集積回路装置
１ａ〜１ｄの入出力端子２ａ〜２ｄに対してデータを入
力する場合が挙げられる。これは各メモリ集積回路装置
１ａ〜１ｄにすべて同一のデータが入力されるものであ
り、１対多の接続で問題ない。

【００４７】この場合の３端子スイッチ４ａ〜４ｄおよ
び１２の接続状態は、表１の上から２段目の「メモリ入
力時」の組合せとなる。

【００４８】他は、メモリ集積回路装置１ａ〜１ｄの出
力データを４つ同時に判定できる場合である。この場合
の３端子スイッチ４ａ〜４ｄおよび１２の接続状態は、
表１の「メモリ出力時」における「同時モード」の段の
組合せとなる。すなわち、３端子スイッチ４ａ〜４ｄお
よび１２の共通端子はいずれもノーマルオープン端子に
接続している。

【００４９】例えば、メモリ集積回路装置１ａ〜１ｄの
入出力端子２ａ〜２ｄからの期待される出力が“Ｈ”
（ハイレベル）であり、実際の各メモリ集積回路装置１
ａ〜１ｄの出力もすべて“Ｈ”であったとする。

【００５０】この時、メモリ集積回路装置１ａ〜１ｄの
入出力端子２ａ〜２ｄからの出力信号（＝“Ｈ”）は排
他的論理和回路７に入力され、その出力は“Ｌ”である
から、インバータ回路９の出力は“Ｈ”とされ、また、
ライン１３も“Ｈ”であるため論理積回路１０の出力は
“Ｈ”となり、ＨｉＺドライバ１１から３端子スイッチ
１２を介して、テスタのＩ／Ｏピンのコンパレータ２６
（図２参照）に入力される。

【００５１】すなわち、被試験デバイスであるメモリ集
積回路装置１ａ〜１ｄの全てが同一の出力でありその出
力値が“Ｈ”であるという情報が、テスタのＩ／Ｏピン
（コンパレータ２６）に入力される。そして、メモリテ
スタでは、このデータに基づき、メモリ集積回路装置１
ａ〜１ｄの全てからの出力が、期待される出力値（期待
値パターン）と一致している、即ち正常であると認識判
定することができる。

【００５２】４つのメモリ集積回路装置のうち、ひとつ
でも出力が“Ｌ”（ローレベル）となったとする。この
時、排他的論理和回路７の出力は“Ｈ”となり、インバ
ータ回路９は“Ｌ”とされ、論理積回路１０の出力は
“Ｌ”となるが、高インピーダンス制御ライン１４を介
してＨｉＺドライバ回路１１の高インピーダンス制御端
子１８に入力され、ＨｉＺドライバ回路１１の出力ライ
ン１７ｂは高インピーダンス（ＨｉＺ）すなわち高抵抗
状態となる。

【００５３】この状態をテスタのＩ／Ｏピン（コンパレ
ータ２６）により検出することで、４つのメモリ集積回
路装置のうち、少なくとも一以上の異常が含まれている
ことが認識できる。

【００５４】なお、期待される出力が“Ｈ”であるのに
対して、４つのメモリ集積回路装置の出力が共に“Ｌ”
となった場合、排他的論理和回路１０の出力は“Ｈ”と
されるため、テスタのＩ／Ｏピン（コンパレータ２６）
には“Ｌ”が入力され、メモリテスタでは期待値パター
ン（＝“Ｈ”）と比較して４つとも異常（不良：ＦＡＩ
Ｌ）であると認識できる。

【００５５】期待される出力（期待値パターン）が
“Ｌ”の場合にも、同様にして、メモリテスタでは、す
べてのメモリ集積回路装置が正常であるかそれとも一つ
以上の異常が含まれているかを区別することが可能とさ
れる。

【００５６】そして、一つ以上の異常があった場合、先
に説明したシリアルモード（メモリのＩ／Ｏピンとテス
タのＩ／Ｏピンとが１対１対応）に移行してメモリ集積
回路装置１ａ〜１ｄをひとつずつ試験することにより、
異常を有する（フェイルした）メモリ集積回路装置が特
定される。

【００５７】以上説明した各種の動作を各試験項目の目
的、精度、不良のメモリ集積回路装置特定の要／不要等
の各種条件に合わせて使い分けることにより、メモリテ
スタの一のＩ／Ｏピンに複数のメモリ集積回路装置を接
続して測定し測定効率を向上させることが可能となる。

【００５８】なお、それぞれの３端子スイッチの接続状
態の設定は、デバイスプログラム内で指定することによ
り行う。各試験項目毎に同時モードなのか、シリアルモ
ードなのか、或いは同時モード後に不良のメモリ集積回
路装置の特定を行うのか等を考慮して、不図示のメモリ
テスタの外部制御端子をビット毎にオン或いはオフさ
せ、外部制御ライン２４ａ〜２４ｅを介してリレー駆動
部２１ａ〜２１ｄおよび３端子スイッチ１２と２３を制
御する。

【００５９】

【実施例２】本発明の第２の実施例を表２および図３を
参照して以下に説明する。

【００６０】本実施例の説明に先立って、前記第１実施
例による実際の効果（処理能力＝端子数量あたりの測定
時間の短縮）をシミュレートとしてみる。

【００６１】前提条件として、試験対象とするメモリ集
積回路装置の数を１，０００個、全試験時間のうち８０
％がテスタのＩ／Ｏピンとメモリ集積回路装置の入出力
端子とを１対多接続可能な試験項目であり、残り２０％
がメモリテスタＩ／Ｏのピンとメモリ集積回路装置の入
出力端子を１対１で接続する必要のある試験項目である
ものとする。

【００６２】また、１対多接続で異常が検出された時は
不良のメモリ集積回路装置の特定をする必要があるもの
とする。

【００６３】テスタのＩ／Ｏピン数は、１本／ヘッドで
あり、測定対象のメモリ集積回路装置の入出力端子数も
１本とする。

【００６４】更に、単純化のためメモリテスタは、１ヘ
ッド構成としメモリ集積回路装置のハンドリング時間は
ゼロとみなす。

【００６５】また、試験対象となるメモリ集積回路装置
の歩留りも影響する。メモリ集積回路装置試験歩留りを
ここでは８５％、９０％、９５％、９７％、１００％の
各場合について計算する。

【００６６】メモリ集積回路装置の入出力端子数は１、
テスタのＩ／Ｏピン数も１であるので、従来の方法では
同時に１個のメモリ集積回路装置しか接続できない。

【００６７】テストタイムを１とすると、１，０００個
のメモリ集積回路装置を試験するには１，０００サイク
ルの試験が必要とされるため、１，０００のテストタイ
ムが必要になる。この場合、歩留りは、テストタイムに
殆ど影響しないと考えられる。

【００６８】上記条件のもと、前記第１の実施例の回路
構成を適用した場合のテストタイムは以下のようなもの
となる。

【００６９】まず、テスタのＩ／Ｏピン対応単位回路２
０に２つのメモリ集積回路装置を接続させる場合で考え
る。

【００７０】この場合、２個同時に試験することができ
るため、１，０００個のメモリ集積回路装置を試験する
には、５００サイクルの試験が発生する。

【００７１】まず歩留りが８５％の場合（１０００個中
１５０個不良）、２個とも正常であるサイクルがいちば
ん多く発生するのは、４２５サイクル（＝５００×０．
８５）の場合である。

【００７２】一方、２個とも正常であるサイクルが一番
少なく発生するのは、３５０サイクルの場合である。す
なわち、歩留り８５％の場合、分布の偏り等により最も
発生する頻度が少ないのは、一方の被試験デバイス側に
不良メモリ集積回路装置が１５０個かたまって（連続し
て）発生する場合であり、従って、２個ともに正常であ
る最小頻度のサイクルは、５００−１５０＝３５０サイ
クルとなる。

【００７３】まず、４２５サイクルの場合で計算してみ
る。２個とも正常であるサイクルでは１対２の接続によ
る試験が８０％を占めるため、２個のメモリ集積回路装
置の試験時間比は、０．８＋０．２×２＝１．２とな
る。

【００７４】残りの７５サイクルは、２個のうち１個の
異常が含まれているため、１回試験した後、不良のメモ
リ集積回路装置を特定するために、更に２回試験を繰り
返す必要がある。

【００７５】従って、残りの７５サイクルの試験時間比
は３となり、これらを合わせると、１．２×４２５＋３
×７５＝７３５サイクルとなる。

【００７６】試験時間から効率を計算すると、１０００
／７３５＝１．３６となる。

【００７７】２個とも正常であるサイクルが、３５０サ
イクルの場合は、１．２×３５０＋３×１５０＝８７０
とされ、効率は、１０００／８７０＝１．１５となる。

【００７８】このように、歩留りが同じでも、不良のメ
モリ集積回路装置の分布状態により繰り返し試験をする
回数が異なり効率に差が生じる。

【００７９】同様にして、歩留り９０％、９５％、９７
％、１００％の場合及びメモリテスタのＩ／Ｏピン対応
単位回路２０に接続するメモリ集積回路装置の入出力端
子の数を４、８、１６、３２とした場合について、その
効率（すなわち処理能力）の範囲をまとめたものが表２
であり、図３はこの結果をグラフに表したものである。

【００８０】図３及び表２から分かる通り、効率は、試
験対象ロットの歩留りおよびメモリテスタの同測数によ
り大きく異なる。そして、図３に示すように、メモリ集
積回路装置の歩留りが高いほど、同測数の増大に伴い試
験効率の向上が増大している。

【００８１】本発明の第２の実施例は、この効率をでき
るだけ高めるために、対象ロットの歩留りを計算し、自
動的に最適な同測数を決定するものである。

【００８２】例えば、対象ロットの歩留りが１００％に
近ければ同測数をメモリテストシステムが対応できる範
囲で最大にし、逆に、歩留りが８５％以下の場合同測数
を４個以上にとると、効率が１以下になり得るので、同
測数を２個のまま試験を続ける等の同測数制御を行う。

【００８３】このような同測数の最適制御は、前記第１
の実施例で説明した回路構成と、一般的なメモリテスタ
およびハンドリング設備等からなるメモリテストシステ
ムが具備する標準的な機能を用いて構成される。

【００８４】以下にその動作について説明する。

【００８５】テスタＩ／Ｏピン対応単位回路２０に接続
できるメモリ集積回路装置の入出力端子数が４本である
場合、まずメモリテスタおよびハンドリング設備側と
も、予め、例えば２個同測ができるように設定する。こ
の時、残り２個分は空けておく。

【００８６】そして、ロットの先頭数サイクルから、例
えば数十サイクルの試験が終了した段階で、メモリテス
タにてその歩留りを判定する。テスタにおいてはデバイ
ステストプログラムにより被試験デバイスの計数、歩留
り管理等が行なえるため、これは周知の態様にて対応可
能である。

【００８７】この歩留りに応じて、そのまま２個同測を
続行するか４個同測に変えるかを、予め設定した基準
（例えば表２等を記憶したテーブル等から成る）に照ら
し合わせて判断する。この制御はデバイステストプログ
ラムで実現することができる。

【００８８】そして、４個同測に変更する場合には、Ｇ
Ｐ−ＩＢ等の通信手段を用いて、メモリテスタからハン
ドリング設備に対して、同測数変更の指示を出す。この
ＧＰ−ＩＢ等の制御も通常デバイステストプログラム内
で行なえる。

【００８９】これによりハンドリング設備では、次回よ
り、予め空けてあった２個分にもメモリ集積回路装置を
供給し、４個同測で試験を実行する。

【００９０】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。例えば、本
発明は、入出力端子を備えたランダムロジック等論理Ｌ
ＳＩの複数同時テスティングにも適用される。

【００９１】

【表１】

【００９２】

【表２】

【００９３】

【発明の効果】以上説明したように、本発明のメモリ集
積回路装置の機能試験における同時試験個数増加回路
（請求項１）によれば、テスタの１組のＩ／Ｏピンに接
続できるメモリ集積回路装置の入出力端子数を複数倍に
増加することが可能とされ、メモリ集積回路装置の入出
力端子数が複数倍に増加した場合による試験時間の増加
を含めても、なお試験効率を向上させることができると
いう効果を有する。

【００９４】本発明の定量的な効果は表２に示す通りで
あるが、このようにメモリ集積回路装置の試験歩留りが
高ければ高いほど、本発明による試験効率の向上が高く
なり、かつ確実であることが分かる。

【００９５】この試験効率の向上は、即ちメモリテスト
システムの設備投資台数の削減につながり大幅な設備費
抑制が達成可能である。そして、本発明による試験効率
の向上は、テストコストを低減させメモリ集積回路装置
の低コスト化を実現するものである。

【００９６】さらに、本発明の好ましい態様（請求項
３、４、５）によれば、その簡易な回路構成により、上
記効果はより好適に実現される。特に、本発明の好まし
い態様によれば、新たなテストシステムの設備投資及び
開発投資を回避して、試験効率を向上されるものとして
その実用的価値は極めて高い。

【００９７】そして、本発明の試験方法によれば、メモ
リ集積回路装置の試験においてテスタはその試験効率を
最高値に維持するように歩留りを参照して同測数を制御
するものであり、テスト時間（テストサイクル）を最適
化を達成するものである。この同測数の最適制御は既存
のテスタに具備されたソフトウエアを含めた機能と、本
発明の同時試験個数増加回路により容易に実現され、テ
スティングコストを低減し、メモリ集積回路装置の製造
コストを大幅に低減するものである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す回路図である。

【図２】本発明の一実施例におけるメモリとテスタ間の
配線を示す図である。

【図３】同測数による処理能力を示す図である。

【符号の説明】

１ａ〜１ｄ メモリ集積回路装置 ２ａ〜２ｄ 入出力端子（ｎ番目） ２ａ−１〜２ｄ−１ メモリ集積回路装置の入出力端子
（ビット１） ２ａ−２〜２ｄ−２ メモリ集積回路装置の入出力端子
（ビット２） ３ａ〜３ｄ 同軸配線 ３ａ−１〜３ｄ−１ 同軸配線（ビット１用） ３ａ−２〜３ｄ−２ 同軸配線（ビット２用） ４ａ〜４ｄ ３端子スイッチ ４ａ−Ａ ノーマルオープン端子 ４ａ−Ｂ ノーマルクローズ端子 ４ａ−Ｃ 共通端子 ５ａ〜５ｄ 排他的論理和回路の入力ライン ６ａ〜６ｄ 入出力ライン ７ 排他的論理和回路 ８ 排他的論理和回路の出力ライン ９ インバータ回路 １０ 論理積回路 １１ 高インピーダンスドライバ回路（ＨｉＺドライバ
回路） １２ ３端子スイッチ １２−Ａ ノーマルオープン端子 １２−Ｂ ノーマルクローズ端子 １２−Ｃ 共通端子 １３ 論理積回路入力ライン １４ 高インピーダンス制御信号 １５ インバータ回路の出力ライン １６ 論理積回路の出力ライン １７ａ 入出力ライン １７ｂ 高インピーダンスドライバ回路の出力ライン １８ 高インピーダンス制御端子 １９ テスタＩ／Ｏピン接続ライン ２０ テスタＩ／Ｏピン対応単位回路 ２１ａ〜２３ｄ リレー駆動部 ２２ テスタＩ／Ｏピン対応単位回路 ２３ リレー駆動部 ２４ａ〜２４ｄ 外部制御ライン ２５ ドライバ ２６ コンパレータ ２７ テストヘッド

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】一のテスタにて複数の被試験デバイスを同
   時に試験するための回路であって、前記被試験デバイス
   を前記テスタと電気的に接続し、前記被試験デバイスへ
   のデータの書き込み及び読み出しを前記複数の被試験デ
   バイスについてそれぞれ独立に、又は前記複数の被試験
   デバイスについて同時に行うように構成されてなり、同
   時に試験を行う際に、前記複数の被試験デバイスのそれ
   ぞれの同一出力ピンからの出力が全て一致しているとき
   には、該出力ピンの出力を出力信号として前記テスタの
   一のピンに伝達するとともに、前記複数の被試験デバイ
   スのそれぞれの同一出力ピンからの出力の少なくともい
   ずれか一が異なるときには、出力信号を高インピーダン
   ス状態としてこれを前記テスタの一のピンに伝達する、
   メモリ集積回路装置の同時試験個数増加回路を備え、 該一のテスタにて複数同時試験する被試験デバイスの個
   数（「同測数」という）と歩留り及び試験効率との関係
   を表わすテーブルを含み、 (a)所定の同測数について、予め定めた個数分の被試験
   デバイスを試験し、 (b)これらの試験結果から、歩留まりを算出し、 (c)前記算出された歩留まりに対して前記テーブルから
   試験効率を最大とする同測数を導出し、以降の同測数を
   可変させて、試験効率を最適化するように制御し、 試験効率を最適化し必要に応じて前記メモリ集積回路装
   置の同時試験個数増加回路を複数用いる、ことを特徴と
   するメモリ集積回路装置の試験方法。