JP2665752B2 - 電界効果トランジスタ及びその製造方法並びに半導体デバイスの製造方法 - Google Patents
電界効果トランジスタ及びその製造方法並びに半導体デバイスの製造方法Info
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Description
【発明の詳細な説明】
発明の分野
本発明は、半導体材料と当該半導体材料と共晶を形成
する導電性材料との共晶複合体を使用する、電界効果ト
ランジスターを含め半導体デバイス及びその製造方法に
関係する。 従来技術 従来形式のプレーナ半導体デバイス技術においては、
電界効果トランジスター（FET）のソース電極とドレイ
ン電極との間での電流の流れは、ゲート電極にゲート電
圧を適用することにより制御される。ゲート電圧は、ソ
ースとドレイン間のゲート領域の空乏層の厚さを増減
し、以ってデバイスの有効抵抗を変える。つまり、FET
は基本的に電圧制御型レジスタである。ソースとドレイ
ン間を流れる電流を著しく減少するためには、ゲート電
圧は空乏層の巾を電流通路の全巾に匹敵する寸法にまで
増大することが出来ねばならない。斯くして、実用目的
上、従来型式のプレーナ技術により作製されるFETの電
流チャネルは、約１〜10μｍに制限される。デバイス素
子のこれら物理的制約は制御され得る電流の量を制限す
る。 発明の概要 本発明は、半導体材料と当該半導体材料と共晶を形成
する導電性材料との共晶複合体を使用するという新たな
概念に基づく。 本発明は、導電性材料の個々のロッドの配列体と該ロ
ッド配列体を各ロッドを取り巻いて内部に配置した単結
晶半導体材料のマトリックスから成る、該半導体材料と
該導電性材料との共晶組織を有し、そしてロッドと半導
体材料の界面において整流障壁を形成する本体にして、
前記ロッド配列体のロッドが本体全体に分布せしめられ
且つ本体の第１主面から該第１主面に全般に平行な第２
主面まで伸延し、該ロッドが互にほぼ平行に且つ該第１
及び第２主面を横断し、そして各ロッドが前記第１主面
において露出する一端を具備する本体と、前記複数のロ
ッドと該ロッドの各々の前記一端においてオーミック接
触をなすゲート接点部材と、前記マトリックス半導体材
料とオーミック接触をなすソース接点部と、前記マトリ
ックス半導体材料とオーミック接触をなすドレイン接点
部材とを備え、前記ソース接点部材から前記ドレイン接
点部材へとマトリックス半導体材料を通してその電流流
れが前記ゲート接点部材に適用されるバイアス条件によ
り制御される電気効果トランジスタを提供する。 本発明はまた、半導体材料と導電性材料の共晶組成物
の構成成分を含有する原材料にして、該構成成分が共晶
組成におけるのとほぼ同じ比率で原材料中に存在するよ
うな原材料を用意し、原材料を共晶組成を超える温度に
加熱して溶融原材料を形成し、溶融原材料の表面に半導
体材料の単結晶種晶を接触し、単結晶種晶を引き上げそ
して半導体材料と導電性材料の複合体材にして、導電性
材料の個々のロッドの配列体を内部に配置した単結晶半
導体材料のマトリックスから実質なり、ロッドと半導体
材料の界面において整流障壁を形成しそしてロッドが引
き上げ方向にほぼ平行に配向される部分を有する複合体
材を引き上げ、前記複合体材部分から、導電性材料の個
々のロッドの配列体を内部に有する半導体材料のマトリ
ックスを含む本体にして、各ロッドが本体表面において
マトリックス半導体材料により取り巻かれる一端を有す
るように引き上げ方向を横断する表面を具備する本体を
取り出し、第１導電性接点部材を前記表面において複数
のロッドとそれらの一端にてオーミック接触状態で形成
しそして第２導電性接点部材をマトリックスの半導体材
料とオーミック接触状態で形成することを包含する半導
体デバイスの製造方法を提供する。 本発明は更に、引き上げ方向を横断する本体表面にお
いてゲート接点部材を複数のロッドとそれらの一端にて
オーミック接触状態で形成し、ソース接点部材を前記表
面を横断する方向の本体第１側面とオーミック接触状態
で被着し、そしてドレイン接点部材を該本体の第１側面
にほぼ平行な第２側面とオーミック接触状態で被着する
ことを包含する電界効果トランジスタの製造方法をも提
供する。 発明の具体的説明 本発明に従うデバイスを作製するに当たり、半導体材
料と導電性材料との共晶組成の成分を含む原材料（チャ
ージ）が用意される。半導体相がマトリックス相であり
そして導電性材料が少量の副次相であるような幾つかの
共晶系の任意のものが使用される。これら系は、例えば
Ge−MGe2,Si−MSi2及びGaAs−MAs（ここでＭは金属）の
形と為し得る。半導体材料と導電性材料との共晶組成に
対して適正比率で各成分を含有する原材料は、適当な坩
堝で溶解されそして後一方向凝固せしめられる。 詳しくは、チョクラルスキー結晶成長技術が使用さ
れ、ここでは半導体材料の単結晶種晶が原材料の溶融表
面と接触状態に降下されそして種晶が上方に引き上げら
れる。半導体材料とそれと共晶を形成する導電性材料と
の複合体から成るボウルは、導電性材料ロッドを内部に
配置した単結晶マトリックスの形態にある。半導体材料
のマトリックスは、種晶と同じ結晶配向を有しそしてロ
ッドは全般に引き上げ方向と平行に伸延する。 図面を参照されたい。説明の便宜上、一部は誇張して
示してある。 第１図は、上述のようにして成長せしめられたボウル
から切り出された部片即ち共晶組織を有する本体10の一
部を示す、本体10は、実質上、半導体材料マトリックス
11と、半導体材料と共晶組成を形成する導電性材料ロッ
ドの配列体12とから成る。第１図に例示されるように、
本体10の上下主面は種晶引き上げ方向を横断しての切断
の結果生じた面である。側面はロッドと平行に切断する
ことにより形成される。各ロッドは、上方主面から下方
主面まで垂直に伸延している。ロッドは、必ずしも完全
円形断面である必要はなくまた必ずしも完全に平行であ
る必要はない。しかし、ロッドは各独立した要素であっ
て相互連結していない。他方、半導体マトリックス11
は、完全に相互連結され且つ独立したロッドの各々を取
り巻いている。 融体の半導体材料は、ロッド12と半導体マトリックス
11との間にショットキーバリヤーが形成されるようＮ型
或いはＰ型いずれかの導電型付与物質でドープされる。
半導体材料中のキャリヤ濃度は1014〜1016cm-3である。
本体10におけるロッド12の容積分率は0.5〜35％の範囲
とすべきである。共晶凝固により形成される複合体のロ
ッド間の間隔は、λ2v＝定数（ここで、λは平均ロッド
間間隔であり、Ｖは成長速度であり、そして定数は特定
の共晶系の固有値である）により与えられる。ロッド直
径（ｄ）は、ロッド間の間隔（λ）と特定共晶系の共晶
相図により決定されるものとしてのロッドの容積分率の
積に関係づけられる。適当なデバイス構造として、ロッ
ド間の間隔（λ）は１〜50μｍの範囲とすべきであり、
そしてロッド直径（ｄ）は0.1〜15μｍの範囲とすべき
である。 第2A−2E図は、第１図に例示したような、導電性材料
ロッド12の配列体を内部に配置した半導体材料のマトリ
ックス11から成る共晶組織を有する本体10からのデバイ
スの作製段階を例示する。説明目的上、半導体マトリッ
クス11は単結晶シリコンからなり、そして導電性材料ロ
ッド12はSi−TaSi2共晶組成物から成長せしめられたタ
ンタルシリサイド（TaSi2）から成るものとして説明す
る。他の適当なシリコン−シリサイド共晶系の例は、シ
リコン−タングステンシリサイド、シリコン−ニオブシ
リサイド、シリコン−ジルコニウムシリサイドおよびシ
リコン−クロムシリサイドである。 表面損傷を除去するべく本体の表面の適当な研磨後、
本体は第2A図に例示されるように、上方主面上に酸化シ
リコンの接着層15を形成するべく湿り酸素中で処理され
る。標準的なホトレジスト材16が酸化シリコン被覆層15
上に被服される。公知のホトリトグラフィマスキング及
びエッチング技術を使用することにより、開口がホトレ
ジスト層16に形成されそして後開口17が酸化シリコン層
15にエッチングにより形成される。その後、ホトレジス
ト材は除去される。第2B図に例示されるように、シリコ
ンマトリックス11により取り巻かれた導電性材料ロッド
12の幾つかの端面は上方主面の被覆されていない帯域に
おいて露出している。 シリコンと導電性化合物を形成する適当な金属特には
コバルトの皮膜19が、第2C図に例示されるように、酸化
シリコン層15上にそしてまた開口17における本体表面上
に付着される。その後、本体は約800℃の温度で約12秒
間加熱することにより急速熱アニール処理を施されて、
シリコンと接触状態のコバルトをシリコンと反応せしめ
そして第2D図に例示されるように、コバルトジシリサイ
ドから成る導電性部位（接点部材と言う）を形成する。
酸化シリコン上のコバルトは反応せずコバルトのまま残
る。この未反応コバルトは、コバルトを侵食するが、コ
バルトジシリサイドに大きな影響を与えない適当な化学
的エッチングにより除去される。 第2E図に例示される生成構造体において、コバルトジ
シリサイド接点部材20はTaSi2ロッド12の幾つかの端と
オーミック接触を形成する。コバルトジシリサイド接点
部材20とマトリックス11のシリコンとの界面は、ショッ
トキー整流障壁である。接点部材20と半導体マトリック
ス11との間に形成される整流障壁は、導電性ロッド12と
半導体マトリックス11との間の整流障壁の障壁ポテンシ
ャルに等しいかそれより高い障壁ポテンシャルを有する
べきである。白金シリサイドはＮ型シリコンと高いポテ
ンシャル障壁を有しそしてイットリウムシリサイドはＰ
型シリコンと高いポテンシャル障壁を有する。使用しう
る他のシリサイド形成金属としては、ニッケル、チタ
ン、タンタル、タングステン及びモリブデンが挙げられ
る。 第３図は、第2E図に例示されるような構造体から作製
された２極即ちダイオードデバイスを例示する。酸化シ
リコン15が本体10の主面の一部から除去されそして例え
ばＮ型シリコンに対するアンチモンでドープされた金か
ら成るオーミック接点25が被着される。 第４図は、第2E図に例示されるような構造体から作製
された電界効果トランジスタ（FET）を例示する。幾つ
かのロッドとオーミック接触状態にある接点部材20はこ
こでゲート接点部材として機能する。オーミック接点30
及び31が、ソース及びドレイン接点部材としてそれぞれ
機能するよう本体10の対抗する側面に作成される。ソー
ス接点30からドレイン接点31への電流は、ゲート接点部
材20の下側のシリコンマトリックスのチャネル領域を通
して流れる。チャネル領域にはゲート接点部材20と接触
する導電性ロッドが散在している。ロッドとシリコンマ
トリックスとの界面はショットキー整流接合であるか
ら、ゲート接点に適用されるポテンシャルをバイアスす
ることにより空乏帯域がシリコン中ロッドの各々に隣り
合って創成される。各空乏帯域はロッドとマトリックス
の界面からマトリックス中へと側方外側に延在する。こ
れら帯域において可動の電流キャリヤが存在しないこと
から、これら帯域はマトリックスの通常的にドープされ
たシリコンに比べて非常に高い抵抗を有する。従って、
電流の流れに対する有効チャネルは空乏帯域間の間隔に
よって決定される。 空乏帯域の寸法は、主として、シリコン中のキャリヤ
濃度とゲート接点20に適用されるバイアス電圧の大きさ
により決定される。マトリックスのシリコンのキャリヤ
濃度は、導電性ロッドに適用されるバイアス電圧が無い
状態では空乏帯域が小さく、チャネル領域の充分に小さ
い容積しか占有せず、以って複合体の抵抗即ちソース接
点からドレイン接点への電流への抵抗にほとんど乃至全
然影響を持たないよう設計される。溶融原材料から複合
体を引き上げる成長速度（ｖ）は、ロッドへの適当な逆
バイアス電圧の適用が空乏帯域がチャネルを横切って延
在するようロッドの周囲に空乏帯域を拡大するに充分で
あるようなロッド間の間隔（λ）を生成するように選定
される。それにより、チャネルは閉塞され、ソース及び
ドレイン間の電流を「ピンチオフ」しそしてデバイスを
オフに切り替える。 ここで記載したFETと従来型式のプレーナFETとの顕著
な相違は、チャネルの大きさである。上述したような共
晶複合体においては、ロッドは本体の上面から下面まで
連続している。従って、整流接合は、本体の厚み全体を
通して延在して、制御されるべき半導体材料の三次元容
積部を創成する。結果的に、これは、従来型式のプレー
ナFETにおけるような二次元チャネルと対照的である。
複合体の厚さは従来型式のプレーナFETにおけるチャネ
ルより何桁も大きいものと為し得るから、何桁も大きい
電流のスイッチングが可能となる。 実施例 本発明に従って作製されたデバイスの一例として、Si
−TaSi2共晶複合体が、チョクラルスキー結晶育成技術
によりチョクラルスキー結晶育成炉において融体から直
接成長せしめられた。シリコンとタンタルの原材料装入
物が石英坩堝内にグラファイトサセプタと共に置かれ
た。タンタルは原材料の5.5重量％であり、Si−TaSi2共
晶組成におけるシリコン対タンタルのモル比を与える。
原材料は燐でドープされた。原材料を共晶温度を超えて
rf加熱しそして原材料を均質にした後、（111）方位の
シリコン種晶を融体表面に降下した。複合体ボウルを融
体からアルゴン気流雰囲気中で20cm/hの成長速度におい
て引き上げた。生成ボウルは約0.5cm直径×12cm長さで
あった。シリコンマトリックス相は単結晶（111）方位
を有しそして粒界を含まなかった。ボウルは、２容積％
の導電性金属質TaSi2ロッドを有した。横断方向に切断
された主面において、複合体は単位cm2当たり1.6×106T
aSi2ロッドを含みそして平均ロッド直径（ｄ）は1.2μ
ｍであった。平均ロッド間間隔（λ）は7.9μｍであっ
た。ホール測定方式により測定したものとしてのシリコ
ンマトリックス中のキャリヤ濃度はボウルの一端での1.
1×1015cm-3から他端での1.1×1015cm-3まで変動した。
マトリックス中の電子移動度は約925cm2/v−secであっ
た。 ダイオードをボウルの500μｍ厚スライスから作製し
た。スライスをコロイダルシリカを用いて研磨して損傷
表面材料を除去した。0.2μｍ厚酸化シリコン皮膜層を
表面上に成長せしめた。酸化シリコン皮膜にホトレジス
トを被服しそして標準的なホトリトグラフ及びエッチン
グ技術を使用して127μｍ直径の開口を酸化シリコン皮
膜に形成した。ホトレジストを除去しそして700Å厚の
コバルト層を酸化シリコン層並びにその開口におけるス
ライスの露出面上に付着した。スライスを800℃の温度
で12秒間急速熱アニールすることにより処理した。先に
説明したように、コバルトは酸化シリコン皮膜における
開口内の露出シリコンと反応してコバルトシリサイド接
点を形成した。酸化シリコンを上被する未反応コバルト
をHNO3溶液においてエッチングにより除去した。コバル
トジシリサイドはTaSi2ロッドの露出端に対してオーミ
ック、メタリック接触を与え、他方マトリックスのシリ
コンとはショットキー障壁を形成した。コバルトジシリ
サイドとシリコンとの間のショットキー障壁は、TaSi2
ロッドとシリコンとの間のショットキー障壁より高い障
壁ポテンシャルを有した。オーミック接点を各デバイス
の本体の縁辺に隣り合って酸化シリコンをエッチングに
より除去しそして後金−アンチモン皮膜を付着しそして
合金化することにより形成した。コバルトジシリサイド
接点部材の面積とロッド密度に基づいて、ダイオードデ
バイスの有効領域は190本のロッドを含んだ。500μｍ厚
のデバイスに対して接合即ちジャンクション総計面積
は、3.6×10-3cm2であった。この面積はシリコンマトリ
ックスに対するコバルトジシリサイドの接触面積の約30
倍である。コバルトジシリサイドはタンタルジシリサイ
ドの場合よりシリコンに対して僅かに高いショットキー
障壁を与えるから（0.64eV対0.59eV）、電流−電圧及び
容量−電圧特性に対するコバルトジシリサイド−シリコ
ン接合の寄与は無視し得る。 ダイオードの電流−電圧及び容量−電圧特性を試験し
た。ダイオードは漏れ電流において理想的に低く、ブレ
ークダウン電圧は10vを超えた。ブレークダウンは、ソ
フトであり即ち穏やかでありそして約30vで起こった。S
i−TaSi2接合域に基づいての電流−電圧特性の分析は、
0.62eVのショットキー障壁ポテンシャルを湿した。デバ
イスの理想度係数はほぼ100％であり、従来型式のプレ
ーナダイオードに匹敵する。容量−電圧分析の結果、ジ
ャンクションは平面上ジャンクションとは違って、円筒
状ジャンクションに似た動作を示した。容量値はジャン
クション域全体が容量に寄与していることを照明した。 電子ビーム誘起電流（EBIC）技術をも使用して、ジャ
ンクション及び共晶複合体に関して調査を行なった。そ
の結果、ブレークダウン電圧よりはるかに低い値である
10v逆バイアスゲート電圧の使用で、各ロッドの周囲の
空乏域は0.8μｍから2.5μｍまで拡大しえた。2.5μｍ
において、複合体の空乏帯域容積分率は45％であり、
「ピンチオフ」を生ぜしめるにほぼ充分であった。抵抗
率の測定は、空乏帯域の容積分率を５％から10％に増大
すればデバイスの抵抗率を７倍増加するに充分であるこ
とを示した。EBIC測定技術はまた、ロッドが1270μｍ厚
のスライスを完全に貫いて伸延していることを照明し
た。 発明の効果 本発明は、半導体材料とそれと適当な共晶組成物を形
成する金属との導電性化合物を一方向凝固せしめるよう
チョクラルスキー技術を使用することにより生成された
共晶複合体を使用するというユニークな発明思想に立脚
している。FETの作製に対して三次元即ちバルク構造が
与えられ、ここではゲート構造はバルク半導体材料に対
するショットキー障壁の配列体であり、大量の電流を制
御することが出来る。
する導電性材料との共晶複合体を使用する、電界効果ト
ランジスターを含め半導体デバイス及びその製造方法に
関係する。 従来技術 従来形式のプレーナ半導体デバイス技術においては、
電界効果トランジスター（FET）のソース電極とドレイ
ン電極との間での電流の流れは、ゲート電極にゲート電
圧を適用することにより制御される。ゲート電圧は、ソ
ースとドレイン間のゲート領域の空乏層の厚さを増減
し、以ってデバイスの有効抵抗を変える。つまり、FET
は基本的に電圧制御型レジスタである。ソースとドレイ
ン間を流れる電流を著しく減少するためには、ゲート電
圧は空乏層の巾を電流通路の全巾に匹敵する寸法にまで
増大することが出来ねばならない。斯くして、実用目的
上、従来型式のプレーナ技術により作製されるFETの電
流チャネルは、約１〜10μｍに制限される。デバイス素
子のこれら物理的制約は制御され得る電流の量を制限す
る。 発明の概要 本発明は、半導体材料と当該半導体材料と共晶を形成
する導電性材料との共晶複合体を使用するという新たな
概念に基づく。 本発明は、導電性材料の個々のロッドの配列体と該ロ
ッド配列体を各ロッドを取り巻いて内部に配置した単結
晶半導体材料のマトリックスから成る、該半導体材料と
該導電性材料との共晶組織を有し、そしてロッドと半導
体材料の界面において整流障壁を形成する本体にして、
前記ロッド配列体のロッドが本体全体に分布せしめられ
且つ本体の第１主面から該第１主面に全般に平行な第２
主面まで伸延し、該ロッドが互にほぼ平行に且つ該第１
及び第２主面を横断し、そして各ロッドが前記第１主面
において露出する一端を具備する本体と、前記複数のロ
ッドと該ロッドの各々の前記一端においてオーミック接
触をなすゲート接点部材と、前記マトリックス半導体材
料とオーミック接触をなすソース接点部と、前記マトリ
ックス半導体材料とオーミック接触をなすドレイン接点
部材とを備え、前記ソース接点部材から前記ドレイン接
点部材へとマトリックス半導体材料を通してその電流流
れが前記ゲート接点部材に適用されるバイアス条件によ
り制御される電気効果トランジスタを提供する。 本発明はまた、半導体材料と導電性材料の共晶組成物
の構成成分を含有する原材料にして、該構成成分が共晶
組成におけるのとほぼ同じ比率で原材料中に存在するよ
うな原材料を用意し、原材料を共晶組成を超える温度に
加熱して溶融原材料を形成し、溶融原材料の表面に半導
体材料の単結晶種晶を接触し、単結晶種晶を引き上げそ
して半導体材料と導電性材料の複合体材にして、導電性
材料の個々のロッドの配列体を内部に配置した単結晶半
導体材料のマトリックスから実質なり、ロッドと半導体
材料の界面において整流障壁を形成しそしてロッドが引
き上げ方向にほぼ平行に配向される部分を有する複合体
材を引き上げ、前記複合体材部分から、導電性材料の個
々のロッドの配列体を内部に有する半導体材料のマトリ
ックスを含む本体にして、各ロッドが本体表面において
マトリックス半導体材料により取り巻かれる一端を有す
るように引き上げ方向を横断する表面を具備する本体を
取り出し、第１導電性接点部材を前記表面において複数
のロッドとそれらの一端にてオーミック接触状態で形成
しそして第２導電性接点部材をマトリックスの半導体材
料とオーミック接触状態で形成することを包含する半導
体デバイスの製造方法を提供する。 本発明は更に、引き上げ方向を横断する本体表面にお
いてゲート接点部材を複数のロッドとそれらの一端にて
オーミック接触状態で形成し、ソース接点部材を前記表
面を横断する方向の本体第１側面とオーミック接触状態
で被着し、そしてドレイン接点部材を該本体の第１側面
にほぼ平行な第２側面とオーミック接触状態で被着する
ことを包含する電界効果トランジスタの製造方法をも提
供する。 発明の具体的説明 本発明に従うデバイスを作製するに当たり、半導体材
料と導電性材料との共晶組成の成分を含む原材料（チャ
ージ）が用意される。半導体相がマトリックス相であり
そして導電性材料が少量の副次相であるような幾つかの
共晶系の任意のものが使用される。これら系は、例えば
Ge−MGe2,Si−MSi2及びGaAs−MAs（ここでＭは金属）の
形と為し得る。半導体材料と導電性材料との共晶組成に
対して適正比率で各成分を含有する原材料は、適当な坩
堝で溶解されそして後一方向凝固せしめられる。 詳しくは、チョクラルスキー結晶成長技術が使用さ
れ、ここでは半導体材料の単結晶種晶が原材料の溶融表
面と接触状態に降下されそして種晶が上方に引き上げら
れる。半導体材料とそれと共晶を形成する導電性材料と
の複合体から成るボウルは、導電性材料ロッドを内部に
配置した単結晶マトリックスの形態にある。半導体材料
のマトリックスは、種晶と同じ結晶配向を有しそしてロ
ッドは全般に引き上げ方向と平行に伸延する。 図面を参照されたい。説明の便宜上、一部は誇張して
示してある。 第１図は、上述のようにして成長せしめられたボウル
から切り出された部片即ち共晶組織を有する本体10の一
部を示す、本体10は、実質上、半導体材料マトリックス
11と、半導体材料と共晶組成を形成する導電性材料ロッ
ドの配列体12とから成る。第１図に例示されるように、
本体10の上下主面は種晶引き上げ方向を横断しての切断
の結果生じた面である。側面はロッドと平行に切断する
ことにより形成される。各ロッドは、上方主面から下方
主面まで垂直に伸延している。ロッドは、必ずしも完全
円形断面である必要はなくまた必ずしも完全に平行であ
る必要はない。しかし、ロッドは各独立した要素であっ
て相互連結していない。他方、半導体マトリックス11
は、完全に相互連結され且つ独立したロッドの各々を取
り巻いている。 融体の半導体材料は、ロッド12と半導体マトリックス
11との間にショットキーバリヤーが形成されるようＮ型
或いはＰ型いずれかの導電型付与物質でドープされる。
半導体材料中のキャリヤ濃度は1014〜1016cm-3である。
本体10におけるロッド12の容積分率は0.5〜35％の範囲
とすべきである。共晶凝固により形成される複合体のロ
ッド間の間隔は、λ2v＝定数（ここで、λは平均ロッド
間間隔であり、Ｖは成長速度であり、そして定数は特定
の共晶系の固有値である）により与えられる。ロッド直
径（ｄ）は、ロッド間の間隔（λ）と特定共晶系の共晶
相図により決定されるものとしてのロッドの容積分率の
積に関係づけられる。適当なデバイス構造として、ロッ
ド間の間隔（λ）は１〜50μｍの範囲とすべきであり、
そしてロッド直径（ｄ）は0.1〜15μｍの範囲とすべき
である。 第2A−2E図は、第１図に例示したような、導電性材料
ロッド12の配列体を内部に配置した半導体材料のマトリ
ックス11から成る共晶組織を有する本体10からのデバイ
スの作製段階を例示する。説明目的上、半導体マトリッ
クス11は単結晶シリコンからなり、そして導電性材料ロ
ッド12はSi−TaSi2共晶組成物から成長せしめられたタ
ンタルシリサイド（TaSi2）から成るものとして説明す
る。他の適当なシリコン−シリサイド共晶系の例は、シ
リコン−タングステンシリサイド、シリコン−ニオブシ
リサイド、シリコン−ジルコニウムシリサイドおよびシ
リコン−クロムシリサイドである。 表面損傷を除去するべく本体の表面の適当な研磨後、
本体は第2A図に例示されるように、上方主面上に酸化シ
リコンの接着層15を形成するべく湿り酸素中で処理され
る。標準的なホトレジスト材16が酸化シリコン被覆層15
上に被服される。公知のホトリトグラフィマスキング及
びエッチング技術を使用することにより、開口がホトレ
ジスト層16に形成されそして後開口17が酸化シリコン層
15にエッチングにより形成される。その後、ホトレジス
ト材は除去される。第2B図に例示されるように、シリコ
ンマトリックス11により取り巻かれた導電性材料ロッド
12の幾つかの端面は上方主面の被覆されていない帯域に
おいて露出している。 シリコンと導電性化合物を形成する適当な金属特には
コバルトの皮膜19が、第2C図に例示されるように、酸化
シリコン層15上にそしてまた開口17における本体表面上
に付着される。その後、本体は約800℃の温度で約12秒
間加熱することにより急速熱アニール処理を施されて、
シリコンと接触状態のコバルトをシリコンと反応せしめ
そして第2D図に例示されるように、コバルトジシリサイ
ドから成る導電性部位（接点部材と言う）を形成する。
酸化シリコン上のコバルトは反応せずコバルトのまま残
る。この未反応コバルトは、コバルトを侵食するが、コ
バルトジシリサイドに大きな影響を与えない適当な化学
的エッチングにより除去される。 第2E図に例示される生成構造体において、コバルトジ
シリサイド接点部材20はTaSi2ロッド12の幾つかの端と
オーミック接触を形成する。コバルトジシリサイド接点
部材20とマトリックス11のシリコンとの界面は、ショッ
トキー整流障壁である。接点部材20と半導体マトリック
ス11との間に形成される整流障壁は、導電性ロッド12と
半導体マトリックス11との間の整流障壁の障壁ポテンシ
ャルに等しいかそれより高い障壁ポテンシャルを有する
べきである。白金シリサイドはＮ型シリコンと高いポテ
ンシャル障壁を有しそしてイットリウムシリサイドはＰ
型シリコンと高いポテンシャル障壁を有する。使用しう
る他のシリサイド形成金属としては、ニッケル、チタ
ン、タンタル、タングステン及びモリブデンが挙げられ
る。 第３図は、第2E図に例示されるような構造体から作製
された２極即ちダイオードデバイスを例示する。酸化シ
リコン15が本体10の主面の一部から除去されそして例え
ばＮ型シリコンに対するアンチモンでドープされた金か
ら成るオーミック接点25が被着される。 第４図は、第2E図に例示されるような構造体から作製
された電界効果トランジスタ（FET）を例示する。幾つ
かのロッドとオーミック接触状態にある接点部材20はこ
こでゲート接点部材として機能する。オーミック接点30
及び31が、ソース及びドレイン接点部材としてそれぞれ
機能するよう本体10の対抗する側面に作成される。ソー
ス接点30からドレイン接点31への電流は、ゲート接点部
材20の下側のシリコンマトリックスのチャネル領域を通
して流れる。チャネル領域にはゲート接点部材20と接触
する導電性ロッドが散在している。ロッドとシリコンマ
トリックスとの界面はショットキー整流接合であるか
ら、ゲート接点に適用されるポテンシャルをバイアスす
ることにより空乏帯域がシリコン中ロッドの各々に隣り
合って創成される。各空乏帯域はロッドとマトリックス
の界面からマトリックス中へと側方外側に延在する。こ
れら帯域において可動の電流キャリヤが存在しないこと
から、これら帯域はマトリックスの通常的にドープされ
たシリコンに比べて非常に高い抵抗を有する。従って、
電流の流れに対する有効チャネルは空乏帯域間の間隔に
よって決定される。 空乏帯域の寸法は、主として、シリコン中のキャリヤ
濃度とゲート接点20に適用されるバイアス電圧の大きさ
により決定される。マトリックスのシリコンのキャリヤ
濃度は、導電性ロッドに適用されるバイアス電圧が無い
状態では空乏帯域が小さく、チャネル領域の充分に小さ
い容積しか占有せず、以って複合体の抵抗即ちソース接
点からドレイン接点への電流への抵抗にほとんど乃至全
然影響を持たないよう設計される。溶融原材料から複合
体を引き上げる成長速度（ｖ）は、ロッドへの適当な逆
バイアス電圧の適用が空乏帯域がチャネルを横切って延
在するようロッドの周囲に空乏帯域を拡大するに充分で
あるようなロッド間の間隔（λ）を生成するように選定
される。それにより、チャネルは閉塞され、ソース及び
ドレイン間の電流を「ピンチオフ」しそしてデバイスを
オフに切り替える。 ここで記載したFETと従来型式のプレーナFETとの顕著
な相違は、チャネルの大きさである。上述したような共
晶複合体においては、ロッドは本体の上面から下面まで
連続している。従って、整流接合は、本体の厚み全体を
通して延在して、制御されるべき半導体材料の三次元容
積部を創成する。結果的に、これは、従来型式のプレー
ナFETにおけるような二次元チャネルと対照的である。
複合体の厚さは従来型式のプレーナFETにおけるチャネ
ルより何桁も大きいものと為し得るから、何桁も大きい
電流のスイッチングが可能となる。 実施例 本発明に従って作製されたデバイスの一例として、Si
−TaSi2共晶複合体が、チョクラルスキー結晶育成技術
によりチョクラルスキー結晶育成炉において融体から直
接成長せしめられた。シリコンとタンタルの原材料装入
物が石英坩堝内にグラファイトサセプタと共に置かれ
た。タンタルは原材料の5.5重量％であり、Si−TaSi2共
晶組成におけるシリコン対タンタルのモル比を与える。
原材料は燐でドープされた。原材料を共晶温度を超えて
rf加熱しそして原材料を均質にした後、（111）方位の
シリコン種晶を融体表面に降下した。複合体ボウルを融
体からアルゴン気流雰囲気中で20cm/hの成長速度におい
て引き上げた。生成ボウルは約0.5cm直径×12cm長さで
あった。シリコンマトリックス相は単結晶（111）方位
を有しそして粒界を含まなかった。ボウルは、２容積％
の導電性金属質TaSi2ロッドを有した。横断方向に切断
された主面において、複合体は単位cm2当たり1.6×106T
aSi2ロッドを含みそして平均ロッド直径（ｄ）は1.2μ
ｍであった。平均ロッド間間隔（λ）は7.9μｍであっ
た。ホール測定方式により測定したものとしてのシリコ
ンマトリックス中のキャリヤ濃度はボウルの一端での1.
1×1015cm-3から他端での1.1×1015cm-3まで変動した。
マトリックス中の電子移動度は約925cm2/v−secであっ
た。 ダイオードをボウルの500μｍ厚スライスから作製し
た。スライスをコロイダルシリカを用いて研磨して損傷
表面材料を除去した。0.2μｍ厚酸化シリコン皮膜層を
表面上に成長せしめた。酸化シリコン皮膜にホトレジス
トを被服しそして標準的なホトリトグラフ及びエッチン
グ技術を使用して127μｍ直径の開口を酸化シリコン皮
膜に形成した。ホトレジストを除去しそして700Å厚の
コバルト層を酸化シリコン層並びにその開口におけるス
ライスの露出面上に付着した。スライスを800℃の温度
で12秒間急速熱アニールすることにより処理した。先に
説明したように、コバルトは酸化シリコン皮膜における
開口内の露出シリコンと反応してコバルトシリサイド接
点を形成した。酸化シリコンを上被する未反応コバルト
をHNO3溶液においてエッチングにより除去した。コバル
トジシリサイドはTaSi2ロッドの露出端に対してオーミ
ック、メタリック接触を与え、他方マトリックスのシリ
コンとはショットキー障壁を形成した。コバルトジシリ
サイドとシリコンとの間のショットキー障壁は、TaSi2
ロッドとシリコンとの間のショットキー障壁より高い障
壁ポテンシャルを有した。オーミック接点を各デバイス
の本体の縁辺に隣り合って酸化シリコンをエッチングに
より除去しそして後金−アンチモン皮膜を付着しそして
合金化することにより形成した。コバルトジシリサイド
接点部材の面積とロッド密度に基づいて、ダイオードデ
バイスの有効領域は190本のロッドを含んだ。500μｍ厚
のデバイスに対して接合即ちジャンクション総計面積
は、3.6×10-3cm2であった。この面積はシリコンマトリ
ックスに対するコバルトジシリサイドの接触面積の約30
倍である。コバルトジシリサイドはタンタルジシリサイ
ドの場合よりシリコンに対して僅かに高いショットキー
障壁を与えるから（0.64eV対0.59eV）、電流−電圧及び
容量−電圧特性に対するコバルトジシリサイド−シリコ
ン接合の寄与は無視し得る。 ダイオードの電流−電圧及び容量−電圧特性を試験し
た。ダイオードは漏れ電流において理想的に低く、ブレ
ークダウン電圧は10vを超えた。ブレークダウンは、ソ
フトであり即ち穏やかでありそして約30vで起こった。S
i−TaSi2接合域に基づいての電流−電圧特性の分析は、
0.62eVのショットキー障壁ポテンシャルを湿した。デバ
イスの理想度係数はほぼ100％であり、従来型式のプレ
ーナダイオードに匹敵する。容量−電圧分析の結果、ジ
ャンクションは平面上ジャンクションとは違って、円筒
状ジャンクションに似た動作を示した。容量値はジャン
クション域全体が容量に寄与していることを照明した。 電子ビーム誘起電流（EBIC）技術をも使用して、ジャ
ンクション及び共晶複合体に関して調査を行なった。そ
の結果、ブレークダウン電圧よりはるかに低い値である
10v逆バイアスゲート電圧の使用で、各ロッドの周囲の
空乏域は0.8μｍから2.5μｍまで拡大しえた。2.5μｍ
において、複合体の空乏帯域容積分率は45％であり、
「ピンチオフ」を生ぜしめるにほぼ充分であった。抵抗
率の測定は、空乏帯域の容積分率を５％から10％に増大
すればデバイスの抵抗率を７倍増加するに充分であるこ
とを示した。EBIC測定技術はまた、ロッドが1270μｍ厚
のスライスを完全に貫いて伸延していることを照明し
た。 発明の効果 本発明は、半導体材料とそれと適当な共晶組成物を形
成する金属との導電性化合物を一方向凝固せしめるよう
チョクラルスキー技術を使用することにより生成された
共晶複合体を使用するというユニークな発明思想に立脚
している。FETの作製に対して三次元即ちバルク構造が
与えられ、ここではゲート構造はバルク半導体材料に対
するショットキー障壁の配列体であり、大量の電流を制
御することが出来る。
【図面の簡単な説明】
第１図は、導電性ロッドを内部に配置した半導体材料マ
トリックスを含む共晶組織を有する本体の一部の斜視図
である。 第2A、2B、2C、2D及び2E図は、本発明に従う半導体デバ
イス作製プロセスの段階を示す断面図である。 第３図は、第１図の本体を使用するダイオードの斜視図
である。 第４図は、第１図の本体を使用する本発明に従う電界効
果トランジスタの斜視図である。 10:本体 11:半導体材料マトリックス 12:導電性材料ロッド 15:酸化シリコン皮膜 16:ホトレジスト層 17:開口 19:金属皮膜 20:接点部材 25:オーミック接点 30、31:ソース、ドレイン接点
トリックスを含む共晶組織を有する本体の一部の斜視図
である。 第2A、2B、2C、2D及び2E図は、本発明に従う半導体デバ
イス作製プロセスの段階を示す断面図である。 第３図は、第１図の本体を使用するダイオードの斜視図
である。 第４図は、第１図の本体を使用する本発明に従う電界効
果トランジスタの斜視図である。 10:本体 11:半導体材料マトリックス 12:導電性材料ロッド 15:酸化シリコン皮膜 16:ホトレジスト層 17:開口 19:金属皮膜 20:接点部材 25:オーミック接点 30、31:ソース、ドレイン接点
フロントページの続き
(72)発明者 ウォルター・エル・ブロス・ザ・サード
米国カリフォルニア州パロスベルデス、
ビーチゲイト・ロード27930
(56)参考文献 特開 昭57−160172（ＪＰ，Ａ)
特開 昭58−148463（ＪＰ，Ａ)
特開 昭57−180184（ＪＰ，Ａ)
特開 昭62−2666（ＪＰ，Ａ)
米国特許4371406（ＵＳ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．導電性材料の個々のロッドの配列体と該ロッド配列
体を各ロッドを取り巻いて内部に配置した単結晶半導体
材料のマトリックスから成る、該半導体材料と該導電性
材料との共晶組織を有し、そしてロッドと半導体材料の
界面において整流障壁を形成する本体にして、前記ロッ
ド配列体のロッドが本体全体に分布せしめられ且つ本体
の第１主面から該第１主面に全般に平行な第２主面まで
伸延し、該ロッドが互いにほぼ平行に且つ該第１及び第
２主面を横断し、そして各ロッドが前記第１主面におい
て露出する一端を具備する本体と、 前記複数のロッドと該ロッドの各々の前記一端において
オーミック接触をなすゲート接点部材と、 前記マトリックス半導体材料とオーミック接触をなすソ
ース接点部材と、 前記マトリックス半導体材料とオーミック接触をなすド
レイン接点部材と を備え、前記ソース接点部材から前記ドレイン接点部材
へとマトリックス半導体材料を通しての電流流れが前記
ゲート接点部材に適用されるバイアス条件により制御さ
れる電界効果トランジスタ。 ２．導電性材料が、金属とマトリックス半導体材料との
或いは金属と該半導体材料の構成元素との導電性化合物
であり、該導電性化合物と半導体材料とが共晶組成物の
成分を構成する特許請求の範囲第１項記載の電界効果ト
ランジスタ。 ３．半導体材料がシリコン、ゲルマニウム及びIII−Ｖ
族化合物半導体材料から選択される特許請求の範囲第１
項記載の電界効果トランジスタ。 ４．半導体材料がシリコンでありそして導電性材料がタ
ンタル、タングステン、ニオブ、ジルコニウム及びクロ
ムから成る群から選択される金属のシリサイドである特
許請求の範囲第３項記載の電界効果トランジスタ。 ５．本体におけるロッド配列体の容積分率が0.5〜35％
である特許請求の範囲第１項記載の電界効果トランジス
タ。 ６．各ロッドの直径が0.1〜15μｍの範囲にあり、そし
て隣り合うロッド間の間隔が１〜50μｍの範囲にある特
許請求の範囲第５項記載の電界効果トランジスタ。 ７．ゲート接点部材が第１主面において複数のロッドの
各々とオーミック接触をなしそしてマトリックス半導体
材料と整流接触をなす特許請求の範囲第１項記載の電界
効果トランジスタ。 ８．ゲート接点部材とマトリックス半導体材料との間の
整流障壁の障壁ポテンシャルがロッドとマトリックス半
導体材料との間の整流障壁の障壁ポテンシャル以上であ
る特許請求の範囲第７項記載の電界効果トランジスタ。 ９．ゲート接点部材が第１主面において複数のロッドの
各々と低抵抗オーミック接触をなしそして隣り合うマト
リックス半導体材料と整流接触をなし、 ソース接点部材が第１及び第２主面に直交しかつロッド
に平行な本体の第１側面においてマトリックス半導体材
料と接触状態にあり、そして ドレイン接点部材が前記第１側面に平行な本体の第２側
面においてマトリックス半導体材料と接触状態にあり、 それにより、電流が該ソース接点部材から該ドレイン接
点部材へと前記ゲート接点部材に適用されるバイアス電
位により確立される各ロッド周囲の空乏帯域の間を流れ
る特許請求の範囲第１項記載の電界効果トランジスタ。 １０．ゲート接点部材がコバルト、白金、イットリウ
ム、チタン、タンタル、タングステン、及びモリブデン
からなる群から選択される金属とマトリックス半導体材
料との導電性化合物である特許請求の範囲第１項記載の
電界効果トランジスタ。 １１．半導体材料と導電性材料の共晶組成物の構成成分
を含有する原材料にして、該構成成分が共晶組成におけ
るのとほぼ同比率で原材料中に存在するような原材料を
用意し、 原材料を共晶組成を超える温度に加熱して溶融原材料を
形成し、 溶融原材料の表面に半導体材料の単結晶種晶を接触し、 単結晶種晶を引き上げそして半導体材料と導電性材料の
複合体材にして、導電性材料の個々のロッドの配列体を
内部に配置した単結晶半導体材料のマトリックスから実
質なり、ロッドと半導体材料の界面において整流障壁を
形成しそしてロッドが引き上げ方向にほぼ平行に配向さ
れる部分を有する複合体材を引き上げ、 前記複合体材部分から、導電性材料の個々のロッドの配
列体を内部に有する半導体材料のマトリックスを含む本
体にして、各ロッドが本体表面においてマトリックス半
導体材料により取り巻かれる一端を有するよう引き上げ
方向を横断する表面を具備する本体を取り出し、 第１導電性接点部材を前記表面において複数のロッドと
それらの一端にてオーミック接触状態で形成し、そして 第２導電性接点部材をマトリックスの半導体材料とオー
ミック接触状態で形成する ことを包含する半導体デバイスの製造方法。 １２．導電性材料が、金属と半導体材料との或いは金属
と該半導体材料の構成元素との導電性化合物である特許
請求の範囲第11項記載の方法。 １３．半導体材料がシリコン、ゲルマニウム及びIII−
Ｖ族化合物半導体材料から選択され、そして第１金属が
タンタル、タングステン、ニオブ、ジルコニウム及びク
ロムから成る群から選択される特許請求の範囲第12項記
載の方法。 １４．本体における導電性化合物から成るロッド配列体
の容積分率が0.5〜35％である特許請求の範囲第13項記
載の方法。 １５．各ロッドの直径が0.1〜15μｍの範囲にありそし
て隣り合うロッド間の間隔が１〜50μｍの範囲にある特
許請求の範囲第14項記載の方法。 １６．半導体材料がシリコンでありそして導電性材料が
シリコンと、シリコンとシリサイド形成金属の導電性化
合物である特許請求の範囲第11項記載の方法。 １７．金属がタンタル、タングステン、ニオブ、ジルコ
ニウム及びクロムから成る群から選択される特許請求の
範囲第16項記載の方法。 １８．本体における金属シリサイドから成るロッド配列
体の容積分率が0.5〜35％である特許請求の範囲第17項
記載の方法。 １９．各ロッドの直径が0.1〜15μｍの範囲にありそし
て隣り合うロッド間の間隔が１〜50μｍの範囲にある特
許請求の範囲第18項記載の方法。 ２０．第１導電性接点部材が本体主面において複数のロ
ッドの各々とオーミック接触状態にあり、そしてマトリ
ックスのシリコンと整流接触状態にある特許請求の範囲
第19項記載の方法。 ２１．半導体材料と導電性材料の共晶組成物の構成成分
を含有する原材料にして、該構成成分が共晶組成におけ
るのとほぼ同じ比率で原材料中に存在するような原材料
を用意し、 原材料を共晶組成を超える温度に加熱して溶融原材料を
形成し、 溶融原材料の表面に半導体材料の単結晶種晶を接触し、 単結晶種晶を引き上げそして半導体材料と導電性材料の
複合体材にして、導電性材料の個々のロッドの配列体を
内部に配置した単結晶半導体材料のマトリックスから実
質なり、ロッドと半導体材料の界面において整流障壁を
形成しそしてロッドが引き上げ方向にほぼ平行に配向さ
れる部分を有する複合体材を引き上げ、 前記複合体材部分から、導電性材料の個々のロッドの配
列体を内部に有する半導体材料のマトリックスを含む本
体にして、各ロッドが本体表面においてマトリックス半
導体材料により取り巻かれる一端を有するよう引き上げ
方向を横断する表面を具備する本体を取り出し、 ゲート接点部材を前記表面において複数のロッドとそれ
らの一端にてオーミック接触状態で形成し、 ソース接点部材を前記表面を横断する方向の本体第１側
面とオーミック接触状態で被着し、そして ドレイン接点部材を該本体の第１側面にほぼ平行な第２
側面とオーミック接触状態で被着する ことを包含する電界効果トランジスタの製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94037186A | 1986-12-11 | 1986-12-11 | |
| US940371 | 1986-12-11 | ||
| US06/941,478 US4984037A (en) | 1986-12-11 | 1986-12-11 | Semiconductor device with conductive rectifying rods |
| US941478 | 1986-12-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63160375A JPS63160375A (ja) | 1988-07-04 |
| JP2665752B2 true JP2665752B2 (ja) | 1997-10-22 |
Family
ID=27130134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62311147A Expired - Lifetime JP2665752B2 (ja) | 1986-12-11 | 1987-12-10 | 電界効果トランジスタ及びその製造方法並びに半導体デバイスの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0271346B1 (ja) |
| JP (1) | JP2665752B2 (ja) |
| DE (1) | DE3751278T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5292689A (en) * | 1992-09-04 | 1994-03-08 | International Business Machines Corporation | Method for planarizing semiconductor structure using subminimum features |
| US20050121691A1 (en) | 2003-12-05 | 2005-06-09 | Jean-Luc Morand | Active semiconductor component with a reduced surface area |
| FR2880193A1 (fr) * | 2004-12-23 | 2006-06-30 | St Microelectronics Sa | Diode schottky a barriere verticale |
| CN109728077B (zh) * | 2017-10-31 | 2021-12-14 | 联华电子股份有限公司 | 一种半导体元件 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371406A (en) | 1965-09-28 | 1983-02-01 | Li Chou H | Solid-state device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2501913A1 (fr) * | 1981-03-10 | 1982-09-17 | Thomson Csf | Transistor a effet de champ de type planar comportant des electrodes a puits metallises et procede de fabrication de ce transistor |
| JPS57180184A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Manufacturing method for fet |
| JPS58148463A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | Ｍｅｓ型電界効果トランジスタ |
| JPS622666A (ja) * | 1985-06-28 | 1987-01-08 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
-
1987
- 1987-12-10 EP EP87310889A patent/EP0271346B1/en not_active Expired - Lifetime
- 1987-12-10 DE DE19873751278 patent/DE3751278T2/de not_active Expired - Lifetime
- 1987-12-10 JP JP62311147A patent/JP2665752B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371406A (en) | 1965-09-28 | 1983-02-01 | Li Chou H | Solid-state device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3751278D1 (de) | 1995-06-08 |
| JPS63160375A (ja) | 1988-07-04 |
| EP0271346B1 (en) | 1995-05-03 |
| EP0271346A3 (en) | 1989-11-02 |
| DE3751278T2 (de) | 1996-01-25 |
| EP0271346A2 (en) | 1988-06-15 |
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