JP2664251B2 - Error correction device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル情報信号の符号誤り訂正装置に係
り、特に符号誤りが多く発生する場合にも高い誤り訂正
能力を得ることが可能な誤り訂正装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a code error correction device for a digital information signal, and more particularly to an error correction device capable of obtaining a high error correction capability even when many code errors occur. Related to the device.
従来の訂正能力の高い符号誤り訂正装置は、特開昭57
−10561号公報記載のように、伝送データを２重に符号
化し、第２の誤り訂正ブロツクを復号した後、訂正でき
ない誤りについてはそのブロツク内の各ワードにポイン
タを付加し、第１の誤り訂正ブロツク復号時にこのポイ
ンタの状態を判別することにより誤り訂正能力を高める
とともに、誤り検出ミス、誤訂正の発生を防止するよう
になつていた。A conventional code error correction device having a high correction capability is disclosed in
As described in Japanese Patent Application Laid-Open No. 10561, after transmission data is double-encoded and a second error correction block is decoded, for an error that cannot be corrected, a pointer is added to each word in the block and the first error is corrected. By judging the state of this pointer at the time of decoding the correction block, the error correction capability is enhanced, and the occurrence of error detection errors and erroneous corrections is prevented.
この誤り訂正装置の訂正能力をさらに向上させる方法
として、例えば特開昭63−211923号記載のように、同一
信号ブロックを複数回伝送し、第１回目の受信信号で誤
りと判断されたデータについては、２回目以降の該当す
るデータで置き換え、データの誤りを減少させるように
していた。As a method of further improving the correction capability of this error correction device, for example, as described in Japanese Patent Application Laid-Open No. 63-219923, the same signal block is transmitted a plurality of times, and the data determined to be erroneous in the first received signal is used. Was replaced with the corresponding data from the second time onward to reduce data errors.
上記従来技術は、誤り量が比較的少なく、複数回デー
タを伝送することにより、少なくとも１回はデータが正
しく送られる場合には有効である。しかし、この従来技
術を適用しなければならない系は極端にデータ誤りが多
い系であることがほとんどであり、全てのブロックが誤
るほどのデータ誤りがある場合も十分考えられる。この
ような伝送信号に対しても、可能な限り確からしい信号
を集めて積符号ブロックを形成し、外符号の復号を行う
必要がある。例えば、D2フォーマットのディジタルVTR
におけるオーディオデータでは、第１回目のブロックの
データは、磁気テープ上のトラックの終端付近に記録
し、第２回目のブロックのデータは、次のトラックの先
端付近に記録しているが、再生ヘッドのトラッキングの
安定性から考えると、トラックの終端、すなわち、第１
回目のデータの方がより確からしいデータとなる。とこ
ろが、本従来例では、第１回目のデータが誤りであると
判断された場合には、第２回目のデータが誤りであって
も第２回目のデータを採用してしまう。そのため、より
確からしいデータを消去してしまい、第１回目のデータ
であれば外符号で訂正できた信号を第２回目のデータを
採用したために訂正不能となってしまうような場合もあ
った。本発明の目的は、上記した従来技術の欠点をなく
し、複数回伝送したデータを全てのブロックに訂正不能
な誤りが存在する場合であっても、より確からしいデー
タを選択して積符号ブロックを構成し、外符号での訂正
能力を高めることにある。また、訂正可能な誤りを含む
ブロックが２回以上伝送された場合でも、そのうちで、
最も確からしいブロックのデータを採用することによ
り、外符号による訂正を極力可能にすることにある。The above prior art is effective when the amount of error is relatively small and data is transmitted at least once correctly by transmitting data a plurality of times. However, a system to which this prior art must be applied is a system in which data errors are extremely large in most cases, and a case where data errors are so large that all blocks are erroneous can be sufficiently considered. Even for such a transmission signal, it is necessary to collect signals as likely as possible to form a product code block and decode the outer code. For example, a digital VTR in D2 format
In the audio data of the first block, the data of the first block is recorded near the end of the track on the magnetic tape, and the data of the second block is recorded near the end of the next track. Considering the tracking stability of the track, the end of the track, that is, the first
The second data is more likely data. However, in this conventional example, if it is determined that the first data is erroneous, the second data is used even if the second data is erroneous. For this reason, more probable data may be erased, and in the case of the first data, a signal that can be corrected by the outer code may not be corrected because the second data is used. An object of the present invention is to eliminate the above-mentioned disadvantages of the prior art, and to select a more likely data and to set a product code block even when an uncorrectable error exists in all blocks of data transmitted multiple times. And to improve the correction capability of the outer code. Even if a block containing a correctable error is transmitted more than once,
The object of the present invention is to make correction by an outer code as possible as possible by adopting the data of the most probable block.
［課題を解決するための手段］ 上記目的は、複数受信される信号のうち、第１回目の
信号が誤りであるかどうかを判断するだけでなく、２回
目以降の信号が誤りであるかを判断し、誤りの最も少な
いデータを採用することにより達成される。[Means for Solving the Problems] The object of the present invention is not only to determine whether the first signal among plural received signals is erroneous, but also to determine whether the second and subsequent signals are erroneous. Judgment is achieved by employing the data with the least error.
［作用］ 本方法によれば、複数回伝送されたデータのうち、最
も確からしいデータを集めて積符号を形成するため、外
符号で正しく訂正される可能性が高くなる。[Operation] According to the present method, since the most probable data among the data transmitted a plurality of times is collected to form a product code, the possibility of being correctly corrected by the outer code increases.
以下、図面を用いて、本発明の実施例を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第２図は、本発明の誤り訂正回路の入力信号である積
符号ブロツクの概略図であり、図中13は信号群,14は外
符号群,15は内符号群である。マトリツクス状に整理さ
れた信号群13の図中縦方向第１列に並んでいる信号要素
a11,a21,−,am1に対して、リードソロモン法等の手法に
より、外符号α11,α21−αk1が付加されている。第２
列以下の信号要素に対しても、同様の手法により外符号
が付加されている。一方、信号群13の図中水平方向に並
んでいる信号要素、a11,a12−a1nに対して、やはりリー
ドソロモン法等の手法により内符号β11−β1lが付加さ
れている。内符号は、第２列以下、および外符号14に対
しても付加されている。この信号群13,外符号14,および
内符号15より、積符号ブロツクが構成されている。FIG. 2 is a schematic diagram of a product code block which is an input signal of the error correction circuit of the present invention, in which 13 is a signal group, 14 is an outer code group, and 15 is an inner code group. Signal elements arranged in the first vertical column in the figure of the signal group 13 arranged in a matrix
Outer codes α 11 , α 21 −α k1 are added to a 11 , a 21 , −, and am 1 by a method such as the Reed-Solomon method. Second
An outer code is added to the signal elements below the column by the same method. On the other hand, drawing signal elements are arranged in the horizontal direction of the signal group 13 for a 11, a 12 -a 1n, are also added internal code beta 11-beta 1l by a technique such as Reed-Solomon method. The inner code is also added to the second and lower columns and the outer code 14. The signal group 13, outer code 14, and inner code 15 form a product code block.
第３図は、本発明の実施例による誤り訂正回路のブロ
ツク図である。入力より第１の積符号ブロツクが入力さ
れ、内符号複合回路21で内符号により誤り検出、訂正が
行われる。誤り検出、訂正後の第１の積符号ブロック信
号は、積符号ブロック記憶回路22に保持される。その
後、第２の積符号ブロツクに対して内符号復号回路21で
誤り検出，訂正を行い、第２の積符号ブロツクで訂正不
能な信号にエラーフラグをたてる。このエラーフラグが
ない信号のみを積符号ブロツク記憶回路22に上書きする
ように、エラーフラグを25で反転して上書き許可信号に
入力し、誤りのない第２の積符号ブロツクのデータを上
書きする。FIG. 3 is a block diagram of an error correction circuit according to an embodiment of the present invention. The first product code block is input from the input, and the inner code composite circuit 21 performs error detection and correction by the inner code. The first product code block signal after error detection and correction is held in the product code block storage circuit 22. Thereafter, the inner code decoding circuit 21 performs error detection and correction on the second product code block, and sets an error flag for a signal that cannot be corrected by the second product code block. The error flag is inverted at 25 and input to the overwrite permission signal so that only the signal without the error flag is overwritten in the product code block storage circuit 22, and the data of the error-free second product code block is overwritten.
このようにして作成された積符号ブロックに対して、
外符号複合回路24で誤り訂正を行い、出力する。For the product code block created in this way,
The outer code composite circuit 24 corrects the error and outputs the result.
この一連の信号処理での符号ブロックのデータの変化
を、第１図を用いて説明する。図中、１は第１の積符号
ブロック、２は、第２の積符号ブロックであり、第２図
と同じ構成であり、その中の５、８は信号、６、９は外
符号、７、10は内符号である。一方、３は、第４図の積
符号ブロック記憶回路22からの出力の積符号であり、４
は外符号外符号復号回路24の出力である。これは、第２
の積符号ブロック２の中で、A,Bの信号ブロックに誤り
訂正不可能な誤りが含まれている例である。第４図の内
符号復号回路21に入力された第１の積符号ブロックの信
号１は、図中横方向に並んだ信号ブロックに対して誤り
検出、訂正が行われ、信号５、外符号６を積符号ブロッ
ク記憶回路22に記憶する。（図中）。次に、第２の積
符号ブロック２の信号に対しても同様の内符号復号を行
う。その際、Ａ′、Ｂ′のブロックには訂正不能な誤り
があることが発見される。処理の終了した第２の積符号
ブロックは、信号８、外符号９を、Ａ′、Ｂ′のブロッ
クを除いて積符号ブロック記憶回路22に保持する（図中
）。その結果として、積符号ブロック記憶回路22上に
作成された新ブロック３を外符号復号回路24に送り、外
符号による訂正を行って訂正後の信号４を出力する。こ
のような構成にすることにより、第１、第２の積符号ブ
ロックの信号に誤りが多い場合でも、両方の中から正し
い信号を選んで新しいブロックを作ることにより、正し
い出力を得ることが出来る。The change in the data of the code block in this series of signal processing will be described with reference to FIG. In the figure, reference numeral 1 denotes a first product code block, 2 denotes a second product code block, which has the same configuration as that of FIG. 2, wherein 5, 8 are signals, 6, 9 are outer codes, , 10 are inner codes. On the other hand, 3 is the product code of the output from the product code block storage circuit 22 in FIG.
Is an output of the outer code / outer code decoding circuit 24. This is the second
In this example, the signal blocks A and B in the product code block 2 include an uncorrectable error. The signal 1 of the first product code block input to the inner code decoding circuit 21 in FIG. 4 is subjected to error detection and correction for the signal blocks arranged in the horizontal direction in the figure, and the signal 5 and the outer code 6 are output. Is stored in the product code block storage circuit 22. (In the figure). Next, the same inner code decoding is performed on the signal of the second product code block 2. At this time, it is found that the blocks A 'and B' have an uncorrectable error. The processed second product code block holds the signal 8 and the outer code 9 in the product code block storage circuit 22 except for the blocks A 'and B' (in the figure). As a result, the new block 3 created on the product code block storage circuit 22 is sent to the outer code decoding circuit 24, where the new block 3 is corrected by the outer code and the corrected signal 4 is output. With such a configuration, even when the signals of the first and second product code blocks have many errors, a correct output can be obtained by selecting a correct signal from both to form a new block. .
第４図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、第1,第２の積符号ブロツクの両方の
エラーフラグを使用したものである。本回路では、第１
の積符号ブロツクに対して内符号復号回路21で誤り検
出、訂正をした信号を、積符号ブロツク記憶回路22に記
録し、その際のエラーフラグを遅延回路23で第２の積符
号の該当する符号まで遅延させる。次に、第２の積符号
ブロツクに対して内符号復号回路21で誤り検出、訂正を
行う。そして、第２の積符号ブロツクの信号は、該当す
る第１の積符号の信号にエラーフラグがあり、かつ、第
２の積符号の信号にエラーフラグが無い場合のみ積符号
ブロツク記憶回路22に書き込むように上書き許可信号を
作成する。こうすることにより、第１の積符号ブロツク
の信号が訂正不能であり、かつ第２の積符号ブロツクの
信号が誤りでないか、訂正できる範囲の誤りである場合
のみ第２の積符号ブロツクの信号を積符号ブロツク記憶
回路22に上書きするため、誤つたデータを後から書き込
むことがなくなる。FIG. 4 is a block diagram of an error correction circuit according to another embodiment of the present invention, in which both error flags of the first and second product code blocks are used. In this circuit, the first
The signal for which the inner code decoding circuit 21 has detected and corrected the error with respect to the product code block is recorded in the product code block storage circuit 22, and the error flag at that time is stored in the delay circuit 23 as the signal of the second product code. Delay until sign. Next, the inner code decoding circuit 21 performs error detection and correction on the second product code block. The signal of the second product code block is stored in the product code block storage circuit 22 only when the signal of the corresponding first product code has an error flag and the signal of the second product code does not have an error flag. Create an overwrite permission signal to write. By doing so, the signal of the second product code block can be corrected only when the signal of the first product code block is uncorrectable and the signal of the second product code block is not an error or an error within a range that can be corrected. Is overwritten on the product code block storage circuit 22, so that erroneous data is not written later.
第５図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、内符号復号回路21の前にゲート27を
設け、第２の積符号ブロツクの信号のうち、使用する部
分のみに対して内符号復号を行うようにしたものであ
る。第１の積符号ブロツクの全データはゲート27を通過
して内符号復号回路21で誤り検出，訂正が行われる。そ
の際の訂正不能を示すエラーフラグを遅延回路23で第２
積符号ブロツクの該当する信号まで遅延させる。ゲート
27は、第２積符号ブロツクに対しては、該当する第１積
符号ブロツクの信号が誤り訂正不能である場合のみ通過
させるように制御している。ゲート２を通過した第２積
符号ブロツクの信号は、内符号復号回路21で誤り検出，
訂正を行われ、積符号ブロツク記憶回路22の該当する信
号上に上書きされる。このとき、積符号ブロツク記憶回
路22に形成される積符号ブロツクは、誤り訂正効果が得
られるうえ、内符号復号回路21が動作している時間を極
力短くできるため、消費電力を低減させることが出来
る。FIG. 5 is a block diagram of an error correction circuit according to another embodiment of the present invention, in which a gate 27 is provided in front of an inner code decoding circuit 21 and only a portion of a signal of a second product code block to be used is used. Is subjected to inner code decoding. All the data of the first product code block passes through the gate 27 and the inner code decoding circuit 21 performs error detection and correction. The error flag indicating the uncorrectable state at that time is output by the delay circuit 23 to the second
Delay to the corresponding signal in the product code block. Gate
27 controls the second product code block to pass only when the signal of the corresponding first product code block cannot be corrected. The signal of the second product code block passing through the gate 2 is detected by the inner code decoding circuit 21 for error detection.
Correction is performed and overwritten on the corresponding signal in the product code block storage circuit 22. At this time, the product code block formed in the product code block storage circuit 22 not only has an error correction effect, but also minimizes the time during which the inner code decoding circuit 21 operates, thereby reducing power consumption. I can do it.
第６図は、本発明の他の実施例による誤り訂正回路の
ブロツク図である。本回路図では、内符号復号回路21の
前にゲート27を設けて必要量だけの第２積符号ブロツク
の信号のみを内符号復号し、そのうち正しいものだけを
上書きするようにしたものである。第１の積符号ブロツ
クの全データはゲート27を通過して、内符号復号回路21
で誤り検出，訂正が行われる。その際の訂正不能を示す
エラーフラグを遅延回路23で第２積符号ブロツクの該当
する信号まで遅延させる。ゲート27は、第２積符号ブロ
ツクに対しては、該当する第１積符号ブロツクの信号が
誤り訂正不能である場合のみ通過させるように制御して
いる。ゲート27を通過した第２積符号ブロツクの信号
は、内符号復号回路21で誤り検出，訂正を行い、第２の
積符号ブロツクで訂正不能な信号にエラーフラグをたて
る。このエラーフラグがない信号のみを積符号ブロツク
記憶回路22に上書きするように、上書き許可信号にエラ
ーフラグを反転して入力し、上書きする。この回路で
は、消費電力を低減させ、かつ、第２積符号ブロツクの
誤つたデータを排除しつつ積符号ブロツクを作成出来
る。FIG. 6 is a block diagram of an error correction circuit according to another embodiment of the present invention. In this circuit diagram, a gate 27 is provided in front of the inner code decoding circuit 21 so that only a required amount of the second product code block signal is inner code decoded, and only the correct one is overwritten. All data of the first product code block passes through the gate 27 and is passed through the inner code decoding circuit 21.
Performs error detection and correction. At this time, the error flag indicating the uncorrectable state is delayed by the delay circuit 23 to the corresponding signal of the second product code block. The gate 27 controls the second product code block to pass only when the signal of the corresponding first product code block cannot be corrected. The signal of the second product code block that has passed through the gate 27 is subjected to error detection and correction by the inner code decoding circuit 21, and an error flag is set for a signal that cannot be corrected by the second product code block. In order to overwrite only the signal without the error flag in the product code block storage circuit 22, the error flag is inverted and input to the overwrite permission signal to overwrite. In this circuit, the product code block can be created while reducing the power consumption and eliminating erroneous data of the second product code block.
第７図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、誤りの度合により、第２の積符号ブ
ロツクの信号を上書きするか決定するものである。本回
路では、第１の積符号ブロツクに対して内符号復号回路
21で誤り検出，訂正を行つた信号を、積符号ブロツク記
憶回路22に記憶し、その後第２の積符号ブロツクに対し
て内符号復号回路21で誤り検出，訂正を行う。その際
に、第２の積符号ブロツクに対しては、信号に含まれる
誤りの量に応じて重み付けしたエラーフラグを出力させ
る。例えば、信号中に全く誤りが無い部分には、エラー
フラグは、０を出力し、訂正可能な誤りが１つある場合
には、１を出力し、訂正不能な誤りがある場合には９を
出力する。このエラーフラグの値を、誤り量判定回路28
で判断し、予め定められた値以下であれば、上書き許可
信号を出し、第２の積符号ブロツクのデータを積符号ブ
ロツク記憶回路22に上書きする。このような構成にする
ことにより、訂正可能であつても、誤りの多い信号を排
除することが出来るため、出力の信頼性が向上する。FIG. 7 is a block diagram of an error correction circuit according to another embodiment of the present invention, which determines whether to overwrite the signal of the second product code block depending on the degree of error. In this circuit, an inner code decoding circuit is used for the first product code block.
The signal subjected to error detection and correction at 21 is stored in a product code block storage circuit 22, and then the second product code block is subjected to error detection and correction at the inner code decoding circuit 21. At this time, an error flag weighted according to the amount of error contained in the signal is output to the second product code block. For example, an error flag outputs 0 in a portion where there is no error in the signal, outputs 1 when there is one correctable error, and outputs 9 when there is an uncorrectable error. Output. The value of this error flag is
If the value is equal to or less than the predetermined value, an overwrite permission signal is issued, and the data of the second product code block is overwritten on the product code block storage circuit 22. By adopting such a configuration, even if the signal can be corrected, a signal having many errors can be excluded, so that the reliability of the output is improved.
第８図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、第１の積符号ブロツクのエラーフラ
グおよび、上記の第２積符号ブロツクの重み付けエラー
フラグを参照して、第１の積符号ブロツクが誤つている
箇所に第２の積符号ブロツク信号を書き込む方法であ
る。まず、第１の積符号ブロツクに対して内符号復号回
路21で誤り検出，訂正した信号を積符号ブロツク記憶回
路22に記憶すると同時に、訂正出来ないエラーの位置を
示すエラーフラグを遅延回路23に記憶しておく。次に、
第２の積符号ブロツクに対して、誤り検出，訂正を行
い、第７図と０の場合と同様に誤りの量に応じて重み付
けをしたエラーフラグを出力する。そして、第１の積符
号ブロツクに訂正できない誤りがあり、かつ、第２の積
符号ブロツクの誤りが予め定められた規定値以下である
場合のみ、26より上書き許可信号を出し、第２の積符号
ブロツクの信号を積符号ブロツク記憶回路22に上書きす
る。この様にすることにより、第２の積符号ブロツク側
に、誤りが多い場合でも、信頼性の高い出力を得ること
が出来る。FIG. 8 is a block diagram of an error correction circuit according to another embodiment of the present invention. Referring to the error flag of the first product code block and the weight error flag of the second product code block, FIG. In this method, a second product code block signal is written at a position where the first product code block is incorrect. First, the signal detected and corrected by the inner code decoding circuit 21 for the first product code block is stored in the product code block storage circuit 22. At the same time, an error flag indicating the position of the uncorrectable error is stored in the delay circuit 23. Remember. next,
Error detection and correction are performed on the second product code block, and an error flag weighted according to the amount of error is output as in the case of FIG. 7 and FIG. Only when there is an uncorrectable error in the first product code block and the error in the second product code block is equal to or less than a predetermined value, an overwrite permission signal is output from 26 and the second product code block is output. The code block signal is overwritten in the product code block storage circuit 22. By doing so, a highly reliable output can be obtained even when there are many errors on the second product code block side.
第９図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、第１の積符号ブロツクに訂正不能な
誤りがある場合のみ、第２の積符号ブロツクの該当する
信号のみに内符号を行い、第２の積符号ブロツクの誤り
数がある値以下の場合のみ、上書きする方法である。第
１の積符号ブロツクは、ゲート27を通して、全データが
内符号復号回路21に送られ、ここで誤り検出，訂正を行
い、積符号ブロツク記憶回路22に記憶される。その際、
訂正出来ない誤りを示すエラーフラグを遅延回路23に記
憶しておく。この信号を用いて、第１の積符号ブロツク
の該当する信号がエラーである場合のみ、第２の積符号
ブロツクデータが内符号復号回路21に入力されるように
ゲート27を制御する。ここを通過した第２の積符号ブロ
ツクの信号は、内符号復号回路21で誤り検出，訂正後、
第７図の場合と同様に重み付けされたエラーフラグを算
出する。このエラー量を誤り判定回路28で判定し、予め
定めた値以下であれば、積符号ブロツク記憶回路22に上
書き許可信号を出して、第２の積符号ブロツクの信号を
上書きする。この様な構成にすることにより、内符号復
号回路21での消費電力を小さくしながら、第９図の回路
と同等な効果を得ることが出来る。FIG. 9 is a block diagram of an error correction circuit according to another embodiment of the present invention. Only when there is an uncorrectable error in the first product code block, only the corresponding signal of the second product code block is applied. This method performs an inner code and overwrites only when the number of errors in the second product code block is less than a certain value. In the first product code block, all data is sent to an inner code decoding circuit 21 through a gate 27, where error detection and correction are performed, and the result is stored in a product code block storage circuit 22. that time,
An error flag indicating an uncorrectable error is stored in the delay circuit 23. Using this signal, the gate 27 is controlled so that the second product code block data is input to the inner code decoding circuit 21 only when the corresponding signal of the first product code block is an error. The signal of the second product code block passing therethrough is subjected to error detection and correction by the inner code decoding circuit 21,
The weighted error flag is calculated as in the case of FIG. The error amount is determined by the error determination circuit 28. If the error amount is equal to or smaller than a predetermined value, an overwrite permission signal is output to the product code block storage circuit 22 to overwrite the signal of the second product code block. With such a configuration, it is possible to obtain the same effect as the circuit of FIG. 9 while reducing the power consumption of the inner code decoding circuit 21.
第10図は、本発明の他の実施例による誤り訂正回路の
ブロツク図であり、第１の積符号ブロツクにも重み付け
されたエラーフラグを適用したものである。第１の積符
号ブロツクは、内符号復号回路21で誤り検出，訂正を行
い、内符号復号回路21に記憶される。その際、第７図の
場合と同様に、重み付けされたエラーフラグを算出し、
遅延回路23に記憶する。次に、第２の積符号ブロツクに
内符号復号回路21で誤り検出，訂正を行い、同様の重み
付けされたエラーフラグを算出する。この第２のエラー
フラグと、第１のエラーフラグが比較回路29で比較し、
第２の積符号の方がエラーが少ないと判断された場合の
み上書き許可信号を出力してその部分の第２の積符号ブ
ロツクの信号を積符号ブロツク記憶回路22に上書きす
る。この様な構成にすることにより、第１の積符号ブロ
ツク，第２の積符号ブロツクより信頼性の高いデータを
集めて新しい積符号ブロツクを作成し、それに対して外
符号復号を行うため、信頼性の高いデータを得ることが
出来る。以上の第３図から、第11図で説明した回路で
は、同一信号が２回伝送または、記憶再生される場合に
ついて説明したが、同一信号を３回以上伝送または、記
録再生される場合についても同様な手法により、さら
に、信頼性の高い出力を得ることが出来る。FIG. 10 is a block diagram of an error correction circuit according to another embodiment of the present invention, in which a weighted error flag is applied to the first product code block. The first product code block detects and corrects an error in the inner code decoding circuit 21 and is stored in the inner code decoding circuit 21. At this time, similarly to the case of FIG. 7, a weighted error flag is calculated,
This is stored in the delay circuit 23. Next, the inner code decoding circuit 21 performs error detection and correction on the second product code block, and calculates a similar weighted error flag. The second error flag is compared with the first error flag by the comparison circuit 29.
Only when it is determined that the second product code has a smaller number of errors, an overwrite permission signal is output, and the signal of the second product code block in that portion is overwritten on the product code block storage circuit 22. With such a configuration, data having higher reliability than the first product code block and the second product code block is collected to create a new product code block, and outer code decoding is performed on the new product code block. High-quality data can be obtained. In the circuit described in FIG. 11 from FIG. 3 described above, the case where the same signal is transmitted or stored / reproduced twice is described. However, the case where the same signal is transmitted or recorded / reproduced three times or more is also described. With a similar technique, a more reliable output can be obtained.
以上の説明にあるように、本発明では、同一積符号を
２回以上伝送または、記録再生する場合に、両ブロツク
に誤りが多い時でも正しいデータを集めて新しいブロツ
クを作成することにより誤り訂正を可能にし、従来より
も優れた誤り訂正装置を従来より小さな回路規模で実現
可能とした。As described above, according to the present invention, when transmitting or recording / reproducing the same product code more than once, even if both blocks have many errors, correct data is collected and new blocks are created to correct errors. And a better error correction device than before can be realized with a smaller circuit scale.
第１図は、本発明の一実施例の誤り訂正装置の信号処理
の概略図、第２図は、本発明の誤り訂正装置の入力信号
である積符号ブロツクの概略図、第３図から第10図は、
本発明の種々の実施例による誤り訂正装置のブロツク図
である。 １……第１の積符号ブロツク ２……第２の積符号ブロツク ３……外符号復号回路入力の積符号ブロツク ４……出力の積符号ブロツク 5,8,11……信号 6,9,12……外符号 7,10……内符号 Ａ′、Ｂ′……第２の積符号ブロツクで誤りを含むブロ
ツク Ａ、Ｂ……Ａ′、Ｂ′に対応する第１の積符号ブロツク
の信号FIG. 1 is a schematic diagram of signal processing of an error correction device according to one embodiment of the present invention, FIG. 2 is a schematic diagram of a product code block which is an input signal of the error correction device of the present invention, and FIGS. Figure 10
FIG. 3 is a block diagram of an error correction device according to various embodiments of the present invention. 1 ... first product code block 2 ... second product code block 3 ... product code block input to outer code decoding circuit 4 ... product code block output 5,8,11 ... signals 6,9, 12 ... Outer code 7,10 ... Inner code A ', B' ... Block containing error in second product code block A, B ... First product code block corresponding to A ', B' signal
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−90404（ＪＰ，Ａ) 特開 昭63−211923（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-49-90404 (JP, A) JP-A-63-212923 (JP, A)
Claims (4)
訂正のために外符号パリティ及び内符号パリティを付加
して積符号ブロックを構成し、同一の積符号ブロックを
２以上の複数回ずつ伝送または記録再生された信号を復
合する誤り訂正装置において、 内符号復号後の第１の積符号ブロックを一時記憶する記
憶手段と、該記憶手段に記憶された各内符号ブロックに
訂正不能な誤りが存在するか否かを示す誤り指示手段
と、該誤り指示手段の出力を参照しつつ第２の積符号ブ
ロック以降の各内符号ブロックのうち上記誤り指示手段
が上記記憶手段に記憶された対応する内符号ブロックに
訂正不能な誤りが存在することを示した内符号ブロック
のみを選択復号する復号手段とを持ち、該復号手段によ
り復号された内符号ブロックにより対応する上記記憶手
段に記憶された内符号ブロックを置き換えるようにな
し、置き換え終了後上記記憶手段に残された積符号ブロ
ックについて外符号の復号を行うようになしたことを特
徴とする誤り訂正装置。A product code block is formed by adding an outer code parity and an inner code parity for error detection and correction for each predetermined amount of a digital information signal, and the same product code block is transmitted two or more times a plurality of times. Alternatively, in an error correction device for decoding a recorded / reproduced signal, storage means for temporarily storing a first product code block after inner code decoding, and an uncorrectable error in each inner code block stored in the storage means. Error indicating means for indicating whether or not the error code exists, and referring to the output of the error indicating means, the error indicating means among the inner code blocks after the second product code block corresponds to the corresponding error stored in the storage means. Decoding means for selectively decoding only the inner code block indicating that there is an uncorrectable error in the inner code block, the decoding means corresponding to the inner code block decoded by the decoding means. An error correction device wherein the inner code block stored in the storage means is replaced, and the outer code is decoded for the product code block remaining in the storage means after the replacement is completed.
訂正のために外符号パリティ及び内符号パリティを付加
して積符号ブロックを構成し、同一の積符号ブロックを
２以上の複数回ずつ伝送または記録再生された信号を復
合する誤り訂正装置において、 内符号復号後の第１の積符号ブロックを一時記憶する記
憶手段と、該記憶手段に記憶された各内符号ブロックに
訂正不能な誤りが存在するか否かを示す誤り指示手段
と、該誤り指示手段の出力を参照しつつ第２の積符号ブ
ロック以降の各内符号ブロックのうち上記誤り指示手段
が上記記憶手段に記憶された対応する内符号ブロックに
訂正不能な誤りが存在することを示した内符号ブロック
のみを選択復号する復号手段と、該復号手段により選択
復号された第２の積符号ブロック以降の各内符号ブロッ
クにそれぞれ訂正不能な誤りが存在するか否かを検知す
る誤り検知手段と、少なくとも該誤り検知手段により駆
動され上記記憶手段への信号記憶を制御する制御手段と
を持ち、上記復号手段により選択復号された結果上記誤
り検知手段により訂正不能な誤りが検知されなかった各
内符号ブロックにより、上記記憶手段の対応する内符号
ブロックを置き換えるようになし、置き換え終了後上記
記憶手段に残された積符号ブロックについて外符号の復
号を行うようになしたことを特徴とする誤り訂正装置。2. A product code block is formed by adding an outer code parity and an inner code parity for error detection and correction for each predetermined amount of a digital information signal, and the same product code block is transmitted two or more times a plurality of times. Alternatively, in an error correction device for decoding a recorded / reproduced signal, storage means for temporarily storing a first product code block after inner code decoding, and an uncorrectable error in each inner code block stored in the storage means. Error indicating means for indicating whether or not the error code exists, and referring to the output of the error indicating means, the error indicating means among the inner code blocks after the second product code block corresponds to the corresponding error stored in the storage means. Decoding means for selectively decoding only the inner code block indicating that there is an uncorrectable error in the inner code block; and each of the second and subsequent product code blocks selectively decoded by the decoding means. Error detecting means for detecting whether an uncorrectable error exists in each code block, and control means for controlling signal storage in the storage means driven by at least the error detecting means; As a result of the selective decoding, each inner code block in which an uncorrectable error was not detected by the error detection means was replaced with the corresponding inner code block in the storage means, and was left in the storage means after replacement. An error correction device, wherein an outer code is decoded for a product code block.
ブロックにそれぞれ訂正不能な誤りが存在するか否かを
検知する誤り検知手段は、各内符号ブロックにおいて訂
正された誤りの数を計数する重み付け手段と、該重み付
け手段による計数値を予め定めた所定の値と比較する比
較手段とを持ち、上記重み付け計数値が所定の値以上の
場合には対応する内符号ブロックの置き換えを行わない
ように制御する請求項２に記載の誤り訂正装置。3. An error detecting means for detecting whether or not an uncorrectable error exists in each inner code block after the second product code block, wherein the number of errors corrected in each inner code block is determined. A weighting means for counting, and a comparing means for comparing the count value of the weighting means with a predetermined value. When the weighted count value is equal to or more than a predetermined value, the corresponding inner code block is replaced. 3. The error correction device according to claim 2, wherein the error correction device controls the error correction.
ックの復号に当たって検出訂正された誤りの数を計数し
付加する重み付け手段と、該重み付け手段により付加さ
れた複数の積符号ブロックの対応する内符号ブロックの
計数値同士を比較する比較手段とを持ち、第１の積符号
ブロックを構成する各内符号ブロックの重み付け計数値
に対して第２の積符号ブロック以降の対応する内符号ブ
ロックに付加された重み付け計数値が小さい場合にその
内符号ブロックに置き換えるように前記制御手段を動作
させる請求項３に記載の誤り訂正装置。4. A weighting means for counting and adding the number of errors detected and corrected in decoding each inner code block to a decoder for decoding the inner code, and a plurality of product code blocks added by the weighting means. Comparing means for comparing the count values of the corresponding inner code blocks with each other, wherein the weighted count value of each of the inner code blocks constituting the first product code block corresponds to the corresponding inner code after the second product code block 4. The error correction device according to claim 3, wherein the control means is operated to replace the weighted count value added to the block with an inner code block when the weighted count value is small.
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|---|---|---|---|
| JP1177926A JP2664251B2 (en) | 1989-07-12 | 1989-07-12 | Error correction device |
| US07/551,009 US5247523A (en) | 1989-07-12 | 1990-07-11 | Code error correction apparatus |
| US08/008,292 US5757824A (en) | 1989-07-12 | 1993-01-25 | Code error correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177926A JP2664251B2 (en) | 1989-07-12 | 1989-07-12 | Error correction device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344128A JPH0344128A (en) | 1991-02-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP1177926A Expired - Fee Related JP2664251B2 (en) | 1989-07-12 | 1989-07-12 | Error correction device |
Country Status (1)
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Families Citing this family (2)
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1989
- 1989-07-12 JP JP1177926A patent/JP2664251B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0344128A (en) | 1991-02-26 |
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|---|---|---|---|
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