JP2661337B2 - Semiconductor integrated circuit device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ゲートアレイにおいて、クロックのスキュ
ーを低減し、結果としてLSIの高速化を実現するための
技術に関するものであり、特に、敷詰め方式と呼ばれる
ゲートアレイに有用な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for reducing a clock skew in a gate array and consequently realizing an increase in the speed of an LSI. The present invention relates to a technique useful for a gate array called a system.
第3図は、文献「電子通信学会技術研究報告VLD89−1
03,47〜52頁」に示された従来のゲートアレイでのクロ
ック分配実現例を示すパターン図である。Fig. 3 shows the document "IEICE Technical Report VLD89-1".
FIG. 31 is a pattern diagram showing an example of implementing clock distribution in the conventional gate array shown in “03, 47-52”.
第3図において、Aは外部クロック信号aが入力され
るクロック入力端子、2はクロックドライバ、3はクロ
ックレシーバ、4はクロックレシーバ3の出力とクロッ
クドライバ2の入力とを接続するレシーバ・ドライバ接
続配線、1Cはクロックドライバ2の出力に接続された通
常信号配線より太い第2層金属によるクロック信号線、
1Aはクロック信号線1Cにスルーホールを介して接続され
た第1層金属によるクロック信号線、1Bはクロック信号
線1Aにスルーホールを介して接続された第2層金属によ
るクロック信号線、1Dはクロック信号線1B,1Cにスルー
ホールを介して接続された第1層金属配線によるクロッ
ク支線、1Eはクロック支線1Dからスルーホールを介して
接続された第2層金属配線によるクロック信号線、5aは
フリップフロップ等の順序回路、5bは組合せ回路、6は
内部セル5a,5bの領域に電源を供給する第2層金属によ
る第2層電源配線、7は入出力バッファ領域である。上
記クロック信号線1Aと1Bはリング状の配線を構成し、ク
ロック信号線1Eは、クロック支線1Dと順序回路5aの入出
力端子とを接続する。また、クロック信号線1Aと1B、ク
ロック信号線1C、クロック支線1Dおよびクロック信号線
1Eはクロック信号配線を構成する。In FIG. 3, A is a clock input terminal to which an external clock signal a is input, 2 is a clock driver, 3 is a clock receiver, 4 is a receiver / driver connection connecting the output of the clock receiver 3 and the input of the clock driver 2. Wiring, 1C is a clock signal line of a second layer metal thicker than the normal signal wiring connected to the output of the clock driver 2,
1A is a clock signal line made of a first layer metal connected to the clock signal line 1C through a through hole, 1B is a clock signal line made of a second layer metal connected to the clock signal line 1A through a through hole, and 1D is A clock branch line composed of a first-layer metal wiring connected to the clock signal lines 1B and 1C via a through-hole, 1E is a clock signal line composed of a second-layer metal wiring connected from the clock branch line 1D via a through-hole, and 5a is A sequential circuit such as a flip-flop, 5b is a combinational circuit, 6 is a second-layer power supply line made of a second-layer metal for supplying power to the area of the internal cells 5a and 5b, and 7 is an input / output buffer area. The clock signal lines 1A and 1B form a ring-shaped wiring, and the clock signal line 1E connects the clock branch line 1D and the input / output terminal of the sequential circuit 5a. Also, clock signal lines 1A and 1B, clock signal line 1C, clock branch line 1D, and clock signal line
1E constitutes the clock signal wiring.
次に、従来の半導体集積回路装置の配線方法、作用に
ついて説明する。第3図に示した半導体集積回路装置に
おいて、第2層電源配線6と同様にクロック信号線1B,1
Cを予め配線しておく。クロック信号線1B,1Cを配線する
領域は配線プログラムでは内部ゲートおよび第2層電源
配線禁止領域として扱うので、配線プログラムによる通
常の信号線の配線には影響しない。また、クロック信号
線1Aの配線も、入出力バッファ領域7に内接して予め配
線領域を確保しておき、内部セル配置禁止、第1層金属
による信号配線禁止領域として扱うので、配線プログラ
ムによる通常の信号線の配線には影響しない。クロック
支線1Dはスキューを抑えるため通常の信号線より太くす
る必要があるが、配置される内部セル列の数と等しい本
数分を第1層信号配線チャネルにクロック信号線1B,1C
と接続するよう配線することは、現在の市販レイアウト
ツールを用いれば、容易に行なうことができる。また、
クロック信号線1Eと順序回路5aの接続も市販レイアウト
ツールにより容易に配線することができる。Next, the wiring method and operation of the conventional semiconductor integrated circuit device will be described. In the semiconductor integrated circuit device shown in FIG. 3, the clock signal lines 1B and 1B
C is wired in advance. Since the area where the clock signal lines 1B and 1C are wired is treated as an internal gate and a second layer power supply wiring prohibited area in the wiring program, it does not affect the normal signal line wiring by the wiring program. In addition, the wiring of the clock signal line 1A is also inscribed in the input / output buffer area 7 and a wiring area is reserved in advance and treated as a prohibited area for internal cell placement and a signal wiring prohibited area by the first layer metal. This does not affect the signal line wiring. The clock branch line 1D needs to be thicker than a normal signal line in order to suppress skew. However, the number of clock signal lines 1B and 1C equal to the number of internal cell rows to be arranged is assigned to the first layer signal wiring channel.
The wiring can be easily performed by using a current commercially available layout tool. Also,
The connection between the clock signal line 1E and the sequential circuit 5a can also be easily wired using a commercially available layout tool.
このように、クロック信号配線用の特別なプログラム
無しにクロックドライバ2により多数の順序回路5aを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメッシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。As described above, since a large number of sequential circuits 5a can be driven collectively by the clock driver 2 without any special program for clock signal wiring, skew of clock signals can be reduced. That is, since each clock signal line is arranged in a mesh, the resistance from the clock driver to the sequential circuit is reduced, and the skew of the clock signal is reduced.
従来の半導体集積回路装置は以上のように構成されて
いるので、次のような問題があった。Since the conventional semiconductor integrated circuit device is configured as described above, there are the following problems.
クロック信号を入力できるピン位置が固定であるため
LSIを搭載する基盤設計に対して制約を与える。Because the pin position where the clock signal can be input is fixed
Constrain the design of the board on which the LSI is mounted.
外部クロック信号が直接順次回路に与えられる構成の
ため、クロック信号の抑止等の制御が困難である。Since the external clock signal is directly applied to the circuit sequentially, it is difficult to control the suppression of the clock signal.
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、マスタスライス方式のゲート
アレイにおいて、クロック信号の入力ピン位置を任意に
選択できるようにし、各種条件によるクロック抑止等の
制御を容易に可能とすることにより、論理設計のし易い
ゲーオアレイLSIを得ることにある。The present invention has been made in view of such a point,
The purpose is to make it possible to select the input pin position of the clock signal arbitrarily in the gate array of the master slice type, and to easily control the clock suppression etc. under various conditions, and to design the logic. It is to obtain an easy-to-use geoarray LSI.
このような目的を達成するために本発明は、チップ外
部クロック信号を受けてチップ内部に伝達するための入
力バッファセルと、この入力バッファセルからクロック
信号を直接または内部セルによる制御ゲートを経由して
受けるプリドライバ回路と、このプリドライバ回路の出
力を受けて順序回路を駆動する少なくとも1つのクロッ
クドライバと、このクロックドライバの出力を順序回路
に接続するためのクロック信号配線と、クロック信号配
線に接続された複数の順序回路とを有し、クロック信号
配線を、入出力バッファ領域の内周に隣接した第3層金
属配線と第2層金属配線とからなるリング状の配線と、
内部セル領域に配置された第2層電源配線に隣接し且つ
並行に走り、クロックドライバの出力端子に接続され且
つリング状の配線に接続された少なくとも1つの第2層
金属配線と、この第2層金属配線とリング状の配線に接
続された少なくとも1つの第1層金属によるクロック支
線とから構成し、クロック信号配線を格子状に配置する
ようにしたものである。In order to achieve such an object, the present invention provides an input buffer cell for receiving a clock signal external to the chip and transmitting the clock signal to the inside of the chip, and a clock signal from the input buffer cell directly or via a control gate by the internal cell. A pre-driver circuit for receiving the output of the pre-driver circuit, at least one clock driver for driving the sequential circuit in response to the output of the pre-driver circuit, a clock signal line for connecting the output of the clock driver to the sequential circuit, and a clock signal line. A plurality of sequential circuits connected to each other, wherein the clock signal wiring is a ring-shaped wiring composed of a third-layer metal wiring and a second-layer metal wiring adjacent to the inner periphery of the input / output buffer area;
At least one second-layer metal wiring which runs adjacent to and parallel to the second-layer power supply wiring arranged in the internal cell region, is connected to the output terminal of the clock driver, and is connected to the ring-shaped wiring; It is composed of a layer metal wiring and at least one first-layer metal clock branch connected to a ring-shaped wiring, and the clock signal wiring is arranged in a grid pattern.
本発明による半導体集積回路装置においては、任意の
位置の入力バッファにクロック信号を入力し、そのクロ
ック信号を直接または内部の制御ゲートを経由してクロ
ック分配回路に伝えることが可能となる。In the semiconductor integrated circuit device according to the present invention, a clock signal can be input to an input buffer at an arbitrary position, and the clock signal can be transmitted to a clock distribution circuit directly or via an internal control gate.
以下、本発明の実施例について図を用いて説明する。
第2図は、本発明による半導体集積回路装置におけるク
ロック信号の論理を示す論理図である。外部クロック信
号aは入力バッファAに入力され、その出力は内部セル
による制御用回路Bに入力され、その回路Bの出力がク
ロック分配用のプリドライバ3(従来のクロックレシー
バ3)に入力され、プリドライバ3の出力はプリドライ
バ・ドライバ接続配線4(従来のレシーバ・ドライバ接
続配線4)を介してクロックドライバ2に供給されてい
る。また、第2図において、1はクロックリング、5aは
順序回路としてのクロック入力セル、Lは専用配線、8
はクロック分配セルである。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 2 is a logic diagram showing logic of a clock signal in the semiconductor integrated circuit device according to the present invention. The external clock signal a is input to an input buffer A, its output is input to a control circuit B by internal cells, and the output of the circuit B is input to a pre-driver 3 (conventional clock receiver 3) for clock distribution. The output of the pre-driver 3 is supplied to the clock driver 2 via the pre-driver / driver connection wiring 4 (conventional receiver / driver connection wiring 4). In FIG. 2, 1 is a clock ring, 5a is a clock input cell as a sequential circuit, L is a dedicated line, 8
Is a clock distribution cell.
第1図は、第2図に示したクロック信号論理図を実現
した本発明の実施例としての半導体集積回路装置を示す
パターン図である。第1図において、Aは外部クロック
信号aが入力されるクロック入力端子、A1は入力バッフ
ァ(入力バッファセル)、Bは制御ゲート、2はクロッ
クドライバ、3はプリドライバ、4はプリドライバ3の
出力とクロックドライバ2の入力とを接続するプリドラ
イバ・ドライバ接続配線、1Cはクロックドライバ2の出
力に接続された通常信号配線より太い第2層金属による
クロック信号線、1Aはクロック信号線1Cにスルーホール
を介して接続された第1層金属によるクロック信号線、
1Bはクロック信号線1Aにスルーホールを介して接続され
た第2層金属によるクロック信号線、1Dはクロック信号
線1B,1Cにスルーホールを介して接続された第1層金属
配線によるクロック支線、1Eはクロック支線1Dからスル
ーホールを介して接続された第2層金属配線によるクロ
ック信号線、5aはフリップフロップ等の順序回路、5bは
組合せ回路、6は内部セル5a,5bの領域に電源を供給す
る第2層金属による第2層電源配線、7は入出力バッフ
ァ領域である。上記クロック信号線1Aと1Bはリング状の
配線を構成し、クロック信号線1Eは、クロック支線1Dと
順序回路5aの入出力端子とを接続する。また、クロック
信号線1Aと1B、クロック信号線1C、クロック支線1Dおよ
びクロック信号線1Eはクロック信号配線を構成する。FIG. 1 is a pattern diagram showing a semiconductor integrated circuit device as an embodiment of the present invention, which realizes the clock signal logic diagram shown in FIG. In FIG. 1, A is a clock input terminal to which an external clock signal a is input, A1 is an input buffer (input buffer cell), B is a control gate, 2 is a clock driver, 3 is a pre-driver, and 4 is a pre-driver 3. A pre-driver / driver connection line for connecting the output to the input of the clock driver 2, 1C is a clock signal line made of a second layer metal thicker than a normal signal line connected to the output of the clock driver 2, and 1A is a clock signal line 1C. A clock signal line made of a first layer metal connected through a through hole,
1B is a clock signal line made of a second layer metal connected to the clock signal line 1A through a through hole, 1D is a clock branch line made of a first layer metal wiring connected to the clock signal lines 1B and 1C through a through hole, 1E is a clock signal line formed by a second-layer metal wiring connected from the clock branch line 1D via a through hole, 5a is a sequential circuit such as a flip-flop, 5b is a combinational circuit, 6 is a power supply to the area of the internal cells 5a and 5b. A second-layer power supply line made of a second-layer metal to be supplied, and 7 is an input / output buffer area. The clock signal lines 1A and 1B form a ring-shaped wiring, and the clock signal line 1E connects the clock branch line 1D and the input / output terminal of the sequential circuit 5a. The clock signal lines 1A and 1B, the clock signal line 1C, the clock branch line 1D, and the clock signal line 1E form a clock signal line.
次に、本発明の実施例の配線方法、作用について説明
する。第1図に示した半導体集積回路装置において、第
2層電源配線6と同様にクロック信号線1B,1Cを予め配
線しておく。クロック信号線1B,1Cを配線する領域は配
線プログラムでは内部ゲートおよび第2層電源配線禁止
領域として扱うので、配線プログラムによる通常の信号
線の配線には影響しない。また、クロック信号線1Aの配
線も、入出力バッファ領域7に内接して予め配線領域を
確保しておき、内部セル配置禁止、第1層金属による信
号配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない。Next, the wiring method and operation of the embodiment of the present invention will be described. In the semiconductor integrated circuit device shown in FIG. 1, clock signal lines 1B and 1C are wired in advance similarly to the second-layer power supply wiring 6. Since the area where the clock signal lines 1B and 1C are wired is treated as an internal gate and a second layer power supply wiring prohibited area in the wiring program, it does not affect the normal signal line wiring by the wiring program. In addition, the wiring of the clock signal line 1A is also inscribed in the input / output buffer area 7 and a wiring area is reserved in advance and treated as a prohibited area for internal cell placement and a signal wiring prohibited area by the first layer metal. This does not affect the signal line wiring.
第1図に示すように、外部クロック信号aを入力する
ピン位置Aをユーザが任意に指定する。ピン位置Aの入
力バッファA1の出力を制御ゲート(制御用回路)Bに入
力し、制御ゲートBの出力をプリドライバ3に入力する
構成となっている場合、制御ゲートBは配置配線プログ
ラムにより自動的に配置され、入力バッファA1から制御
ゲートBおよび制御ゲートBからプリドライバ3への配
線も一般の配線プログラムにより容易に配線される。ク
ロック支線1Dはスキューを抑えるため通常の信号線より
太くする必要があるが、配置される内部セル列の数と等
しい本数分を第1層信号配線チャネルにクロック信号線
1B,1Cと接続するよう配線することは、現在の市販レイ
アウトツールを用いれば、容易に行なうことができる。
また、クロック信号線1Eと順序回路5aの接続も市販レイ
アウトツールにより容易に配線することができる。なお
第2図においては入力バッファA1の出力信号を制御ゲー
トBを介してプリドライバ3に入力するようにしたが、
制御ゲートBを介さずに直接プリドライバ3に入力する
ようにしてもよい。As shown in FIG. 1, a user arbitrarily designates a pin position A for inputting the external clock signal a. When the output of the input buffer A1 at the pin position A is input to the control gate (control circuit) B and the output of the control gate B is input to the pre-driver 3, the control gate B is automatically controlled by the placement and routing program. The wiring from the input buffer A1 to the control gate B and the wiring from the control gate B to the pre-driver 3 are also easily wired by a general wiring program. The clock branch line 1D needs to be thicker than a normal signal line in order to suppress skew, but the number of clock signal lines equal to the number of internal cell columns to be arranged is assigned to the first layer signal wiring channel.
Wiring to connect to 1B and 1C can be easily performed using a current commercial layout tool.
Also, the connection between the clock signal line 1E and the sequential circuit 5a can be easily wired by a commercially available layout tool. In FIG. 2, the output signal of the input buffer A1 is input to the pre-driver 3 via the control gate B.
The signal may be directly input to the pre-driver 3 without passing through the control gate B.
このように、クロック信号配線用の特別なプログラム
無しにクロックドライバ2により多数の順序回路5aを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメッシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。As described above, since a large number of sequential circuits 5a can be driven collectively by the clock driver 2 without any special program for clock signal wiring, skew of clock signals can be reduced. That is, since each clock signal line is arranged in a mesh, the resistance from the clock driver to the sequential circuit is reduced, and the skew of the clock signal is reduced.
以上説明したように本発明によれば、任意のピン位置
の入力バッファにクロック信号を入力可能とし、その出
力信号を直接または内部セルにより構成された制御ゲー
トを経由して、プリドライバ、クロックドライバより構
成されるクロック分配セルに一般的配線プログラムによ
り容易に自動的に配線できる構成としたので、システム
設計が容易で、低クロックスキューのゲートアレイを得
ることができる効果がある。As described above, according to the present invention, a clock signal can be input to an input buffer at an arbitrary pin position, and an output signal of the pre-driver or the clock driver can be output directly or via a control gate constituted by internal cells. Since the configuration can be easily and automatically wired to the clock distribution cell constituted by a general wiring program, there is an effect that the system design is easy and a gate array with low clock skew can be obtained.
第1図は本発明による半導体集積回路装置の一実施例を
示すパターン図、第2図は第1図の装置におけるクロッ
ク信号の論理を示す論理図、第3図は従来のクロック分
配を示すパターン図である。 A……クロック入力端子、A1……入力バッファ、B……
制御ゲート、1A〜1C,1E……クロック信号線、1D……ク
ロック支線、2……クロックドライバ、3……プリドラ
イバ、4……プリドライバ・ドライバ接続配線、5a……
順序回路、5b……組合せ回路、6……第2層電源配線、
7……入出力バッファ領域。1 is a pattern diagram showing one embodiment of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a logic diagram showing the logic of a clock signal in the device of FIG. 1, and FIG. 3 is a pattern showing a conventional clock distribution. FIG. A: Clock input terminal, A1: Input buffer, B:
Control gates, 1A to 1C, 1E: clock signal line, 1D: clock branch line, 2: clock driver, 3: predriver, 4: predriver / driver connection wiring, 5a:
Sequential circuit, 5b combination circuit, 6 second-layer power supply wiring,
7 ... I / O buffer area.
Claims (1)
部に伝達するための入力バッファセルと、この入力バッ
ファセルからのクロック信号を直接または内部セルによ
る制御ゲートを経由して受けるプリドライバ回路と、こ
のプリドライバ回路の出力を受けて後記順序回路を駆動
する少なくとも1つのクロックドライバと、このクロッ
クドライバの出力を後記順序回路に接続するためのクロ
ック信号配線と、クロック信号配線に接続された複数の
順序回路とを有し、前記クロック信号配線は、入出力バ
ッファ領域の内周に隣接した第1層金属配線と第2層金
属配線とからなるリング状の配線と、内部セル領域に配
置された第2層電源配線に隣接し且つ並行に走り、前記
クロックドライバの出力端子に接続され且つ前記リング
状の配線に接続された少なくとも1つの第2層金属配線
と、この第2層金属配線と前記リング状の配線に接続さ
れた少なくとも1つの第1層金属によるクロック支線と
から構成され、格子状に配置されたことを特徴とする半
導体集積回路装置。An input buffer cell for receiving a clock signal external to the chip and transmitting the clock signal to the inside of the chip; a pre-driver circuit for receiving a clock signal from the input buffer cell directly or via a control gate of the internal cell; At least one clock driver that receives an output of the pre-driver circuit and drives a sequential circuit described below, a clock signal line for connecting an output of the clock driver to the sequential circuit, and a plurality of clock signals connected to the clock signal line. A clock circuit, wherein the clock signal wiring is arranged in a ring-shaped wiring composed of a first-layer metal wiring and a second-layer metal wiring adjacent to the inner periphery of the input / output buffer area, and in an internal cell area. It runs adjacent to and parallel to the second layer power supply wiring, is connected to the output terminal of the clock driver, and is connected to the ring-shaped wiring. At least one second-layer metal wiring, and at least one first-layer metal clock branch connected to the second-layer metal wiring and the ring-shaped wiring, and are arranged in a grid. A semiconductor integrated circuit device characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157862A JP2661337B2 (en) | 1990-06-15 | 1990-06-15 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2157862A JP2661337B2 (en) | 1990-06-15 | 1990-06-15 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0448779A JPH0448779A (en) | 1992-02-18 |
JP2661337B2 true JP2661337B2 (en) | 1997-10-08 |
Family
ID=15659015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2157862A Expired - Lifetime JP2661337B2 (en) | 1990-06-15 | 1990-06-15 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2661337B2 (en) |
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---|---|---|---|---|
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---|---|---|---|---|
JPH01184937A (en) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | Clock wiring process |
JPH0260164A (en) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | Layout system of integrated circuit |
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1990
- 1990-06-15 JP JP2157862A patent/JP2661337B2/en not_active Expired - Lifetime
Also Published As
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---|---|
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