JP2661126B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
- Publication number
- JP2661126B2 JP2661126B2 JP63096216A JP9621688A JP2661126B2 JP 2661126 B2 JP2661126 B2 JP 2661126B2 JP 63096216 A JP63096216 A JP 63096216A JP 9621688 A JP9621688 A JP 9621688A JP 2661126 B2 JP2661126 B2 JP 2661126B2
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- JP
- Japan
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- signal
- output
- circuit
- latch circuit
- converter
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- Expired - Lifetime
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- Digital Computer Display Output (AREA)
- Picture Signal Circuits (AREA)
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、カラーパレットまたはルックアップテーブ
ルと呼ばれる映像信号処理装置に関するもので、特に高
速動作でかつ、CRTディスプレイ上で美しい画面にする
ために必要な低グリッチが要求される映像信号処理装置
に関するものである。
ルと呼ばれる映像信号処理装置に関するもので、特に高
速動作でかつ、CRTディスプレイ上で美しい画面にする
ために必要な低グリッチが要求される映像信号処理装置
に関するものである。
第３図、第４図は従来のカラーパレットにおけるデジ
タル入力信号をアナログ出力信号に変換する回路（以後
D/Aコンバータと称す。）を示す図である。従来、カラ
ーパレットにおける記憶回路部から出力されたデジタル
信号がD/Aコンバータに供給され、その信号に対応して
アナログ出力が発生されていた。そして、第３図に示し
たような変換回路により、D/Aコンバータのデジタル入
力として、同位相と、位相が反転した信号線対が入力さ
れていた。また、デジタル入力信号としてそのままの位
相のみを入力し、第３図の逆位相入力信号の代わりに一
定電圧を入力した第４図に示したような回路があった。
タル入力信号をアナログ出力信号に変換する回路（以後
D/Aコンバータと称す。）を示す図である。従来、カラ
ーパレットにおける記憶回路部から出力されたデジタル
信号がD/Aコンバータに供給され、その信号に対応して
アナログ出力が発生されていた。そして、第３図に示し
たような変換回路により、D/Aコンバータのデジタル入
力として、同位相と、位相が反転した信号線対が入力さ
れていた。また、デジタル入力信号としてそのままの位
相のみを入力し、第３図の逆位相入力信号の代わりに一
定電圧を入力した第４図に示したような回路があった。
第３図に示した従来例においては、D/Aコンバータの
入力として逆位相入力信号を発生させる際にインバータ
の段数の調整で作っていたため、インバータによるゲー
ト伝搬遅延がどうしても生じてしまい、D/Aコンバータ
に入力される２つの信号、すなわち同相と、逆位相との
間に完全に位相差が180度ずれた信号が入力されずに、1
80度という位相差からはずれた信号が入力されてしま
い、トランジスタQ33、Q43とでの動作タイミングのずれ
が生じ、出力のアナログ信号に第５図に示したようなグ
リッチが発生してしまい、CRT上で観測すると色の変わ
り目でスムースな色変化が行なわれないという現象が生
じていた。
入力として逆位相入力信号を発生させる際にインバータ
の段数の調整で作っていたため、インバータによるゲー
ト伝搬遅延がどうしても生じてしまい、D/Aコンバータ
に入力される２つの信号、すなわち同相と、逆位相との
間に完全に位相差が180度ずれた信号が入力されずに、1
80度という位相差からはずれた信号が入力されてしま
い、トランジスタQ33、Q43とでの動作タイミングのずれ
が生じ、出力のアナログ信号に第５図に示したようなグ
リッチが発生してしまい、CRT上で観測すると色の変わ
り目でスムースな色変化が行なわれないという現象が生
じていた。
上記の位相ずれをなくしグリッチをおさえるために、
第４図の従来例が考案されていた。これはデジタル入力
信号を一方にのみ入力し、他方の入力としては一定基準
電圧が入力され、デジタル入力の電圧により他方の一定
基準電圧が入力されたトランジスタQ34がオン、オフす
ることにより、出力に電流を流し出す方式である。これ
により位相ずれによるグリッチの発生を防いでいた。し
かしこの回路方式にすることにより、デジタル入力信号
が入力されるトランジスタQ34を、第３図に示した従来
例のトランジスタQ33と同様の電流能力にするには２倍
の電流能力が必要である。更にトランジスタQ44には、
一定基準電圧が入力されているため、トランジスタQ44
は完全にカットオフ状態にすることはできないために、
出力にはリーク電流として電流が流れてしまい、出力電
流の精度が上がらないという課題を有していた。
第４図の従来例が考案されていた。これはデジタル入力
信号を一方にのみ入力し、他方の入力としては一定基準
電圧が入力され、デジタル入力の電圧により他方の一定
基準電圧が入力されたトランジスタQ34がオン、オフす
ることにより、出力に電流を流し出す方式である。これ
により位相ずれによるグリッチの発生を防いでいた。し
かしこの回路方式にすることにより、デジタル入力信号
が入力されるトランジスタQ34を、第３図に示した従来
例のトランジスタQ33と同様の電流能力にするには２倍
の電流能力が必要である。更にトランジスタQ44には、
一定基準電圧が入力されているため、トランジスタQ44
は完全にカットオフ状態にすることはできないために、
出力にはリーク電流として電流が流れてしまい、出力電
流の精度が上がらないという課題を有していた。
そこで、本発明は従来のこのような問題点を解決する
ため、アナログ出力信号の出力精度が高く、かつCRT上
で美しい画面にするために必要な低グリッチを実現した
カラーパレットを提供することを目的とする。
ため、アナログ出力信号の出力精度が高く、かつCRT上
で美しい画面にするために必要な低グリッチを実現した
カラーパレットを提供することを目的とする。
本発明のD/A変換器は、デジタル信号を入力し、前記
デジタル信号に基づく第１の出力信号及び前記第１の出
力信号を反転回路により位相反転した第２の出力信号を
出力する第１のラッチ回路と、前記第１の出力信号を入
力し、クロック信号に基づくタイミングで前記第１の出
力信号に基づく信号を出力をする第２のラッチ回路と、
前記第２の出力信号を入力し、前記クロック信号に基づ
くタイミングで前記第２の出力信号に基づく信号を出力
する第３のラッチ回路と、電流源が供給する出力電流を
第１及び第のトランジスタにより切り替える電流切り換
え型回路とを具備し、前記第２のラッチ回路の出力によ
り前記第１のトランジスタが制御され、前記第３のラッ
チ回路の出力により前記第２のトランジスタが制御され
てなることを特徴とする。
デジタル信号に基づく第１の出力信号及び前記第１の出
力信号を反転回路により位相反転した第２の出力信号を
出力する第１のラッチ回路と、前記第１の出力信号を入
力し、クロック信号に基づくタイミングで前記第１の出
力信号に基づく信号を出力をする第２のラッチ回路と、
前記第２の出力信号を入力し、前記クロック信号に基づ
くタイミングで前記第２の出力信号に基づく信号を出力
する第３のラッチ回路と、電流源が供給する出力電流を
第１及び第のトランジスタにより切り替える電流切り換
え型回路とを具備し、前記第２のラッチ回路の出力によ
り前記第１のトランジスタが制御され、前記第３のラッ
チ回路の出力により前記第２のトランジスタが制御され
てなることを特徴とする。
また、前記第２のラッチ回路と前記第３のラッチ回路
は同一の回路構成であることを特徴とする。
は同一の回路構成であることを特徴とする。
また、前記第１のラッチ回路は、前記第２及び第３の
ラッチ回路とは逆相のクロックにより出力のタイミング
が制御されることを特徴とする。
ラッチ回路とは逆相のクロックにより出力のタイミング
が制御されることを特徴とする。
以下、本発明について、実施例に基づき詳細に説明す
る。
る。
第１図は本発明の実施例を示す回路図であり、第２図
はカラーパレットを含んだブロック構成図である。まず
第２図のカラーパレットを含んだブロック構成図を説明
していく。第２図の１の点線で囲まれた部分がカラーパ
レット部であり、２の中央処理装置（以後CPUと称す）
と双方向バス12で、カラーパレット部の５のCPUインタ
ーフェイスと接続されている。また４のVRAM（ビデオRA
M）と双方向バス11で接続された３のCRTコントローラ
（以後CRTCと称す）は、カラーパレットの６のパレット
RAMと呼ばれる記憶回路にカラーコードを供給する信号
線13で接続されている。パレットRAM6からは、カラーデ
ータ15が７のD/Aコンバータに接続され、D/Aコンバータ
からのアナログRGB信号16がCRTディスプレインに接続さ
れている。このシステムの動作としては、通常画面表示
しない垂直帰線期間にCPU2から、カラーパレット内のCP
Uインターフェイス５をとおして、パレットRAM6の記憶
回路にカラーコードに対応したカラーデータを記憶させ
る（書き込む）。次に画面表示期間中に、ピクセルクロ
ック（システムの基準クロックであり、その周波数とし
てはCRTディスプレイの水平表示期間を表示させるドッ
ト（画素）数で割った値となる）に同期してVRAM4のデ
ータにより、CRTC3よりカラーコードがカラーパレット
に供給され、パレットRAM6のカラーコードに対応したカ
ラーデータをRed、Green、Blueの各D/Aコンバータ７に
供給し、CRTディスプレイ８にアナログRGB信号としてカ
ラーパレットから出力される。
はカラーパレットを含んだブロック構成図である。まず
第２図のカラーパレットを含んだブロック構成図を説明
していく。第２図の１の点線で囲まれた部分がカラーパ
レット部であり、２の中央処理装置（以後CPUと称す）
と双方向バス12で、カラーパレット部の５のCPUインタ
ーフェイスと接続されている。また４のVRAM（ビデオRA
M）と双方向バス11で接続された３のCRTコントローラ
（以後CRTCと称す）は、カラーパレットの６のパレット
RAMと呼ばれる記憶回路にカラーコードを供給する信号
線13で接続されている。パレットRAM6からは、カラーデ
ータ15が７のD/Aコンバータに接続され、D/Aコンバータ
からのアナログRGB信号16がCRTディスプレインに接続さ
れている。このシステムの動作としては、通常画面表示
しない垂直帰線期間にCPU2から、カラーパレット内のCP
Uインターフェイス５をとおして、パレットRAM6の記憶
回路にカラーコードに対応したカラーデータを記憶させ
る（書き込む）。次に画面表示期間中に、ピクセルクロ
ック（システムの基準クロックであり、その周波数とし
てはCRTディスプレイの水平表示期間を表示させるドッ
ト（画素）数で割った値となる）に同期してVRAM4のデ
ータにより、CRTC3よりカラーコードがカラーパレット
に供給され、パレットRAM6のカラーコードに対応したカ
ラーデータをRed、Green、Blueの各D/Aコンバータ７に
供給し、CRTディスプレイ８にアナログRGB信号としてカ
ラーパレットから出力される。
第１図（ａ）は、本発明の実施例におけるD/Aコンバ
ータの構成図であり、第１図（ｂ）は、第１図（ａ）の
フリツプフロツプの回路図である。
ータの構成図であり、第１図（ｂ）は、第１図（ａ）の
フリツプフロツプの回路図である。
パレットRAM6から出力されたカラーデータは、フリツ
プフロツプ回路21における、第１のラッチ回路22のクロ
ックドインバータ23がオンのときスルー、オフのときホ
ールドの状態となる。このラッチ回路22より、入力され
たデータと同相のデジタルデータと、これとは逆位相と
なったデジタルデータの２データを得ることができる。
しかし、一方のデータはインバータ24を通ることによる
遅延で、２データの位相差は正確に180゜ずれてはいな
い。そこで、２データの位相差を180゜にするために、
第２のラッチ回路25を２つ設け、第１のラッチ回路とは
逆相のクロックで動かす。なお、２つの第２のラッチ回
路25は、同サイズのトランジスタで構成して、対称性を
もたらしている。そしてそこへデータを一端保持し、そ
の後、クロックのタイミングで、２データを別々に読み
出す。この２データは、位相差180゜を持った互いに相
補なデータである。そして、その２データは、D/Aコン
バータとして複数個用意された電流源の中のQ21、Q31、
Q41からなる１つの電流源の入力として、Q31とQ41のゲ
ートに接続され、Q31のドレインは接地電源VSSに、Q41
のドレインは出力OUT26とに接続されている。Q21のドレ
インにはQ31とQ41のソースが接続され、ゲートには一定
な基準電流源から供給されるIconst20に接続され、Q11
はソースが電源電圧VDDに接続され、ドレインとゲート
とがIconst20に接続されている。
プフロツプ回路21における、第１のラッチ回路22のクロ
ックドインバータ23がオンのときスルー、オフのときホ
ールドの状態となる。このラッチ回路22より、入力され
たデータと同相のデジタルデータと、これとは逆位相と
なったデジタルデータの２データを得ることができる。
しかし、一方のデータはインバータ24を通ることによる
遅延で、２データの位相差は正確に180゜ずれてはいな
い。そこで、２データの位相差を180゜にするために、
第２のラッチ回路25を２つ設け、第１のラッチ回路とは
逆相のクロックで動かす。なお、２つの第２のラッチ回
路25は、同サイズのトランジスタで構成して、対称性を
もたらしている。そしてそこへデータを一端保持し、そ
の後、クロックのタイミングで、２データを別々に読み
出す。この２データは、位相差180゜を持った互いに相
補なデータである。そして、その２データは、D/Aコン
バータとして複数個用意された電流源の中のQ21、Q31、
Q41からなる１つの電流源の入力として、Q31とQ41のゲ
ートに接続され、Q31のドレインは接地電源VSSに、Q41
のドレインは出力OUT26とに接続されている。Q21のドレ
インにはQ31とQ41のソースが接続され、ゲートには一定
な基準電流源から供給されるIconst20に接続され、Q11
はソースが電源電圧VDDに接続され、ドレインとゲート
とがIconst20に接続されている。
第１図に示した本発明の実施例のD/Aコンバータにお
ける一つの電流源回路は、差動入力カレントミラー型の
電流源回路であり、Q21のゲート電圧V101とQ21のドレイ
ン電圧V102とが等しくなるよう（V101＝V102）にIconst
の値を外部より設定することにより、電流源回路の出力
OUT30の電流は、Q31、Q41の入力信号である、互いに相
補な関係にある２データによるスイッチングにより決ま
る。同相と逆相の２データの立上がり、立下がりの電圧
波形のクロスポイントにQ31、Q41のスイッチングレベル
を設定することにより、Q31とQ41のオンとオフのタイミ
ングを合わせることができ、オン・オンの状態を非常に
短くでき、オフ・オフの状態を避けてスイッチングで
き、出力信号を低グリッチとすることができる。Q31、Q
41の一方に一定な基準電圧を加えて動作させるよりも、
Q31、Q41のトランジスタ能力を小さくすることができ
る。
ける一つの電流源回路は、差動入力カレントミラー型の
電流源回路であり、Q21のゲート電圧V101とQ21のドレイ
ン電圧V102とが等しくなるよう（V101＝V102）にIconst
の値を外部より設定することにより、電流源回路の出力
OUT30の電流は、Q31、Q41の入力信号である、互いに相
補な関係にある２データによるスイッチングにより決ま
る。同相と逆相の２データの立上がり、立下がりの電圧
波形のクロスポイントにQ31、Q41のスイッチングレベル
を設定することにより、Q31とQ41のオンとオフのタイミ
ングを合わせることができ、オン・オンの状態を非常に
短くでき、オフ・オフの状態を避けてスイッチングで
き、出力信号を低グリッチとすることができる。Q31、Q
41の一方に一定な基準電圧を加えて動作させるよりも、
Q31、Q41のトランジスタ能力を小さくすることができ
る。
本実施例においては、Q11〜Q41をＰ型MOSトランジス
タで実現しているが、これはＮ型MOSトランジスタにお
いても実現することができる。また、第１図（ａ）にお
いて、スイッチングトランジスタQ31、Q41のゲート入力
信号は、Ｑ、が逆であっても構わず、入力信号の位相
によって選択できる。
タで実現しているが、これはＮ型MOSトランジスタにお
いても実現することができる。また、第１図（ａ）にお
いて、スイッチングトランジスタQ31、Q41のゲート入力
信号は、Ｑ、が逆であっても構わず、入力信号の位相
によって選択できる。
以上のように、本発明によれば、パレットRAMからの
データに対し、最初に同相と逆相のデジタルデータを作
り、その後ラッチ回路にデータを一端保持し、その読み
出しから位相をそろえるようにしているので、出力波形
も低グリッジとなる。また、基本的には、同相と逆相の
ラッチ回路は同サイズのトランジスタで構成しているた
め、対称性に富んでおり、製造バラツキに対する両デー
タの位相ずれは全くなく、構成しているトランジスタの
サイズを変えるだけで、出力用と掃き出し用のトランジ
スタのスイッチングのタイミングを調節することが可能
となる。
データに対し、最初に同相と逆相のデジタルデータを作
り、その後ラッチ回路にデータを一端保持し、その読み
出しから位相をそろえるようにしているので、出力波形
も低グリッジとなる。また、基本的には、同相と逆相の
ラッチ回路は同サイズのトランジスタで構成しているた
め、対称性に富んでおり、製造バラツキに対する両デー
タの位相ずれは全くなく、構成しているトランジスタの
サイズを変えるだけで、出力用と掃き出し用のトランジ
スタのスイッチングのタイミングを調節することが可能
となる。
［発明の効果］ 以上のように、本発明によれば、第１のトランジスタ
を制御する信号と、第２のトランジスタを制御する信号
の位相のずれを従来より抑えることが出来るので、出力
波形のノイズを抑えることが出来る。
を制御する信号と、第２のトランジスタを制御する信号
の位相のずれを従来より抑えることが出来るので、出力
波形のノイズを抑えることが出来る。
第１図（ａ）（ｂ）は本発明の実施例を示す回路図。第
２図はカラーパレットを含んだブロック構成図。第３
図、第４図は従来の例を示す回路図。第５図は、第３図
の従来回路の出力の電圧波形を示す図。 １……カラーパレット ２……CPU ３……CRTC ４……ビデオRAM ５……CPUインターフェイス ６……パレットRAM ７……D/Aコンバータ ８……CRTディスプレイ 11〜16……信号線 101〜102……信号線 Q1〜Q4……Ｐ型MOSトランジスタ 20……基準電流源端子 21……フリツプフロツプ回路 22……ラッチ回路（マスター） 23……クロックドインバータ 24……インバータ 25……ラッチ回路（スレーブ） 30……１電流源出力端子 31……基準電圧源端子
２図はカラーパレットを含んだブロック構成図。第３
図、第４図は従来の例を示す回路図。第５図は、第３図
の従来回路の出力の電圧波形を示す図。 １……カラーパレット ２……CPU ３……CRTC ４……ビデオRAM ５……CPUインターフェイス ６……パレットRAM ７……D/Aコンバータ ８……CRTディスプレイ 11〜16……信号線 101〜102……信号線 Q1〜Q4……Ｐ型MOSトランジスタ 20……基準電流源端子 21……フリツプフロツプ回路 22……ラッチ回路（マスター） 23……クロックドインバータ 24……インバータ 25……ラッチ回路（スレーブ） 30……１電流源出力端子 31……基準電圧源端子
Claims (3)
- 【請求項１】デジタル信号を入力し、前記デジタル信号
に基づく第１の出力信号及び前記第１の出力信号を反転
回路により位相反転した第２の出力信号を出力する第１
のラッチ回路と、 前記第１の出力信号を入力し、クロック信号に基づくタ
イミングで前記第１の出力信号に基づく信号を出力をす
る第２のラッチ回路と、 前記第２の出力信号を入力し、前記クロック信号に基づ
くタイミングで前記第２の出力信号に基づく信号を出力
する第３のラッチ回路と、 電流源が供給する出力電流を第１及び第のトランジスタ
により切り替える電流切り換え型回路とを具備し、 前記第２のラッチ回路の出力により前記第１のトランジ
スタが制御され、 前記第３のラッチ回路の出力により前記第２のトランジ
スタが制御されてなることを特徴とするD/A変換器。 - 【請求項２】前記第２のラッチ回路と前記第３のラッチ
回路は同一の回路構成であることを特徴とする請求項１
記載のD/A変換器。 - 【請求項３】前記第１のラッチ回路は、前記第２及び第
３のラッチ回路とは逆相のクロックにより出力のタイミ
ングが制御されることを特徴とする請求項１又は２記載
のD/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096216A JP2661126B2 (ja) | 1988-04-19 | 1988-04-19 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096216A JP2661126B2 (ja) | 1988-04-19 | 1988-04-19 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268291A JPH01268291A (ja) | 1989-10-25 |
| JP2661126B2 true JP2661126B2 (ja) | 1997-10-08 |
Family
ID=14159046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096216A Expired - Lifetime JP2661126B2 (ja) | 1988-04-19 | 1988-04-19 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661126B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016174199A (ja) | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 位相同期回路 |
-
1988
- 1988-04-19 JP JP63096216A patent/JP2661126B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268291A (ja) | 1989-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |