JP2658898B2 - field effect transistor - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、電界効果トランジスタ
の構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention This invention relates to the structure of field effect transistors.
【0002】[0002]
【従来の技術】ガリウム砒素等を利用した化合物半導体
電界効果トランジスタ(FET)は、シリコンに比べ電
子移動度が高いという特徴を持ち、低消費電力・高速I
Cやマイクロ波素子への応用がなされている。こうした
化合物半導体電界効果トランジスタの高性能は、分子線
エピタキシー(MBE)法や有機金属気相成長(MOC
VD)法などの結晶技術の向上によるところが大きい。2. Description of the Related Art A compound semiconductor field effect transistor (FET) using gallium arsenide or the like is characterized by high electron mobility compared to silicon, low power consumption and high speed I/O.
It has been applied to C and microwave devices. The high performance of such compound semiconductor field effect transistors is due to molecular beam epitaxy (MBE) and metal organic chemical vapor deposition (MOC).
This is largely due to improvements in crystal technology such as the VD) method.
【0003】ところで、エピタキシャル層/半絶縁性基
板再成長界面は、しばしば酸素や炭素などの不純物で汚
染されており、その清浄化は困難であることが知られて
いる。これら不純物のうち、酸素などは、半導体中で深
い準位を形成し、ドレインコンダクタンスの周波数分散
やドレインラグなどのデバイス寄生効果を引き起こす。
従来、このような現象を抑制する一つの手段として、チ
ャネル層下にp型バッファ層(nチャネルを想定)を設
けるという技術が用いられてきた。It is known that the epitaxial layer/semi-insulating substrate regrowth interface is often contaminated with impurities such as oxygen and carbon and is difficult to clean. Among these impurities, oxygen or the like forms a deep level in the semiconductor and causes device parasitic effects such as frequency dispersion of drain conductance and drain lag.
Conventionally, as one means of suppressing such a phenomenon, a technique of providing a p-type buffer layer (assuming an n-channel) under the channel layer has been used.
【0004】図5はp型バッファ層を有する従来のヘテ
ロ接合電界効果トランジスタ(HJFET)の結晶構造
図である。図5において、51は半絶縁性GaAs基
板、53はバッファ層をなすp型GaAs層、54はキ
ャリア走行層をなすアンドープGaAs層、55はキャ
リア供給層をなすn+ −Al0.2 Ga0.8 As層であ
る。55に接してゲート電極59が、形成されている。FIG. 5 is a crystal structure diagram of a conventional heterojunction field effect transistor (HJFET) with a p-type buffer layer. In FIG. 5, 51 is a semi-insulating GaAs substrate, 53 is a p-type GaAs layer forming a buffer layer, 54 is an undoped GaAs layer forming a carrier travel layer, and 55 is an n + -Al 0.2 Ga 0.8 As layer forming a carrier supply layer. is. A gate electrode 59 is formed in contact with 55 .
【0005】[0005]
【発明が解決しようとする課題】p型バッファ層を導入
するときには、通常、正孔が完全に空乏化するように、
不純物濃度と厚さが決められる。これは、中性p領域が
存在すると、寄生容量が増え、デバイス本来の動作速度
が劣化することが懸念されるからである。つまり、p型
バッファ層の不純物濃度と厚さには制限があり、また、
単にp型層をバッファ領域に導入しても、界面トラップ
効果の抑制に対して有効に働くわけではない。SUMMARY OF THE INVENTION When introducing a p-type buffer layer, generally,
Impurity concentration and thickness are determined. This is because the presence of the neutral p-region increases the parasitic capacitance, degrading the inherent operating speed of the device. In other words, there are restrictions on the impurity concentration and thickness of the p-type buffer layer, and
Simply introducing a p-type layer into the buffer region does not work effectively to suppress the interface trap effect.
【0006】本発明の目的は、界面トラップ効果の抑制
に対して、最も効率的な領域に効率的な不純物濃度と厚
さでp型層を導入した構造をとる電界効果トランジスタ
を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a field effect transistor having a structure in which a p-type layer is introduced in the most efficient region with an efficient impurity concentration and thickness for suppressing the interface trap effect. be.
【0007】[0007]
【課題を解決するための手段】本発明は、半絶縁性化合
物半導体基板上にエピタキシャル成長によって形成され
た電界効果トランジスタにおいて、エピタキシャル層の
半絶縁性基板に接する領域が、活性層とは逆の導電型の
半導体層で形成されており、その領域の不純物の面濃度
は前記半絶縁性基板と前記エピタキシャル層との界面ト
ラップの面密度より高く、かつその領域は完全に空乏化
する厚さであることを特徴としている。典型的な界面ト
ラップの値(5×10 11 cm -2 )に対して、その領域の
不純物の濃度は1×10 17 cm -3 以上にすればよい。 SUMMARY OF THE INVENTION The present invention provides a field effect transistor epitaxially grown on a semi-insulating compound semiconductor substrate, wherein a region of the epitaxial layer in contact with the semi-insulating substrate has conductivity opposite to that of the active layer. The surface concentration of impurities in that region is
is the interface between the semi-insulating substrate and the epitaxial layer
Higher than the area density of the wrap and the area is completely depleted
It is characterized by a thickness that typical interface
For the lap value (5×10 11 cm −2 ), the area
The impurity concentration should be 1×10 17 cm −3 or higher.
【0008】なお、上述した従来例は、nチャネルFE
Tを想定しており、以下の説明でもnチャネルFETを
想定する。しかし、pチャネルFETの場合も電荷の符
号を反転するだけで、全く同様の議論ができる。[0008] Incidentally, the above-mentioned conventional example is an n-channel FE.
T, and the following description also assumes an n-channel FET. However, in the case of a p-channel FET, the same argument can be made only by inverting the sign of the charge.
【0009】[0009]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.
【0010】図1は、本発明の電界効果トランジスタの
一実施例を示す断面図である。半絶縁性GaAs基板1
1上に分子線エピタキシー法や有機金属気相成長法によ
ってp型GaAs層13、アンドープGaAs層14、
n+ −Al0.2 Ga0.8 As層15、n+ −GaAs層
16が順次形成されている。FIG. 1 is a sectional view showing one embodiment of the field effect transistor of the present invention. Semi-insulating GaAs substrate 1
1, p-type GaAs layer 13, undoped GaAs layer 14,
An n + -Al 0.2 Ga 0.8 As layer 15 and an n + -GaAs layer 16 are sequentially formed.
【0011】例えば、下記のような構造を有している。For example, it has the following structure.
【0012】 組成 不純物(cm-3) 厚さ(nm) 16 GaAs 3e18(n) 80 15 Al0.2 Ga0.8 As 2e18(n) 65 14 GaAs アンドープ 500 13 GaAs 1e18(p) 10 11 半絶縁性GaAs基板 13が本発明によって導入されたp型層である。Composition Impurity (cm -3 ) Thickness (nm) 16 GaAs 3e18(n) 80 15 Al 0.2 Ga 0.8 As 2e18(n) 65 14 GaAs Undoped 500 13 GaAs 1e18(p) 10 11 Semi-insulating GaAs substrate 13 is the p-type layer introduced by the present invention.
【0013】この半導体基板上に、従来技術により、ソ
ース電極17とドレイン電極18が、例えば金ゲルマニ
ウム/ニッケル/金を用いて形成されており、ゲート電
極19が、例えばタングステンシリサイドを用いて形成
されている。On this semiconductor substrate, a source electrode 17 and a drain electrode 18 are formed using, for example, gold germanium/nickel/gold, and a gate electrode 19 is formed using, for example, tungsten silicide. ing.
【0014】なお、本実施例は、AlGaAs/GaA
s系HJFETであるが、本発明は、エピタキシャル成
長によって作成されたGaAs MESFETにも適用
可能である。In this embodiment, AlGaAs/GaAs
Although it is an s-based HJFET, the present invention is also applicable to GaAs MESFETs fabricated by epitaxial growth.
【0015】次に、本実施例の動作について説明する。The operation of this embodiment will now be described.
【0016】図2は、本実施例のエネルギーバンド図で
あり、図3は、本実施例のp型層の不純物濃度と厚さの
範囲を示す図である。図2において、p型層23を半絶
縁性基板21に接した領域に設けることによって、界面
のトラップにピンニングされていたフェルミ準位が、界
面準位から離れ、界面トラップは、常に空乏化する。こ
のとき界面トラップは、単なる固定電荷と考えることが
でき、周波数分散などのデバイス寄生効果は起こらな
い。p型層の濃度と厚さは、界面トラップの面密度より
は高く、かつp型層が完全に空乏化するという条件から
決められる。図3に示した斜線領域は、界面トラップの
面密度が5×1011 cm ー 2 以下で、界面トラップのエネ
ルギー深さが伝導帯から0.4eVよりも深いところに
ある深い準位の影響を無くすためのp型層の不純物濃度
と厚さの領域である。これらは、典型的な界面トラップ
の値であり、図3から、p型層の条件として、不純物濃
度1×1017cm-3以上で完全空乏化の条件を設定すれ
ば、予想され得る界面トラップの影響は、取り除くこと
ができる。FIG. 2 is an energy band diagram of this embodiment, and FIG. 3 is a diagram showing the range of impurity concentration and thickness of the p-type layer of this embodiment. In FIG. 2, by providing the p-type layer 23 in the region in contact with the semi-insulating substrate 21, the Fermi level pinned to the interface trap is separated from the interface level, and the interface trap is always depleted. . At this time, the interface traps can be considered as simple fixed charges, and device parasitic effects such as frequency dispersion do not occur. The concentration and thickness of the p-type layer are determined from the condition that the areal density of the interface traps is higher and the p-type layer is completely depleted. The shaded area shown in FIG. 3 indicates the effect of a deep level where the surface density of interface traps is 5 ×10 11 cm −2 or less and the energy depth of the interface traps is deeper than 0.4 eV from the conduction band. It is a region of impurity concentration and thickness of the p-type layer to be eliminated. These are typical interface trap values , and from FIG. can be removed.
【0017】図4は従来例と本実施例を比較して、本実
施例の効果を表す図である。図4では、ドレイン電圧を
ステップ状に変化させたときのドレイン電流の過渡応答
を比較している。従来例では、界面のトラップの応答に
よると考えられるドレイン電流の大きな変動が観測され
るが、本実施例では、界面トラップの応答は消え、基板
トラップによるわずかな変動のみが残る。FIG. 4 is a diagram showing the effect of the present embodiment by comparing the conventional example and the present embodiment. FIG. 4 compares the transient response of the drain current when the drain voltage is changed stepwise. In the conventional example, a large fluctuation in the drain current is observed, which is thought to be due to the response of the interface traps. However, in this example, the interface trap response disappears and only a slight fluctuation due to the substrate trap remains.
【0018】[0018]
【発明の効果】以上説明したように本発明は、エピタキ
シャル層の半絶縁性基板と接する領域に、その領域の不
純物の面濃度は前記半絶縁性基板と前記エピタキシャル
層との界面トラップの面密度より高く、かつその領域は
完全に空乏化する厚さである層を導入することにより、
エピタキシャル層と半絶縁性基板との界面のトラップに
起因したデバイス寄生効果を抑制することができるとい
う効果を有する。INDUSTRIAL APPLICABILITY As described above, according to the present invention, the region of the epitaxial layer in contact with the semi-insulating substrate is provided with a non-uniformity in that region.
The plane concentrations of pure substances are the semi-insulating substrate and the epitaxial
is higher than the areal density of interface traps with the layer, and the area is
By introducing a layer whose thickness is fully depleted ,
It has the effect of suppressing device parasitic effects caused by traps at the interface between the epitaxial layer and the semi-insulating substrate.
【図1】本発明のヘテロ接合電界効果トランジスタの一
実施例を示す断面図である。1 is a cross-sectional view showing an embodiment of a heterojunction field effect transistor of the present invention; FIG.
【図2】本実施例のエネルギーバンド図である。FIG. 2 is an energy band diagram of this embodiment;
【図3】本実施例のp型層の不純物濃度と厚さの範囲を
示す図である。FIG. 3 is a diagram showing ranges of impurity concentration and thickness of a p-type layer in this embodiment;
【図4】本実施例の界面トラップ効果に対する効果を説
明する図である。4A and 4B are diagrams for explaining the effect of the present embodiment on the interface trap effect; FIG.
【図5】従来のヘテロ接合電界効果トランジスタの断面
図である。FIG. 5 is a cross-sectional view of a conventional heterojunction field effect transistor;
11,21,51 半絶縁性GaAs基板
13,23,53 p型GaAsバッファ層
52 アンドープGaAsバッファ層
14,24,54 アンドープGaAs電子走行層
15,25,55 n+ −Al0.2 Ga0.8 As電子供
給層
16,56 n+ −GaAsキャップ層
17,57 ソース電極
18,58 ドレイン電極
19,59 ゲート電極11, 21, 51 semi-insulating GaAs substrates 13, 23, 53 p-type GaAs buffer layer 52 undoped GaAs buffer layers 14, 24, 54 undoped GaAs electron transit layers 15, 25, 55 n + -Al 0.2 Ga 0.8 As electron supply layers 16, 56 n + -GaAs cap layers 17, 57 source electrodes 18, 58 drain electrodes 19, 59 gate electrodes
Claims (4)
ャル成長によって形成された電界効果トランジスタにお
いて、エピタキシャル層の半絶縁性基板に接する領域
が、活性層とは逆の導電型の半導体層で形成されてお
り、その領域の不純物の面濃度は前記半絶縁性基板と前
記エピタキシャル層との界面トラップの面密度より高
く、かつその領域は完全に空乏化する厚さであることを
特徴とする電界効果トランジスタ。1. A field effect transistor formed by epitaxial growth on a semi-insulating compound semiconductor substrate, wherein a region of the epitaxial layer in contact with the semi-insulating substrate is formed of a semiconductor layer of conductivity type opposite to that of the active layer. and the surface concentration of the impurity in that region is the same as that of the semi-insulating substrate.
higher than the areal density of interface traps with the epitaxial layer
a field effect transistor characterized in that the region is of a fully depleted thickness .
ャル成長によって形成されたへテロ接合電界効果トラン
ジスタにおいて、エピタキシャル層の半絶縁性基板に接
する領域が、活性層とは逆の導電型の半導体層で形成さ
れており、その領域の不純物の面濃度は前記半絶縁性基
板と前記エピタキシャル層との界面トラップの面密度よ
り高く、かつその領域は完全に空乏化する厚さであるこ
とを特徴とするへテロ接合電界効果トランジスタ。2. A heterojunction field effect transistor formed by epitaxial growth on a semi-insulating compound semiconductor substrate, wherein a region of the epitaxial layer in contact with the semi-insulating substrate is a semiconductor layer of conductivity type opposite to that of the active layer. The surface concentration of impurities in that region is equal to that of the semi-insulating group.
than the areal density of interface traps between the plate and the epitaxial layer
and the thickness of the region is such that it is fully depleted.
A heterojunction field effect transistor characterized by:
ャル成長によって形成されたGaAsショットキゲート
電界効果トランジスタにおいて、エピタキシャル層の半
絶縁性基板に接する領域が、活性層とは逆の導電型の半
導体層で形成されており、その領域の不純物の面濃度は
前記半絶縁性基板と前記エピタキシャル層との界面トラ
ップの面密度より高く、かつその領域は完全に空乏化す
る厚さであることを特徴とするGaAsショットキーゲ
ート電界効果トランジスタ。3. A GaAs Schottky gate field effect transistor epitaxially grown on a semi-insulating compound semiconductor substrate, wherein a region of the epitaxial layer in contact with the semi-insulating substrate is a semiconductor layer of a conductivity type opposite to that of the active layer. is formed, and the surface concentration of impurities in that region is
an interfacial stress between the semi-insulating substrate and the epitaxial layer;
higher than the areal density of the chip and the area is fully depleted
A GaAs Schottky gate field effect transistor characterized by a thickness of
する領域の不純物の面密度が5×10The areal density of impurities in the region where 1111 cmcm -2-2 以上であThat's it
ることを特徴とする請求項1または請求項2または請求Claim 1 or claim 2 or claim characterized by
項3記載の電界効果トランジスタ。Item 4. The field effect transistor according to item 3.
Priority Applications (1)
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---|---|---|---|
JP6225129A JP2658898B2 (en) | 1994-09-20 | 1994-09-20 | field effect transistor |
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---|---|---|---|
JP6225129A JP2658898B2 (en) | 1994-09-20 | 1994-09-20 | field effect transistor |
Publications (2)
Publication Number | Publication Date |
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JPH0888353A JPH0888353A (en) | 1996-04-02 |
JP2658898B2 true JP2658898B2 (en) | 1997-09-30 |
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ID=16824421
Family Applications (1)
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---|---|---|---|
JP6225129A Expired - Lifetime JP2658898B2 (en) | 1994-09-20 | 1994-09-20 | field effect transistor |
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---|---|---|---|---|
JP2583793B2 (en) * | 1988-12-27 | 1997-02-19 | 日本電信電話株式会社 | Semiconductor substrate |
JPH07135219A (en) * | 1993-06-16 | 1995-05-23 | Yokogawa Electric Corp | Field-effect transistor |
-
1994
- 1994-09-20 JP JP6225129A patent/JP2658898B2/en not_active Expired - Lifetime
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