JP2656705B2 - 拡張可能メモリシステム及びメモリシステム拡張方法 - Google Patents
拡張可能メモリシステム及びメモリシステム拡張方法Info
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- JP2656705B2 JP2656705B2 JP5002691A JP269193A JP2656705B2 JP 2656705 B2 JP2656705 B2 JP 2656705B2 JP 5002691 A JP5002691 A JP 5002691A JP 269193 A JP269193 A JP 269193A JP 2656705 B2 JP2656705 B2 JP 2656705B2
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- memory
- card
- memory array
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1694—Configuration of memory controller to different memory types
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はコンピュータメモリサブ
システムに関し、特に異なるサイズのシステム又は提供
物（オファリング）を可能にする拡張可能なメモリサブ
システムに関する。
システムに関し、特に異なるサイズのシステム又は提供
物（オファリング）を可能にする拡張可能なメモリサブ
システムに関する。
【０００２】
【従来の技術】先行技術のメモリサブシステムは、メモ
リアレイカードで形成される１個以上のボードで実施さ
れる。一般的に、メモリサブシステムは異なるメモリサ
イズ（メガバイト）の提供物を提供する。３つの主記憶
装置アップグレード方法が先行技術のシステムで用いら
れてきた。「メモリアップグレード」は顧客の機械のメ
モリのメガバイトの数を増加している。３つの主記憶装
置アップグレード方法とは、異なるカードサイズ方式、
フレキシブルバス構造方式及びマルチドロップ設計方式
である。
リアレイカードで形成される１個以上のボードで実施さ
れる。一般的に、メモリサブシステムは異なるメモリサ
イズ（メガバイト）の提供物を提供する。３つの主記憶
装置アップグレード方法が先行技術のシステムで用いら
れてきた。「メモリアップグレード」は顧客の機械のメ
モリのメガバイトの数を増加している。３つの主記憶装
置アップグレード方法とは、異なるカードサイズ方式、
フレキシブルバス構造方式及びマルチドロップ設計方式
である。
【０００３】異なるカードサイズ手法において、一定数
のカードが各々のメモリバンクを含む。「メモリバン
ク」とは、メモリ取出しと格納の間に一致して作動する
個々にアドレス指定可能なメモリカードのセットであ
る。実装されないカードは、最も多く実装したメモリカ
ードの一部にのみメモリ・チップが実装されたより小さ
いメモリ提供物を作成するのに使用される。「実装され
ないカード」は、最大許容ＤＲＡＭ（ダイナミックラン
ダムアクセスメモリ）チップの１／２、１／４等のＤＲ
ＡＭチップを含むメモリカードである。実装されないカ
ードを使用するこの手法には、メモリカード部の数の増
加、カード復帰の取り扱い、及び実装されないメモリカ
ードの廃棄、又はカードのＤＲＡＭの数を増加するため
の実装されないカードの再作動といったいくつかの不利
な点がある。
のカードが各々のメモリバンクを含む。「メモリバン
ク」とは、メモリ取出しと格納の間に一致して作動する
個々にアドレス指定可能なメモリカードのセットであ
る。実装されないカードは、最も多く実装したメモリカ
ードの一部にのみメモリ・チップが実装されたより小さ
いメモリ提供物を作成するのに使用される。「実装され
ないカード」は、最大許容ＤＲＡＭ（ダイナミックラン
ダムアクセスメモリ）チップの１／２、１／４等のＤＲ
ＡＭチップを含むメモリカードである。実装されないカ
ードを使用するこの手法には、メモリカード部の数の増
加、カード復帰の取り扱い、及び実装されないメモリカ
ードの廃棄、又はカードのＤＲＡＭの数を増加するため
の実装されないカードの再作動といったいくつかの不利
な点がある。
【０００４】フレキシブルバス構造において、可変数の
カードが各々のメモリバンクを含む。メモリとシステム
間のデータバス幅は、より多くのカードが差し込まれる
につれて増大する。不利な点には、より小さなメモリ提
供物に対するメモリサブシステムバンド幅の減少及び性
能の低下が含まれる。また構成可能なメモリデータバス
は、システム側で実施するのが困難である。
カードが各々のメモリバンクを含む。メモリとシステム
間のデータバス幅は、より多くのカードが差し込まれる
につれて増大する。不利な点には、より小さなメモリ提
供物に対するメモリサブシステムバンド幅の減少及び性
能の低下が含まれる。また構成可能なメモリデータバス
は、システム側で実施するのが困難である。
【０００５】マルチドロップ設計手法において、可変数
のカードは各々のメモリバンクを含む。メモリデータバ
スへのシステムの各ビットは、各々のメモリカードへ配
線される。この手法は、パーソナルコンピュータ及び殆
どのワークステーションに使用される。高いシステムク
ロック速度を有する高性能のシステムにおいて、この方
法はメモリバンド幅を厳しく制限する。データバスネッ
トでのメモリデータバスローディングキャパシタンスの
増加と信号反射の増加は、データがシステムとメモリカ
ードとの間で転送される最大の速度を制限する。「マル
チドロップネット」は、２個以上のレシーバーへ配線さ
れるネットである。
のカードは各々のメモリバンクを含む。メモリデータバ
スへのシステムの各ビットは、各々のメモリカードへ配
線される。この手法は、パーソナルコンピュータ及び殆
どのワークステーションに使用される。高いシステムク
ロック速度を有する高性能のシステムにおいて、この方
法はメモリバンド幅を厳しく制限する。データバスネッ
トでのメモリデータバスローディングキャパシタンスの
増加と信号反射の増加は、データがシステムとメモリカ
ードとの間で転送される最大の速度を制限する。「マル
チドロップネット」は、２個以上のレシーバーへ配線さ
れるネットである。
【０００６】
【発明が解決しようとする課題】本発明の目的は、メモ
リアップグレードを可能にする改良されたメモリシステ
ム及びメモリ制御装置を提供することである。
リアップグレードを可能にする改良されたメモリシステ
ム及びメモリ制御装置を提供することである。
【０００７】
【課題を解決するための手段と作用】選択可能な数のメ
モリアレイカードを用いる拡張可能なメモリシステムで
あって、複数のメモリアレイカードのための複数のメモ
リカードソケットセットを有し、ソケットセットに差し
込まれるメモリアレイカード間の信号を結合するためソ
ケットセット間に配線を有する回路板を備え、メモリア
レイカードが、ソケットセットの内の１個のソケットセ
ットと結合するための第１カードコネクタと第２カード
コネクタを有し、メモリ及びメモリにアクセスするため
の支援回路を有し、メモリアレイカードから回路板配線
を介して回路板に接続されるメモリアレイカードへ分配
されるシステムアドレスと同期の複数のコピーを作成す
るリパワーリング手段を更に有し、メモリにアクセス
し、回路板に接続される数のメモリアレイカードに適応
するためのタイミングシーケンスを変更する手段を含む
メモリ制御装置手段と、データを提供し、受信するため
のデータ手段と、回路板上の配線とソケットセットを介
して、他のカードに分配されるカードの少なくとも１枚
にアドレスと制御信号を提供するため、メモリアレイカ
ードの少なくとも１枚へ結合される結合手段と、データ
手段とメモリアレイカードの第２カードコネクタの間に
分配的に結合され、データ手段と第２カードコネクタの
間でデータを提供するためのデータケーブルと、を備え
る拡張可能なメモリシステム。
モリアレイカードを用いる拡張可能なメモリシステムで
あって、複数のメモリアレイカードのための複数のメモ
リカードソケットセットを有し、ソケットセットに差し
込まれるメモリアレイカード間の信号を結合するためソ
ケットセット間に配線を有する回路板を備え、メモリア
レイカードが、ソケットセットの内の１個のソケットセ
ットと結合するための第１カードコネクタと第２カード
コネクタを有し、メモリ及びメモリにアクセスするため
の支援回路を有し、メモリアレイカードから回路板配線
を介して回路板に接続されるメモリアレイカードへ分配
されるシステムアドレスと同期の複数のコピーを作成す
るリパワーリング手段を更に有し、メモリにアクセス
し、回路板に接続される数のメモリアレイカードに適応
するためのタイミングシーケンスを変更する手段を含む
メモリ制御装置手段と、データを提供し、受信するため
のデータ手段と、回路板上の配線とソケットセットを介
して、他のカードに分配されるカードの少なくとも１枚
にアドレスと制御信号を提供するため、メモリアレイカ
ードの少なくとも１枚へ結合される結合手段と、データ
手段とメモリアレイカードの第２カードコネクタの間に
分配的に結合され、データ手段と第２カードコネクタの
間でデータを提供するためのデータケーブルと、を備え
る拡張可能なメモリシステム。
【０００８】拡張可能なメモリシステムであって、複数
のメモリアレイカードのための複数のソケットセットを
有し、ソケットセットを相互接続するソケットセット間
に配線を有する回路板を備え、メモリアレイカードが、
メモリ支援手段とリパワー手段、ＤＲＡＭ、及び第１カ
ードコネクタと第２カードコネクタを含み、データの提
供及び受信の少なくとも一方を行うプログラマブルメモ
リ制御装置を備え、第１カードコネクタは、メモリアレ
イカードが回路板に差し込まれるとき回路板のソケット
セットに接続され、メモリアレイカードへ及びメモリア
レイカードからのデータを結合するため、メモリアレイ
カードの第２カードコネクタとプログラマブルメモリ制
御装置との間で分配的に結合されるケーブリングを備
え、プログラマブルメモリ制御装置が、通常モード、１
サイクルのＣＡＳモード又は多数のサイクルのページモ
ードで第１カードにアクセスするため、メモリアレイカ
ードの第１カードにシステムアドレスと制御情報を提供
し、プログラマブルメモリ制御装置が、接続されるメモ
リアレイカードの数に従って生成されるタイミングを変
更する手段を有し、リパワー手段が、アドレス及び制御
情報を複製し、回路板の配線に沿って他のメモリアレイ
カードに提供する、ことから成る拡張可能なメモリシス
テム。
のメモリアレイカードのための複数のソケットセットを
有し、ソケットセットを相互接続するソケットセット間
に配線を有する回路板を備え、メモリアレイカードが、
メモリ支援手段とリパワー手段、ＤＲＡＭ、及び第１カ
ードコネクタと第２カードコネクタを含み、データの提
供及び受信の少なくとも一方を行うプログラマブルメモ
リ制御装置を備え、第１カードコネクタは、メモリアレ
イカードが回路板に差し込まれるとき回路板のソケット
セットに接続され、メモリアレイカードへ及びメモリア
レイカードからのデータを結合するため、メモリアレイ
カードの第２カードコネクタとプログラマブルメモリ制
御装置との間で分配的に結合されるケーブリングを備
え、プログラマブルメモリ制御装置が、通常モード、１
サイクルのＣＡＳモード又は多数のサイクルのページモ
ードで第１カードにアクセスするため、メモリアレイカ
ードの第１カードにシステムアドレスと制御情報を提供
し、プログラマブルメモリ制御装置が、接続されるメモ
リアレイカードの数に従って生成されるタイミングを変
更する手段を有し、リパワー手段が、アドレス及び制御
情報を複製し、回路板の配線に沿って他のメモリアレイ
カードに提供する、ことから成る拡張可能なメモリシス
テム。
【０００９】メモリアレイカード、ソケットセットとソ
ケットセットと共にソケット間の回路板の配線を有する
回路板とを用いるメモリシステムを拡張するための方法
であって、メモリシステムがメモリアドレス及び制御信
号を提供するためプログラマブルメモリ制御装置を有
し、プログラマブルメモリ制御装置とメモリアレイカー
ドの間にデータケーブリングがあるメモリシステム拡張
方法は、オープンソケットセットに追加のカードを挿入
することによってメモリアレイカードを追加するステッ
プと、システムソースからメモリアレイカードへデータ
ケーブリングを分配するステップと、一方のメモリアレ
イカードにメモリアドレス及び制御信号を付与して、回
路板の配線を介して他方のメモリアレイカードにアドレ
ス及び制御情報を複製且つ転送するステップと、追加さ
れたメモリアレイカードを調整するため、プログラマブ
ルメモリ制御装置のプログラミングによってタイミング
を変更するステップと、を備えるメモリシステム拡張方
法。
ケットセットと共にソケット間の回路板の配線を有する
回路板とを用いるメモリシステムを拡張するための方法
であって、メモリシステムがメモリアドレス及び制御信
号を提供するためプログラマブルメモリ制御装置を有
し、プログラマブルメモリ制御装置とメモリアレイカー
ドの間にデータケーブリングがあるメモリシステム拡張
方法は、オープンソケットセットに追加のカードを挿入
することによってメモリアレイカードを追加するステッ
プと、システムソースからメモリアレイカードへデータ
ケーブリングを分配するステップと、一方のメモリアレ
イカードにメモリアドレス及び制御信号を付与して、回
路板の配線を介して他方のメモリアレイカードにアドレ
ス及び制御情報を複製且つ転送するステップと、追加さ
れたメモリアレイカードを調整するため、プログラマブ
ルメモリ制御装置のプログラミングによってタイミング
を変更するステップと、を備えるメモリシステム拡張方
法。
【００１０】本システムは、複数のカードソケットをも
った回路板を含む。本システムは、カードソケットのた
めの第１カードコネクタと、システムと１枚以上のメモ
リカードとの間のデータ転送のための第２カードコネク
タとを備えた１枚以上のメモリカード、並びにケーブル
を介するメモリ制御装置を含む。メモリの順序付けを調
整するのに必要な制御信号は、回路板内に埋め込まれた
配線を介してカード上の手段又は中央ソースにアクセス
することによって提供される。
った回路板を含む。本システムは、カードソケットのた
めの第１カードコネクタと、システムと１枚以上のメモ
リカードとの間のデータ転送のための第２カードコネク
タとを備えた１枚以上のメモリカード、並びにケーブル
を介するメモリ制御装置を含む。メモリの順序付けを調
整するのに必要な制御信号は、回路板内に埋め込まれた
配線を介してカード上の手段又は中央ソースにアクセス
することによって提供される。
【００１１】
【実施例】好ましい実施例を詳細に考慮する前に、例を
用いて、最小のメモリ提供物と中間のメモリ提供物の動
作を示すのは有益である。
用いて、最小のメモリ提供物と中間のメモリ提供物の動
作を示すのは有益である。
【００１２】本発明の一般的な最小のメモリシステム又
は提供物において、１６ワードのデータが１６連続サイ
クルにおいて単一のメモリカードに転送される（図１参
照）。これらのワードはメモリ支持回路にある１６個の
深さ（階層）の記憶ラインバッファに記憶される。記憶
バッファを充填すると直ちに、メモリ制御装置は４ペー
ジサイクルのＤＲＡＭ書き込み動作を開始する。記憶バ
ッファからの４ワードのデータが、４ページサイクルの
各々毎にＤＲＡＭアレイに書き込まれる。取出し動作に
おいて、メモリ制御装置は４ページサイクルのＤＲＡＭ
読取り動作を開始する。ＤＲＡＭデータがオンカード取
出しラインバッファを充填するにつれて、メモリ制御装
置は１６ワードの取出し転送を開始する。
は提供物において、１６ワードのデータが１６連続サイ
クルにおいて単一のメモリカードに転送される（図１参
照）。これらのワードはメモリ支持回路にある１６個の
深さ（階層）の記憶ラインバッファに記憶される。記憶
バッファを充填すると直ちに、メモリ制御装置は４ペー
ジサイクルのＤＲＡＭ書き込み動作を開始する。記憶バ
ッファからの４ワードのデータが、４ページサイクルの
各々毎にＤＲＡＭアレイに書き込まれる。取出し動作に
おいて、メモリ制御装置は４ページサイクルのＤＲＡＭ
読取り動作を開始する。ＤＲＡＭデータがオンカード取
出しラインバッファを充填するにつれて、メモリ制御装
置は１６ワードの取出し転送を開始する。
【００１３】メモリアップグレードの間、追加のメモリ
アレイカードがメモリボードに差し込まれる。初期のメ
モリカードに配線されるデータケーブルの半分は、新た
なカードの頂部カードコネクタに差し込まれ、メモリ制
御装置が２ページサイクルのＤＲＡＭタイミングを提供
するため再プログラムされる。
アレイカードがメモリボードに差し込まれる。初期のメ
モリカードに配線されるデータケーブルの半分は、新た
なカードの頂部カードコネクタに差し込まれ、メモリ制
御装置が２ページサイクルのＤＲＡＭタイミングを提供
するため再プログラムされる。
【００１４】この中間メモリ提供物において、１６ワー
ドのデータが、１６連続サイクルで各々がハーフワード
を受信するメモリカードに転送される（図２参照）。こ
れらハーフワードは、各カードのメモリ支持回路にある
１６個の深さの記憶ラインバッファの半分に記憶され
る。記憶バッファを半分充填すると直ちに、メモリ制御
装置は２ページサイクルのＤＲＡＭ書き込み動作を開始
する。記憶バッファにおける８ワードのデータ（各カー
ドから４ワードずつ）は、２ページサイクルの各々毎に
ＤＲＡＭアレイに書き込まれる。取出し動作において、
メモリ制御装置は２ページサイクルのＤＲＡＭ読取り動
作を開始する。ＤＲＡＭデータがオンカード取出しライ
ンバッファにロードされているので、メモリ制御装置は
１６ワード取出し転送を開始する。
ドのデータが、１６連続サイクルで各々がハーフワード
を受信するメモリカードに転送される（図２参照）。こ
れらハーフワードは、各カードのメモリ支持回路にある
１６個の深さの記憶ラインバッファの半分に記憶され
る。記憶バッファを半分充填すると直ちに、メモリ制御
装置は２ページサイクルのＤＲＡＭ書き込み動作を開始
する。記憶バッファにおける８ワードのデータ（各カー
ドから４ワードずつ）は、２ページサイクルの各々毎に
ＤＲＡＭアレイに書き込まれる。取出し動作において、
メモリ制御装置は２ページサイクルのＤＲＡＭ読取り動
作を開始する。ＤＲＡＭデータがオンカード取出しライ
ンバッファにロードされているので、メモリ制御装置は
１６ワード取出し転送を開始する。
【００１５】本発明をより詳細に見ると、図１より４本
のデータケーブル１０が単一メモリアレイカード１１の
頂部カードコネクタ１１ａに差し込まれる。メモリ１１
はメモリ回路板１９のソケット１５ａに差し込まれる。
ＤＲＡＭ動作を順序付けるのに必要なシステムアドレス
と他の制御は、コネクタソケット１５ａへ接続されるケ
ーブル１２ａを介して、このカード１１へ接続されるメ
モリ制御装置１２によって駆動される。カード１１は、
アドレス及び制御を、ＤＲＡＭアレイ１４へ及びメモリ
回路板１９に埋め込まれた配線１９ａ乃至１９ｎを介し
て、他のカードスロット又はソケット１５ｂ乃至１５ｎ
へ出力するリパワー(repower) 論理１３を含む。リパワ
ー論理１３はアドレス情報を単に複製して、１本以上の
配線１９ａ乃至１９ｎ−１に沿って、他のカードソケッ
ト１５ｂ乃至１５ｎへと供給する。ＤＲＡＭアレイ１４
に記憶されるべきデータは、まずメモリ制御装置１２か
ら、４本のデータケーブルを通り、ステアリング論理１
６を介して、記憶バッファ１７に転送される。次にメモ
リ制御装置１２はケーブル１２ａを介してＤＲＡＭアレ
イ１４にアドレスと他の制御情報を送信する。オンカー
ドリパワーリング及び制御回路１３は、記憶バッファ１
７からＤＲＡＭアレイ１４にデータをゲートし、データ
がＤＲＡＭアレイ１４に記憶されるようにＤＲＡＭを順
序付ける。取出し動作において、メモリ制御装置１２は
ＤＲＡＭアレイ１４からデータをアクセスし、取出しバ
ッファ１８のこのデータをラッチするためアドレス及び
他の制御情報を送信する。次に、メモリ制御装置１２
は、ケーブル１０とステアリング論理１６を介して、取
出しバッファ１８からメモリ制御装置１２自体へのデー
タの転送を開始する。ステアリング論理１６は、バッフ
ァからの読み出し及びそれへの格納のための制御信号で
ある倍長語ＩＤ信号及び負荷（ロード）信号、空（エン
プティ）信号を受信する。有効なアドレス、読取り／書
き込み、ＣＡＳ、ＲＡＳが、リパワー論理１３及び配線
１３ａを介してＤＲＡＭに提供される。メモリ制御装置
から同期されたメモリアレイカードによって、復元（リ
フレッシュ）が行われる。
のデータケーブル１０が単一メモリアレイカード１１の
頂部カードコネクタ１１ａに差し込まれる。メモリ１１
はメモリ回路板１９のソケット１５ａに差し込まれる。
ＤＲＡＭ動作を順序付けるのに必要なシステムアドレス
と他の制御は、コネクタソケット１５ａへ接続されるケ
ーブル１２ａを介して、このカード１１へ接続されるメ
モリ制御装置１２によって駆動される。カード１１は、
アドレス及び制御を、ＤＲＡＭアレイ１４へ及びメモリ
回路板１９に埋め込まれた配線１９ａ乃至１９ｎを介し
て、他のカードスロット又はソケット１５ｂ乃至１５ｎ
へ出力するリパワー(repower) 論理１３を含む。リパワ
ー論理１３はアドレス情報を単に複製して、１本以上の
配線１９ａ乃至１９ｎ−１に沿って、他のカードソケッ
ト１５ｂ乃至１５ｎへと供給する。ＤＲＡＭアレイ１４
に記憶されるべきデータは、まずメモリ制御装置１２か
ら、４本のデータケーブルを通り、ステアリング論理１
６を介して、記憶バッファ１７に転送される。次にメモ
リ制御装置１２はケーブル１２ａを介してＤＲＡＭアレ
イ１４にアドレスと他の制御情報を送信する。オンカー
ドリパワーリング及び制御回路１３は、記憶バッファ１
７からＤＲＡＭアレイ１４にデータをゲートし、データ
がＤＲＡＭアレイ１４に記憶されるようにＤＲＡＭを順
序付ける。取出し動作において、メモリ制御装置１２は
ＤＲＡＭアレイ１４からデータをアクセスし、取出しバ
ッファ１８のこのデータをラッチするためアドレス及び
他の制御情報を送信する。次に、メモリ制御装置１２
は、ケーブル１０とステアリング論理１６を介して、取
出しバッファ１８からメモリ制御装置１２自体へのデー
タの転送を開始する。ステアリング論理１６は、バッフ
ァからの読み出し及びそれへの格納のための制御信号で
ある倍長語ＩＤ信号及び負荷（ロード）信号、空（エン
プティ）信号を受信する。有効なアドレス、読取り／書
き込み、ＣＡＳ、ＲＡＳが、リパワー論理１３及び配線
１３ａを介してＤＲＡＭに提供される。メモリ制御装置
から同期されたメモリアレイカードによって、復元（リ
フレッシュ）が行われる。
【００１６】図２は、２つのデータケーブル２０ａが第
１メモリアレイカード２１ａの頂部カードコネクタに差
し込まれ、もう一方の２つのデータケーブル２０ｂが第
２メモリアレイカード２１ｂの頂部カードコネクタに差
し込まれる好ましい中間の実施例を示す。ＤＲＡＭ動作
を順序付けるのに必要なシステムアドレス及び他の制御
が、導線１２ａを介して第１メモリカード２１ａへ接続
されるメモリ制御装置１２によって駆動される。このカ
ード２１ａは、アドレス及び制御をケーブル２９を介し
てＤＲＡＭアレイ２４ａに出力し、メモリ回路板１９に
埋め込まれた配線１９ａ乃至１９ｎ−１を介して第２メ
モリカード２１ｂ及び他のカードスロット１５ｃ乃至１
５ｎへ出力するリパワー論理２３ａを含む。第２メモリ
カードは、アドレス及び制御情報をＤＲＡＭアレイ２４
ｂへ再出力するリパワーリング論理２３ｂを含む。ＤＲ
ＡＭアレイ２４ａ及び２４ｂに記憶されるべきデータ
は、まず、メモリ制御装置１２から、４つのデータケー
ブル２０ａ及び２０ｂ並びにステアリング論理２６ａ及
び２６ｂを通って、各バッファが全データの半分を有す
るように記憶バッファ２７ａ及び２７ｂの半分へ転送さ
れる。次にメモリ制御装置１２は、ＤＲＡＭアレイ２４
ａ及び２４ｂ並びにステアリング論理２６ａ及び２６ｂ
に、アドレス及び他の制御情報を送信する。オンカード
リパワーリング及び制御回路は、記憶バッファ２７ａ及
び２７ｂからＤＲＡＭアレイ２４ａ及び２４ｂに、デー
タをゲートし、データがＤＲＡＭアレイに記憶されるよ
うにＤＲＡＭを順序づける。取出し動作において、メモ
リ制御装置１２は、ＤＲＡＭアレイ２４ａ及び２４ｂか
らデータをアクセスし、取出しバッファ２８ａ及び２８
ｂの半分にこのデータをラッチするため、アドレス及び
他の制御情報を送信する。次に、メモリ制御装置１２は
ケーブル２０ａ及び２０ｂ並びにステアリング論理２６
ａ及び２６ｂを介して、メモリ制御装置１２自体に、取
出しバッファからのデータの転送を開始する。
１メモリアレイカード２１ａの頂部カードコネクタに差
し込まれ、もう一方の２つのデータケーブル２０ｂが第
２メモリアレイカード２１ｂの頂部カードコネクタに差
し込まれる好ましい中間の実施例を示す。ＤＲＡＭ動作
を順序付けるのに必要なシステムアドレス及び他の制御
が、導線１２ａを介して第１メモリカード２１ａへ接続
されるメモリ制御装置１２によって駆動される。このカ
ード２１ａは、アドレス及び制御をケーブル２９を介し
てＤＲＡＭアレイ２４ａに出力し、メモリ回路板１９に
埋め込まれた配線１９ａ乃至１９ｎ−１を介して第２メ
モリカード２１ｂ及び他のカードスロット１５ｃ乃至１
５ｎへ出力するリパワー論理２３ａを含む。第２メモリ
カードは、アドレス及び制御情報をＤＲＡＭアレイ２４
ｂへ再出力するリパワーリング論理２３ｂを含む。ＤＲ
ＡＭアレイ２４ａ及び２４ｂに記憶されるべきデータ
は、まず、メモリ制御装置１２から、４つのデータケー
ブル２０ａ及び２０ｂ並びにステアリング論理２６ａ及
び２６ｂを通って、各バッファが全データの半分を有す
るように記憶バッファ２７ａ及び２７ｂの半分へ転送さ
れる。次にメモリ制御装置１２は、ＤＲＡＭアレイ２４
ａ及び２４ｂ並びにステアリング論理２６ａ及び２６ｂ
に、アドレス及び他の制御情報を送信する。オンカード
リパワーリング及び制御回路は、記憶バッファ２７ａ及
び２７ｂからＤＲＡＭアレイ２４ａ及び２４ｂに、デー
タをゲートし、データがＤＲＡＭアレイに記憶されるよ
うにＤＲＡＭを順序づける。取出し動作において、メモ
リ制御装置１２は、ＤＲＡＭアレイ２４ａ及び２４ｂか
らデータをアクセスし、取出しバッファ２８ａ及び２８
ｂの半分にこのデータをラッチするため、アドレス及び
他の制御情報を送信する。次に、メモリ制御装置１２は
ケーブル２０ａ及び２０ｂ並びにステアリング論理２６
ａ及び２６ｂを介して、メモリ制御装置１２自体に、取
出しバッファからのデータの転送を開始する。
【００１７】図３は、第１データケーブル３０ａが第１
メモリアレイカード３１ａの頂部カードコネクタに差し
込まれ、第２データケーブル３０ｂが第２メモリアレイ
カード３１ｂの頂部カードコネクタに差し込まれ、第３
データケーブル３０ｃが第３メモリアレイカードの頂部
カードコネクタに差し込まれ（図示せず）、最後のデー
タケーブル３０ｎが最後のメモリアレイカード３１ｎの
頂部カードコネクタに差し込まれる好ましい実施例を示
す。図示される実施例において、４本のケーブル及び４
枚のカードがある。１枚のカードは図示されていない。
ＤＲＡＭ動作を順序づけるのに必要なシステムアドレス
及び他の制御は、１２ａを介して第１メモリカード３１
ａに接続されるメモリ制御装置１２によって駆動され
る。このカード３１ａは、アドレス及び制御を、ＤＲＡ
Ｍアレイ３４ａと、メモリ回路板１９に埋め込まれた配
線１９ａ乃至１９ｎ−１を介して他の全てのメモリカー
ド３１ｂ乃至３１ｎへと動かすリパワー論理３３ａを含
んでいる。第２メモリカード３１ｂは、アドレス及び制
御情報を配線３０３を介してＤＲＡＭアレイ３４ｂに再
出力するリパワーリング回路３３ｂを含む。ｎ番目のメ
モリカードは、アドレス及び制御情報をＤＲＡＭアレイ
３４ｎに再出力するリパワーリング論理３３ｎを含む。
ＤＲＡＭアレイ３４ａ乃至３４ｎに記憶されるべきデー
タは、まず、メモリ制御装置１２から、Ｎ本のデータケ
ーブル３０ａ乃至３０ｎを通り、ステアリング論理３６
ａ乃至３６ｎを介して、記憶バッファ３７ａ乃至３７ｎ
の１／Ｎへと転送される。次に、メモリ制御装置３２
は、配線１２、１９ａ、１９ｂ乃至１９ｎを介して、Ｄ
ＲＡＭアレイ３４ａ乃至３４ｎに、アドレス及び他の制
御情報を送信する。オンカードリパワーリング及び制御
回路３３ａ乃至３３ｎは、記憶バッファ３７ａ乃至３７
ｎからＤＲＡＭアレイ３４ａ乃至３４ｎにデータをゲー
トし、データがＤＲＡＭアレイ３４ａ乃至３４ｎに記憶
されるようにＤＲＡＭを順序づける。取出し動作におい
て、メモリ制御装置１２は、ＤＲＡＭアレイ３４ａ乃至
３４ｎからデータをアクセスし、取出しバッファ３８ａ
乃至３８ｎの各々の１／ｎ番目にこのデータをラッチす
るため、アドレス及び他の制御情報を送信する。次に、
メモリ制御装置１２はケーブル及びステアリング論理３
６ａ乃至３６ｎを介して、メモリ制御装置１２自体に、
取出しバッファ３８ａ乃至３８ｎからのデータの転送を
開始する。
メモリアレイカード３１ａの頂部カードコネクタに差し
込まれ、第２データケーブル３０ｂが第２メモリアレイ
カード３１ｂの頂部カードコネクタに差し込まれ、第３
データケーブル３０ｃが第３メモリアレイカードの頂部
カードコネクタに差し込まれ（図示せず）、最後のデー
タケーブル３０ｎが最後のメモリアレイカード３１ｎの
頂部カードコネクタに差し込まれる好ましい実施例を示
す。図示される実施例において、４本のケーブル及び４
枚のカードがある。１枚のカードは図示されていない。
ＤＲＡＭ動作を順序づけるのに必要なシステムアドレス
及び他の制御は、１２ａを介して第１メモリカード３１
ａに接続されるメモリ制御装置１２によって駆動され
る。このカード３１ａは、アドレス及び制御を、ＤＲＡ
Ｍアレイ３４ａと、メモリ回路板１９に埋め込まれた配
線１９ａ乃至１９ｎ−１を介して他の全てのメモリカー
ド３１ｂ乃至３１ｎへと動かすリパワー論理３３ａを含
んでいる。第２メモリカード３１ｂは、アドレス及び制
御情報を配線３０３を介してＤＲＡＭアレイ３４ｂに再
出力するリパワーリング回路３３ｂを含む。ｎ番目のメ
モリカードは、アドレス及び制御情報をＤＲＡＭアレイ
３４ｎに再出力するリパワーリング論理３３ｎを含む。
ＤＲＡＭアレイ３４ａ乃至３４ｎに記憶されるべきデー
タは、まず、メモリ制御装置１２から、Ｎ本のデータケ
ーブル３０ａ乃至３０ｎを通り、ステアリング論理３６
ａ乃至３６ｎを介して、記憶バッファ３７ａ乃至３７ｎ
の１／Ｎへと転送される。次に、メモリ制御装置３２
は、配線１２、１９ａ、１９ｂ乃至１９ｎを介して、Ｄ
ＲＡＭアレイ３４ａ乃至３４ｎに、アドレス及び他の制
御情報を送信する。オンカードリパワーリング及び制御
回路３３ａ乃至３３ｎは、記憶バッファ３７ａ乃至３７
ｎからＤＲＡＭアレイ３４ａ乃至３４ｎにデータをゲー
トし、データがＤＲＡＭアレイ３４ａ乃至３４ｎに記憶
されるようにＤＲＡＭを順序づける。取出し動作におい
て、メモリ制御装置１２は、ＤＲＡＭアレイ３４ａ乃至
３４ｎからデータをアクセスし、取出しバッファ３８ａ
乃至３８ｎの各々の１／ｎ番目にこのデータをラッチす
るため、アドレス及び他の制御情報を送信する。次に、
メモリ制御装置１２はケーブル及びステアリング論理３
６ａ乃至３６ｎを介して、メモリ制御装置１２自体に、
取出しバッファ３８ａ乃至３８ｎからのデータの転送を
開始する。
【００１８】図４は、メモリ制御装置１２の好ましい実
施例を示す。アレイタイマー４０は、増分装置４１を介
してアレイアクセスの各サイクルごとに増分される。こ
のタイマー値は、プログラマブルアレイ４３の行を選択
するためデコーダ４２を介してデコードされる。このア
レイは、少なくともＣＡＳ（カラムアドレスストロー
ブ）列とＲＡＳ（行アドレスストローブ）列を含む。更
に、アドレス有効列を含んでもよい。アレイの選択され
た行は、メモリ制御ラッチ４４にラッチされる。次にこ
のラッチは、直接メモリサブシステムを駆動する。アレ
イタイマー４０は、また、行アドレス、列アドレス、列
アドレス＋１、．．．又は列アドレス＋ｎを選択してメ
モリサブシステムへ駆動するセレクタ４５を駆動する。
メモリ制御システムのプログラマブルアレイ４３は、図
５のタイミングシーケンスを生成するためカードの数に
従ってプログラムされる。
施例を示す。アレイタイマー４０は、増分装置４１を介
してアレイアクセスの各サイクルごとに増分される。こ
のタイマー値は、プログラマブルアレイ４３の行を選択
するためデコーダ４２を介してデコードされる。このア
レイは、少なくともＣＡＳ（カラムアドレスストロー
ブ）列とＲＡＳ（行アドレスストローブ）列を含む。更
に、アドレス有効列を含んでもよい。アレイの選択され
た行は、メモリ制御ラッチ４４にラッチされる。次にこ
のラッチは、直接メモリサブシステムを駆動する。アレ
イタイマー４０は、また、行アドレス、列アドレス、列
アドレス＋１、．．．又は列アドレス＋ｎを選択してメ
モリサブシステムへ駆動するセレクタ４５を駆動する。
メモリ制御システムのプログラマブルアレイ４３は、図
５のタイミングシーケンスを生成するためカードの数に
従ってプログラムされる。
【００１９】図５は、メモリ制御装置の好ましい実施例
によって生成されたタイミングシーケンスを示す。パル
ス５０ａ、５０ｂ、５０ｃ及び５０ｄは、１枚のカード
の最小のメモリ提供物へと駆動されるＲＡＳパルス、Ｃ
ＡＳパルス、アドレスパルス及びアドレス有効パルスの
一般的なシーケンスである（図１）。パルス５１ａ、５
１ｂ、５１ｃ及び５１ｄは、２枚のカードの中間のメモ
リ提供物へと駆動されるＲＡＳパルス、ＣＡＳパルス、
アドレスパルス及びアドレス有効パルスの一般的なシー
ケンスである（図２）。パルス５２ａ、５２ｂ、５２ｃ
及び５２ｄは、最大のメモリ提供物へと駆動されるＲＡ
Ｓパルス、ＣＡＳパルス、アドレスパルス及びアドレス
有効パルスの一般的なシーケンスである（図３）。
によって生成されたタイミングシーケンスを示す。パル
ス５０ａ、５０ｂ、５０ｃ及び５０ｄは、１枚のカード
の最小のメモリ提供物へと駆動されるＲＡＳパルス、Ｃ
ＡＳパルス、アドレスパルス及びアドレス有効パルスの
一般的なシーケンスである（図１）。パルス５１ａ、５
１ｂ、５１ｃ及び５１ｄは、２枚のカードの中間のメモ
リ提供物へと駆動されるＲＡＳパルス、ＣＡＳパルス、
アドレスパルス及びアドレス有効パルスの一般的なシー
ケンスである（図２）。パルス５２ａ、５２ｂ、５２ｃ
及び５２ｄは、最大のメモリ提供物へと駆動されるＲＡ
Ｓパルス、ＣＡＳパルス、アドレスパルス及びアドレス
有効パルスの一般的なシーケンスである（図３）。
【００２０】図６は、プログラマブルメモリ制御装置論
理６９ａ、６９ｂ、．．．が、システム６２になくメモ
リアレイカード６１ａ、６１ｂ等の各々にある他の実施
例を示す。システム６２は、リパワー回路６３ａにアド
レス及びメモリシーケンス同期(sync)パルスを送信す
る。syncパルスは、同じカードのプログラマブルメモリ
制御装置論理６９ａを駆動し、更に、リパワー回路６３
ａ、６３ｂ、．．．を介して、他の全てのプログラマブ
ルメモリ制御装置論理エンティティ６９ｂ、６９
ｃ、．．．へと再出力される。システム６２は、ケーブ
ル６０ａ，６０ｂ等を介して、カード６１ａ、６１ｂ等
の頂部のデータコネクタに結合される。
理６９ａ、６９ｂ、．．．が、システム６２になくメモ
リアレイカード６１ａ、６１ｂ等の各々にある他の実施
例を示す。システム６２は、リパワー回路６３ａにアド
レス及びメモリシーケンス同期(sync)パルスを送信す
る。syncパルスは、同じカードのプログラマブルメモリ
制御装置論理６９ａを駆動し、更に、リパワー回路６３
ａ、６３ｂ、．．．を介して、他の全てのプログラマブ
ルメモリ制御装置論理エンティティ６９ｂ、６９
ｃ、．．．へと再出力される。システム６２は、ケーブ
ル６０ａ，６０ｂ等を介して、カード６１ａ、６１ｂ等
の頂部のデータコネクタに結合される。
【００２１】図７は、プログラマブルメモリ制御装置論
理７９が、いかなるデータバッファ又はＤＲＡＭも含ま
ない分離したメモリ制御カード８０にある他の実施例を
示す。システム７２は、（好ましい実施例に説明される
ように）アドレスをリパワー論理７３ａ、７３ｂ．．．
を介してアレイカードに送信し、メモリシーケンス同期
(sync)パルスをプログラマブルメモリ制御装置論理７９
に送信する。プログラマブルメモリ制御装置論理７９
は、ＲＡＳ、ＣＡＳ及びアドレス有効信号を直接各カー
ドのＤＲＡＭ７４ａ、７４ｂ．．．に送信する。次に、
リパワー回路がＤＲＡＭを駆動する。システム７２は、
ケーブル７０ａ、７０ｂ等を介して、カードの頂部のデ
ータコネクタに結合される。
理７９が、いかなるデータバッファ又はＤＲＡＭも含ま
ない分離したメモリ制御カード８０にある他の実施例を
示す。システム７２は、（好ましい実施例に説明される
ように）アドレスをリパワー論理７３ａ、７３ｂ．．．
を介してアレイカードに送信し、メモリシーケンス同期
(sync)パルスをプログラマブルメモリ制御装置論理７９
に送信する。プログラマブルメモリ制御装置論理７９
は、ＲＡＳ、ＣＡＳ及びアドレス有効信号を直接各カー
ドのＤＲＡＭ７４ａ、７４ｂ．．．に送信する。次に、
リパワー回路がＤＲＡＭを駆動する。システム７２は、
ケーブル７０ａ、７０ｂ等を介して、カードの頂部のデ
ータコネクタに結合される。
【００２２】
【発明の効果】本発明は上記より構成されているので、
フィールドにおける簡素化されたメモリアップグレード
を可能にする改良されたメモリシステム及びメモリ制御
装置が提供される。
フィールドにおける簡素化されたメモリアップグレード
を可能にする改良されたメモリシステム及びメモリ制御
装置が提供される。
【図１】システムからの及びシステムへのデータの全ワ
ードを受信／供給するような１つのカードの最小メモリ
提供物を概略的に示す。
ードを受信／供給するような１つのカードの最小メモリ
提供物を概略的に示す。
【図２】各々がシステムからの及びシステムへのデータ
のハーフワードを受信／供給するような２つのカードの
中間メモリ提供物を示す。
のハーフワードを受信／供給するような２つのカードの
中間メモリ提供物を示す。
【図３】各々がシステムからの及びシステムへのデータ
の作業の１／Ｎを受信／供給するようなＮ枚のカードの
最大メモリ提供物を示す。
の作業の１／Ｎを受信／供給するようなＮ枚のカードの
最大メモリ提供物を示す。
【図４】メモリ制御装置のプログラマブル論理を示す。
【図５】最小メモリ提供物、中間メモリ提供物及び最大
メモリ提供物用のメモリ制御装置によって生成される一
般的なタイミングシーケンスを示す。
メモリ提供物用のメモリ制御装置によって生成される一
般的なタイミングシーケンスを示す。
【図６】プログラマブルメモリ制御装置がカード上にあ
る他の実施例である。
る他の実施例である。
【図７】プログラマブルメモリ制御装置が分離したメモ
リカード上にある他の実施例である。
リカード上にある他の実施例である。
１０ データケーブル １１ メモリアレイカード １１ａ、１５ａ カードコネクタ １２ メモリ制御装置 １３ リパワー論理 １４ ＤＲＡＭアレイ １６ ステアリング論理 １７ 記憶バッファ １８ 取出しバッファ １９ メモリ回路板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョゼフ レスター テンプル ザ サ ード アメリカ合衆国12443、ニューヨーク州 ハーリー、ピー．オー．ボックス 507、 フック ストリート 312 (56)参考文献 特開 昭52−47331（ＪＰ，Ａ)
Claims (7)
- 【請求項１】選択可能な数のメモリアレイカードを用い
る拡張可能なメモリシステムであって、 前記複数のメモリアレイカードのための複数のメモリカ
ードソケットセットと、前記ソケットセットに差し込ま
れるメモリアレイカード間の信号を結合するため前記ソ
ケットセット間に配線を有する回路板を有し、 前記メモリアレイカードが、前記ソケットセットの内の
１個のソケットセットと結合するための第１カードコネ
クタと、第２カードコネクタと、メモリと、前記メモリ
にアクセスするための支援回路と、メモリアレイカード
から前記回路板配線を介して前記回路板に接続されるメ
モリアレイカードへ転送されるシステムアドレスと同期
信号の複数のコピーを作成するリパワーリング手段とを
有し、 前記メモリシステムが、更に、 前記メモリにアクセスし、前記回路板に接続される前記
メモリアレイカードの数に適応するために、該メモリア
レイカードで使用されるＲＡＳ信号、ＣＡＳ信号、アド
レス信号及びアドレス有効信号の出力タイミングを変更
する手段を含むメモリ制御装置手段と、 データを送受信するためのデータ手段と、 前記回路板上の前記配線と前記ソケットセットを介し
て、他のカードにアドレスと制御信号を転送するため、
前記メモリアレイカードの少なくとも１枚へ結合される
結合手段と、 前記データ手段と前記メモリアレイカードの前記第２カ
ードコネクタの間にデータの各ビットは１つの第２カー
ドコネクタにのみ接続されるように結合され、前記デー
タ手段と前記第２カードコネクタの間でデータを転送す
るための複数のデータケーブルと、 を備える拡張可能メモリシステム。 - 【請求項２】 前記メモリ制御装置手段が前記メモリア
レイカードの各々の制御装置によって提供される、請求
項１に記載の拡張可能メモリシステム。 - 【請求項３】前記メモリ制御装置手段が、前記ソケット
セットの内の１つと前記回路板の配線を介して前記メモ
リアレイカードの全てに結合される別個のカード上の単
一のメモリ制御装置である、請求項１に記載の拡張可能
メモリシステム。 - 【請求項４】前記ケーブルが記憶データ及び取出しデー
タを転送し、前記カードが記憶バッファ及び取出しバッ
ファを有する、請求項１に記載の拡張可能メモリシステ
ム。 - 【請求項５】前記メモリ制御装置手段がプログラマブル
であり、全ての前記メモリアレイカードにデータを転送
するために前記回路板へ列アドレスを増分しながら駆動
する、請求項１に記載の拡張可能メモリシステム。 - 【請求項６】拡張可能なメモリシステムであって、 複数のメモリアレイカードのための複数のソケットセッ
トと、前記ソケットセットを相互接続する前記ソケット
セット間に配線を有する回路板と、 を備え、 前記メモリアレイカードが、メモリ支援手段、リパワー
手段、ＤＲＡＭ、第１カードコネクタ、及び第２カード
コネクタを含み、 更に、 データの送信及び受信の少なくとも一方を行うプログラ
マブルメモリ制御装置と、 を備え、 前記第１カードコネクタは、前記メモリアレイカードが
前記回路板に差し込まれるとき前記回路板の前記ソケッ
トセットに接続され、 前記メモリアレイカードと前記プログラマブルメモリ制
御装置との間で転送されるデータの各ビットが、各々１
つの第２カードコネクタにのみ接続されるように結合す
るため、前記メモリアレイカードの前記第２カードコネ
クタと前記プログラマブルメモリ制御装置との間に結合
されるケーブル手段と、 を備え、 前記プログラマブルメモリ制御装置が、通常モード、１
サイクルのＣＡＳモード又は多数のサイクルのページモ
ードで第１カードにアクセスするため、前記メモリアレ
イカードの前記第１カードにシステムアドレスと制御情
報を転送し、 前記プログラマブルメモリ制御装置が、接続されるメモ
リアレイカードの数に従って、該メモリアレイカードで
使用されるＲＡＳ信号、ＣＡＳ信号、アドレス信号及び
アドレス有効信号の出力タイミングを変更する手段を有
し、前記第１カード上の 前記リパワー手段が、前記アドレス
及び制御情報を複製し、前記回路板の前記配線に沿って
前記他のメモリアレイカードに転送する、 ことから成る拡張可能メモリシステム。 - 【請求項７】メモリアレイカード、ソケットセット、ソ
ケットセットと共にソケット間の回路板の配線を有する
回路板、を用いるメモリシステムを拡張するための方法
であって、 前記メモリシステムが、メモリアドレス及び制御信号を
転送するためプログラマブルメモリ制御装置を有し、前
記プログラマブルメモリ制御装置と前記メモリアレイカ
ードの間にデータケーブルを有し、 前記メモリシステム拡張方法は、 空のソケットセットに追加のカードを挿入することによ
ってメモリアレイカードを追加するステップと、前記プログラマブルメモリ制御装置と前記メモリアレイ
カード間に前記データケーブル を結合するステップと、 一方の前記メモリアレイカードに前記メモリアドレス及
び制御信号を付与して、前記回路板の前記配線を介して
他方の前記メモリアレイカードにアドレス及び制御情報
を複製し、転送するステップと、 追加されたメモリアレイカードに適合するため、前記プ
ログラマブルメモリ制御装置内のプログラムを変更する
ことによってＲＡＳ信号、ＣＡＳ信号、アドレス信号及
びアドレス有効信号の出力タイミングを変更するステッ
プと、 を備えるメモリシステム拡張方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/850,194 US5428762A (en) | 1992-03-11 | 1992-03-11 | Expandable memory having plural memory cards for distributively storing system data |
| US850194 | 1992-03-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684341A JPH0684341A (ja) | 1994-03-25 |
| JP2656705B2 true JP2656705B2 (ja) | 1997-09-24 |
Family
ID=25307516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002691A Expired - Lifetime JP2656705B2 (ja) | 1992-03-11 | 1993-01-11 | 拡張可能メモリシステム及びメモリシステム拡張方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5428762A (ja) |
| JP (1) | JP2656705B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096548A (ja) * | 1995-06-22 | 1997-01-10 | Fujitsu Ltd | ディスクアレイ装置 |
| US5867575A (en) * | 1995-10-20 | 1999-02-02 | Creative Technology Ltd. | Optimized interface between audio/modem board and sound board |
| US5761732A (en) * | 1996-06-28 | 1998-06-02 | Intel Corporation | Interleaving for memory cards |
| US5953515A (en) * | 1997-04-11 | 1999-09-14 | International Business Machines Corporation | Pluggable electronic card presence detect scheme for use in parallel and serial vital detect product data (VPD) collection systems |
| US6108730A (en) | 1998-02-27 | 2000-08-22 | International Business Machines Corporation | Memory card adapter insertable into a motherboard memory card socket comprising a memory card receiving socket having the same configuration as the motherboard memory card socket |
| US6751113B2 (en) * | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
| US20100153635A1 (en) * | 2008-12-17 | 2010-06-17 | Seagate Technology Llc | Storage device with expandable solid-state memory capacity |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753235A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Monolithic memory module redundancy scheme using prewired substrates |
| JPS5247331A (en) * | 1975-10-13 | 1977-04-15 | Nec Corp | Storage connection system |
| JPS6118051A (ja) * | 1984-07-05 | 1986-01-25 | Sanyo Electric Co Ltd | 電子機器 |
| US4799144A (en) * | 1984-10-12 | 1989-01-17 | Alcatel Usa, Corp. | Multi-function communication board for expanding the versatility of a computer |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
| US4777355A (en) * | 1986-12-24 | 1988-10-11 | Mitsubishi Denki Kabushiki Kaisha | IC card and system for checking the functionality thereof |
| US4905182A (en) * | 1987-03-13 | 1990-02-27 | Apple Computer, Inc. | Self-configuring memory management system with on card circuitry for non-contentious allocation of reserved memory space among expansion cards |
| US4931923A (en) * | 1987-03-13 | 1990-06-05 | Apple Computer, Inc. | Computer system for automatically reconfigurating memory space to avoid overlaps of memory reserved for expansion slots |
| US5218684A (en) * | 1987-09-04 | 1993-06-08 | Digital Equipment Corporation | Memory configuration system |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
| US4888773A (en) * | 1988-06-15 | 1989-12-19 | International Business Machines Corporation | Smart memory card architecture and interface |
| US4999805A (en) * | 1988-09-09 | 1991-03-12 | Compaa Computer Corporation | Extended input/output circuit board addressing system |
| JPH041837A (ja) * | 1990-04-19 | 1992-01-07 | Fujitsu Ltd | メモリアクセス回路 |
| US5261068A (en) * | 1990-05-25 | 1993-11-09 | Dell Usa L.P. | Dual path memory retrieval system for an interleaved dynamic RAM memory unit |
| US5241643A (en) * | 1990-06-19 | 1993-08-31 | Dell Usa, L.P. | Memory system and associated method for disabling address buffers connected to unused simm slots |
-
1992
- 1992-03-11 US US07/850,194 patent/US5428762A/en not_active Expired - Fee Related
-
1993
- 1993-01-11 JP JP5002691A patent/JP2656705B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5428762A (en) | 1995-06-27 |
| JPH0684341A (ja) | 1994-03-25 |
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