JP2652648B2 - Gate turn-off thyristor - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ゲートターンオフ（以下、GTOと略記す
る。）サイリスタに関し、特に、多数の島に分割された
カソードセグメントとゲート部とが段差を有するように
エッチングにより形成されたGTOサイリスタに関するも
のである。Description: TECHNICAL FIELD The present invention relates to a gate turn-off (hereinafter abbreviated as GTO) thyristor, and more particularly, to a step formed between a cathode segment divided into a number of islands and a gate portion. The present invention relates to a GTO thyristor formed by etching to have a thyristor.
［従来の技術］ ゲート信号によってオンまたはオフ動作をするGTOサ
イリスタの構造は周知であるが、特に、多数のカソード
セグメントに分割された主電極面とゲート電極部分とに
段差を付けて、圧接による主電極とゲート電極の短絡を
防止した構造のGTOサイリスタがある。[Prior Art] The structure of a GTO thyristor that is turned on or off by a gate signal is well known. In particular, a step is formed between a main electrode surface divided into a large number of cathode segments and a gate electrode portion, and pressure contact is performed. There is a GTO thyristor with a structure that prevents a short circuit between the main electrode and the gate electrode.
第２図は、この種の従来のGTOサイリスタの構造図で
あり、半導体基板１中にPE−NB−PB−NEの４層が形成さ
れた後、フォトリソ技術を用いてゲート部2a、2b、2cが
堀込まれNE層が多数の島に分割される。こうして第２図
に示すような段差を有する分割されたカソードセグメン
トとゲート部とが形成され、所定の位置にアルミニウム
等を蒸着させてアノード電極３、カソード電極４、ゲー
ト電極５をそれぞれ形成することにより所定のGTOサイ
リスタが完成する。Figure 2 is a structural diagram of a conventional GTO thyristor of this kind, after the four layers of P E -N B -P B -N E is formed in the semiconductor substrate 1, a gate portion using a photolithography technique 2a, 2b, 2c is dug-down rare N E layer is divided into a number of islands. In this way, a divided cathode segment having a step as shown in FIG. 2 and a gate portion are formed, and aluminum or the like is deposited at a predetermined position to form an anode electrode 3, a cathode electrode 4, and a gate electrode 5, respectively. As a result, a predetermined GTO thyristor is completed.
［発明が解決しようとする問題点］ しかしながら、上記従来のGTOサイリスタには次のよ
うな問題点がある。[Problems to be Solved by the Invention] However, the conventional GTO thyristor has the following problems.
すなわち、エッチング液中に入れて上記の堀込みによ
るゲート部を形成する際、エッチング液との接触状態を
考慮した場合に、半導体基板１の中心部よりも半導体基
板１の周辺部の方が絶えずエッチング液が流動している
ために、半導体基板１の周辺部の方がその中心部に比較
して深くエッチングされてしまう。That is, when the gate portion is formed by digging in the etching solution and the contact state with the etching solution is taken into consideration, the peripheral portion of the semiconductor substrate 1 is more constantly located than the central portion of the semiconductor substrate 1. Since the etchant is flowing, the peripheral portion of the semiconductor substrate 1 is etched deeper than the central portion.
実際には半導体基板の中央部と周辺部とでは、約３〜
４μｍ程度の深さの差δが生じる。Actually, the central part and the peripheral part of the semiconductor substrate are about 3 to
A depth difference δ of about 4 μm occurs.
上記のエッチング差δにより半導体基板の周辺部での
PB層の表面抵抗値（V/I）は中央部のそれに比較して大
となり、その結果、ゲート電流値（Igt）が減少する。
また、それに伴って順方向電圧降下値（VTM）も半導体
基板１の中央部よりもその周辺部の方が小さくなる。Due to the above etching difference δ, the
The surface resistance value (V / I) of the PB layer becomes larger than that of the central portion, and as a result, the gate current value (I gt ) decreases.
Accordingly, the forward voltage drop value ( V.sub.TM ) is smaller at the periphery of the semiconductor substrate 1 than at the center.
周知のようにGTOサイリスタの可制御電流耐量の大小
は、島状に分割された各カソードセグメントの順電圧降
下値およびゲート電流値のばらつきよって大きく左右さ
れ、それらのばらつきが小さい場合には可制御電流耐量
は大きくなる。As is well known, the magnitude of the controllable current capability of the GTO thyristor is greatly affected by the variation of the forward voltage drop value and the gate current value of each cathode segment divided into islands. The current withstand capability increases.
上記のように従来のGTOサイリスタの構造では、エッ
チング差δに起因して周辺部におけるカソードセグメン
トの可制御電流耐量が小さくなる傾向にあり、このため
完成品としての全カソードセグメントの全体の可制御電
流耐量が低下してしまうという問題点あった。As described above, in the structure of the conventional GTO thyristor, the controllable current capability of the cathode segment in the peripheral portion tends to be small due to the etching difference δ. There was a problem that the current withstand capability was reduced.
［発明の目的］ この発明は、上記のような問題点を解消するためにな
されたもので、エッチングによりカソードセグメントを
分割するとともに、ゲート部を堀込む構造のGTOサイリ
スタにおける順方向電圧降下値およびゲート電流値の不
均衡を是正し、可制御電流耐量を大きくしたGTOサイリ
スタを提供することを目的とする。[Object of the Invention] The present invention has been made in order to solve the above-described problems. The cathode segment is divided by etching, and a forward voltage drop value and a GTO thyristor having a structure in which a gate portion is dug are formed. It is an object of the present invention to provide a GTO thyristor that corrects imbalance in gate current value and increases controllable current withstand.
［問題点を解決するための手段］ この発明のGTOサイリスタは、半導体基板の周辺部に
おけるNE層のカソード側への投影面に対応するNB層の少
数キャリアのライフタイムを、中央部近傍のNB層の少数
キャリアのライフタイムよりも短くするために、周辺部
のNE層に対応するNB層に重金属不純物を拡散するするよ
うにしたものである。また、同様の効果を得るために周
辺部のNB層に電子線照射を施すものである。[Means for solving the problems] GTO thyristor of the present invention, the lifetime of minority carriers in the N B layer corresponding to the projection plane to the cathode side of the N E layer in the peripheral portion of the semiconductor substrate, the vicinity of the central portion to shorter than the lifetime of minority carriers in the N B layer, in which so as to diffuse the heavy metal impurities in the N B layer corresponding to the N E layer in the peripheral portion. Moreover, those performing electron beam irradiation to N B layer in the peripheral portion in order to obtain the same effect.
［作用］ この発明のGTOサイリスタにおいては、半導体基板の
周辺部のカソードセグメントの直下のNB層の少数キャリ
アのライフタイムが重金属不純物の拡散により、あるい
は電子線照射により中央部のNB層の少数キャリアのライ
フタイムよりも短くなり、順方向電圧降下値およびゲー
ト電流値の不均衡が是正され、ターンオフ時間が均一化
することにより、可制御電流耐量が大きくなる。[Operation] In the GTO thyristor of the present invention, the peripheral portion of the semiconductor substrate few carrier lifetime N B layer right under the cathode segments by the diffusion of heavy metal impurities or the central portion of the N B layer by electron beam irradiation, The lifetime is shorter than the minority carrier lifetime, the imbalance in the forward voltage drop value and the gate current value is corrected, and the turn-off time is made uniform, thereby increasing the controllable current withstand.
［実施例］ 以下に、この発明の実施例を第１図を参照にして説明
する。Embodiment An embodiment of the present invention will be described below with reference to FIG.
図中、6bは半導体基板１の中央部近傍のカソードセグ
メント、6aはその周辺部近傍のカソードセグメントであ
る。尚、第２図と同一部分には、同一符号が付してあ
る。In the figure, 6b is a cathode segment near the center of the semiconductor substrate 1, and 6a is a cathode segment near its periphery. The same parts as those in FIG. 2 are denoted by the same reference numerals.
この発明の特徴とするところは、半導体基板１の中央
部に比較して、エッチングにより深く堀込まれたゲート
部2bを有する周辺部のカソードセグメント6aの直下のNB
層7aの少数キャリアのライフタイムを、中央部のNB層7b
の少数キャリアのライフタイムよりも短くすることにあ
るが、その目的達成のため、次のような手段を採用す
る。The feature of the present invention is that, compared to the central portion of the semiconductor substrate 1, the N B directly below the cathode segment 6a in the peripheral portion having the gate portion 2b dug deep by etching.
The lifetime of minority carriers in the layer 7a, the central portion N B layer 7b
In order to achieve the purpose, the following means are adopted.
すなわち、半導体基板１の周辺部のカソードセグメン
ト6aに対応するPE層表面に金等の重金属不純物を蒸着等
の手段により付着させ、800〜830℃前後で約20分間拡散
させる。That is, heavy metal impurities such as gold deposited by means of vapor deposition or the like to the P E layer surface corresponding to the cathode segments 6a of the peripheral portion of the semiconductor substrate 1 to diffuse about 20 minutes at about eight hundred to eight hundred and thirty ° C..
次いで、PE層の表面の全面に亘って同じく金等の重金
属不純物を蒸着等の手段により付着させ、上記の温度よ
り低い温度で前記同様に拡散を行なう。Then deposited by means of vapor deposition or the like heavy metal impurities also such as gold over the entire surface of the P E layer, performs the same diffusion at a temperature lower than the above temperature.
尚、酸化膜等を利用して選択拡散を行なうようにして
も良い。Note that selective diffusion may be performed using an oxide film or the like.
上記のようにして完成したGTOサイリスタは、半導体
基板１の周辺部のカソードセグメント6aの直下のNB層7a
内の少数キャリアのライフタイムが、当該部分になされ
た相対的に濃度が高くなる重金属不純物の拡散により、
中央部のNB層7bの少数キャリアのライフタイムよりも短
くなる。従ってターンオフ移行時において、NB層中の残
存キャリアの再結合による消滅が早くなり、中央部のカ
ソードセグメント6bと周辺部のカソードセグメント6aと
のターンオフタイムが均一化し、順方向電圧降下値およ
びゲート電流値の不均衡が是正され、可制御電流耐量を
大きすることができる。GTO thyristor completed as described above, N B layer 7a immediately below the cathode segments 6a of the peripheral portion of the semiconductor substrate 1
Due to the diffusion of heavy metal impurities that have a relatively high concentration in the minority carriers in the
It is shorter than the lifetime of minority carriers in the central portion of the N B layer 7b. Thus, in time of turn-off transition, disappears due to recombination of carriers remaining in the N B layer becomes faster, turn-off time of the cathode segments 6a of the cathode segments 6b and the peripheral portion of the central portion is uniform, the forward voltage drop and the gate The imbalance in the current value is corrected, and the controllable current withstand capability can be increased.
さらに、上記と同様な効果を得る方法として、電子線
を、半導体基板１の中央部よりもその周辺部に対して強
く照射する方法がある。この方法によれば、より簡易な
手段により前記同様に順方向電圧降下値およびゲート電
流値の不均衡が是正され、可制御電流耐量を大きするこ
とができる。Further, as a method of obtaining the same effect as described above, there is a method of irradiating the peripheral portion of the semiconductor substrate 1 more strongly than the central portion of the semiconductor substrate 1. According to this method, the imbalance between the forward voltage drop value and the gate current value can be corrected by simpler means as described above, and the controllable current tolerance can be increased.
［発明の効果］ 以上のように、この発明によれば上記のように構成し
たので、中央部のカソードセグメントと周辺部のカソー
ドセグメントとの順方向電圧降下値およびゲート電流値
の不均衡が是正され、ターンオフタイムが均一化し、可
制御電流耐量を大きすることができるなどの効果があ
る。[Effects of the Invention] As described above, according to the present invention, as described above, the imbalance of the forward voltage drop value and the gate current value between the central cathode segment and the peripheral cathode segment is corrected. This has the effect of making the turn-off time uniform and increasing the controllable current withstand capability.
第１図は、この発明のGTOサイリスタの構造図、第２図
は、従来のGTOサイリスタの構造図である。 １……半導体基板 2a,2b,2c……ゲート部 ３……アノード電極 ４……カソード電極 ５……ゲート電極 6a,6b……カソードセグメント 7a……周辺部NB層 7b……中央部NB層 δ……エッチングによる深さの差FIG. 1 is a structural diagram of a GTO thyristor of the present invention, and FIG. 2 is a structural diagram of a conventional GTO thyristor. 1 ...... semiconductor substrate 2a, 2b, 2c ...... gate unit 3 ...... anode electrode 4 ...... cathode electrode 5 ...... gate electrode 6a, 6b ...... cathode segments 7a ...... periphery N B layer 7b ...... central N B layer δ: Difference in depth due to etching
Claims (2)
を備え、かつ、NE層は複数の島状に分割配置されたゲー
トターンオフサイリスタにおいて、上記半導体基板の周
辺部におけるPB層の厚さが該半導体基板の中央部のPB層
の厚さよりも薄く形成されるとともに、半導体基板の周
辺部におけるNE層のアノード側への投影面に対応するNB
層の少数キャリアのライフタイムを、中央部近傍のNB層
の少数キャリアのライフタイムよりも短くするために、
前記周辺部のNE層に対応するNB層に重金属不純物を拡散
することを特徴とするゲートターンオフサイリスタ。[Claim 1, further comprising a four-layer structure of the P E -N B -P B -N E in a semiconductor substrate, and, N E layer in divided arranged gate turn-off thyristor in a plurality of islands, the semiconductor substrate the thickness of the P B layer in the peripheral portion while being thinner than the thickness of the P B layer in the central portion of the semiconductor substrate, corresponding to the projection surface to the anode side of the N E layer in the peripheral portion of the semiconductor substrate N B
The lifetime of minority carriers in the layer, in order to be shorter than the lifetime of minority carriers in the vicinity of the central portion of the N B layer,
Gate turn-off thyristor, which comprises diffusing the heavy metal impurities in the N B layer corresponding to the N E layer in the peripheral portion.
を備え、かつ、NE層は複数の島状に分割配置されたゲー
トターンオフサイリスタにおいて、上記半導体基板の周
辺部におけるPB層の厚さが該半導体基板の中央部のPB層
の厚さよりも薄く形成されるとともに、半導体基板の周
辺部におけるNE層のアノード側への投影面に対応するNB
層の少数キャリアのライフタイムを、中央部近傍のNB層
の少数キャリアのライフタイムよりも短くするために、
前記周辺部のNE層に対応するNB層に電子線照射を施すこ
とを特徴とするゲートターンオフサイリスタ。2. A comprising a four-layer structure of the P E -N B -P B -N E in a semiconductor substrate, and, N E layer in divided arranged gate turn-off thyristor in a plurality of islands, the semiconductor substrate the thickness of the P B layer in the peripheral portion while being thinner than the thickness of the P B layer in the central portion of the semiconductor substrate, corresponding to the projection surface to the anode side of the N E layer in the peripheral portion of the semiconductor substrate N B
The lifetime of minority carriers in the layer, in order to be shorter than the lifetime of minority carriers in the vicinity of the central portion of the N B layer,
Gate turn-off thyristor, characterized in that performing electron beam irradiation to N B layer corresponding to the N E layer in the peripheral portion.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2558688A JP2652648B2 (en) | 1988-02-08 | 1988-02-08 | Gate turn-off thyristor |
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| JPH01201958A JPH01201958A (en) | 1989-08-14 |
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1988
- 1988-02-08 JP JP2558688A patent/JP2652648B2/en not_active Expired - Lifetime
Also Published As
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| JPH01201958A (en) | 1989-08-14 |
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