JP2648388B2 - Pulse generation circuit - Google Patents
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Description
この発明は、例えば放電励起パルスレーザ装置等に使
用されるパルス発生回路に関するものである。The present invention relates to a pulse generation circuit used for, for example, a discharge excitation pulse laser device or the like.
第５図（Ａ），（Ｂ）は、例えば特願平２−34251号
に示された従来のパルス発生回路を示す回路図であり、
図において、２は充電用リアクトル、３は充電用ダイオ
ード、４は充放電を行う主コンデンサ、５は充電用抵
抗、６はピーキングコンデンサ、７はガス放電によって
内部に収容した金属（例えば銅）を加熱、気化させてレ
ーザ出力を得る放電管（レーザチューブ）である。８は
パルス発生用のスイッチで、固体スイッチ素子としての
FET（電界効果トランジスタ）９を並列接続したものを
更に多段にわたって直列接続したものからなる。また、
これらのFET9のうち、各並列段について、特定の各１個
ずつのFET9A（過電圧保護用FETとも言う）は夫々ゲート
が他のゲートから切り離されている。 さらに、そのゲートとドレインとの間にはツェナーダ
イオード11及びダイオード12の直列回路が接続され、ゲ
ートとソースとの間には抵抗13が接続されている。な
お、ツェナーダイオード11,ダイオード12および抵抗13
はダイナミッククランパを構成している。また、20はFE
T9Aのドレインに設けた逆流防止用ダイオードである。 いま、直並列接続されたFET9のゲート信号が入力され
ると、各FET9がON動作し、主コンデンサ４の大きな充電
々圧がこれらのFET9を通して放電管７に印加されると共
に、放電々流が供給される。いま、スイッチタイミング
が各FET9の直列段で異なると、例えば、直列段S1〜Snの
うち１段目S1の複数のFET9のうちあるFETのスイッチタ
イミングt1が他の段のFET9のスイッチングタイミングto
（第６図（ａ））に比べて遅れ、第１段目の各ドレイン
・ソース間に集中的に大きな電圧（第６図（ｂ））が印
加され、第１段目における各FET9は破壊される可能性が
ある。しかし、この第１段目のFET9に並列接続されたFE
T9Aのドレイン・ゲート間に接続されたツェナーダイオ
ード11が第７図に示すツェナー電圧Vbを超える上記過電
圧を受けると、ツェナーダイオード11はVb以上の電圧を
負担しえないので、ダイオード12を通して電流が抵抗13
に流れる。このとき、抵抗13に流れる電流ibは、例えば
第６図（ｄ）に示すようになる。従って、抵抗13の両端
の電圧が上昇するので、ゲート電圧も上昇する（第６図
（ｃ））。ゲート電圧がしきい値電圧を超えると、直ち
にそのFET9Aのドレイン・ソース間が導通し、本来第１
段目の各FET9に分流すべき電流が集中的にFET9Aのドレ
イン・ソース間に流れる。他方、FET9,FET9Aの各ソース
側には、第５図（ｂ）に示すように浮遊インダクタンス
21及び並列の浮遊インダクタンス22が寄生している。第
５図に示した回路においては、通常、浮遊インダクタン
ス22は低インダクタンス値となるように回路配置等に工
夫がなされている。もし、そうでない場合には抵抗13を
流れる電流ibの立上りがなまってFET9のゲート電圧の上
昇がゆるやかとなり、FET9Aの導通が遅れ保護効果が薄
れることになる。従って、浮遊インダクタンス21に比べ
て低インダクタンス値となっている。そこで、FET9のス
イッチング直後にこれら浮遊インダクタンス21,22に蓄
えられた電気エネルギーによって低インダクタンス側に
あるFET9Aに逆電流が流れようとする。すると、逆電流
が集中的に、このFET9Aに流れるのを逆流防止ダイオー
ド20が阻止して、FET9Aがその逆電流で破壊されるのを
防止する。FIGS. 5A and 5B are circuit diagrams showing a conventional pulse generating circuit disclosed in Japanese Patent Application No. 2-34251, for example.
In the figure, 2 is a charging reactor, 3 is a charging diode, 4 is a main capacitor for charging and discharging, 5 is a charging resistor, 6 is a peaking capacitor, and 7 is a metal (eg, copper) housed by gas discharge. A discharge tube (laser tube) that obtains a laser output by heating and vaporizing. Reference numeral 8 denotes a switch for generating a pulse, which is used as a solid state switching element.
It comprises an FET (field effect transistor) 9 connected in parallel and a series connection of multiple stages. Also,
Among these FETs 9, the gate of each of the specific one FET 9A (also referred to as an overvoltage protection FET) for each parallel stage is separated from the other gates. Further, a series circuit of a Zener diode 11 and a diode 12 is connected between the gate and the drain, and a resistor 13 is connected between the gate and the source. Note that the Zener diode 11, the diode 12, and the resistor 13
Constitutes a dynamic clamper. 20 is FE
This is a backflow prevention diode provided at the drain of T9A. Now, when the gate signal of the FETs 9 connected in series / parallel is input, each FET 9 is turned ON, a large charging voltage of the main capacitor 4 is applied to the discharge tube 7 through these FETs 9, and a discharging current flows. Supplied. Now, when the switch timing is different in series stages each FET9, for example, the switch timing t 1 of the FET certain of series stages S 1 to S 1 stage S 1 of the plurality of FET9 of n is other stages of FET9 switching timing t o
(FIG. 6 (a)), a large voltage (FIG. 6 (b)) is applied intensively between each drain and source in the first stage, and each FET 9 in the first stage is destroyed. Could be done. However, the FE connected in parallel to the first-stage FET 9
When receiving the overvoltage zener diode 11 connected between the drain and gate of T9A exceeds the Zener voltage V b shown in FIG. 7, the zener diode 11 is not be bear more voltage V b, through a diode 12 Current is resistance 13
Flows to At this time, the current i b flowing through the resistor 13 are as shown in example FIG. 6 (d). Accordingly, since the voltage across the resistor 13 increases, the gate voltage also increases (FIG. 6 (c)). When the gate voltage exceeds the threshold voltage, conduction between the drain and source of the FET 9A immediately occurs, and the first
The current to be shunted to each of the FETs 9 in the stage intensively flows between the drain and the source of the FET 9A. On the other hand, as shown in FIG.
21 and a parallel stray inductance 22 are parasitic. In the circuit shown in FIG. 5, the circuit layout is usually devised so that the stray inductance 22 has a low inductance value. If rise of the gate voltage of the rising is blunt FET9 current i b flowing through the resistor 13 becomes gradual Otherwise, would fade protective effect delayed conduction FET9A. Therefore, the inductance value is lower than the stray inductance 21. Therefore, immediately after the switching of the FET 9, the reverse energy tends to flow to the FET 9A on the low inductance side due to the electric energy stored in the floating inductances 21 and 22. Then, the reverse current preventing diode 20 prevents the reverse current from intensively flowing through the FET 9A, thereby preventing the FET 9A from being destroyed by the reverse current.
従来のパルス発生回路は以上のように構成されている
ので、直並列に接続されたFETの各直列段の導通タイミ
ングがずれると、導通タイミングが遅れたバンクのFET
（例えば、FET9A）に過電圧が印加されて破壊すること
がある。このため、ダイナミッククランパを各直列に接
続してFETへの過電圧の印加を防止するようにしてい
る。しかし、過電圧破壊は瞬間的な電気エネルギーによ
るものであり、ツェナーダイオードの応答性の遅れと言
えども無視し得ない。その僅かな応答性の遅れが悪条件
と重なり、これが原因で過電圧破壊に至ることもある等
の問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、ダイナミッククランパが持つツェナーダイ
オードの応答性を向上させるためツェナーダイオードに
並列に抵抗とコンデンサを接続してなだれ現象を助長さ
せ、多のFET間との時間遅れを短縮して過電圧破壊を防
止するパルス発生回路を得ることを目的とする。Since the conventional pulse generation circuit is configured as described above, if the conduction timing of each series stage of FETs connected in series and parallel is shifted, the FET of the bank whose conduction timing is delayed
(For example, the FET 9A) may be destroyed by applying an overvoltage. For this reason, dynamic clampers are connected in series to prevent application of overvoltage to the FET. However, the overvoltage breakdown is caused by instantaneous electric energy, and cannot be ignored even if the response of the Zener diode is delayed. The slight delay in responsiveness overlaps with bad conditions, and this causes problems such as overvoltage destruction. The present invention has been made to solve the above-described problems, and in order to improve the response of the Zener diode of the dynamic clamper, a resistor and a capacitor are connected in parallel with the Zener diode to promote an avalanche phenomenon. It is an object of the present invention to obtain a pulse generation circuit that can reduce a time delay between multiple FETs and prevent overvoltage destruction.
この発明に係るパルス発生回路は、放電管に直列に接
続され、主コンデンサに高電圧を印加して充電し、直並
列にFETを接続したスイッチをONしてパルス放電を生ず
る前記放電管と、前記FETの直列段に少なくとも１ケ以
上設けられゲートが他のFETから切離されてドレイン・
ゲート間にツェナーダイオードとダイオードとを接続
し、またゲート・ソース間に抵抗を接続した過電圧保護
用FETと、その過電圧保護用FETのドレイン・ゲート間に
並列に接続され、前記ツェナーダイオードの応答性を速
める抵抗とコンデンサとを設けたものである。The pulse generating circuit according to the present invention is connected in series with the discharge tube, charges the main capacitor by applying a high voltage, turns on a switch connected to an FET in series and parallel to generate a pulse discharge, and the discharge tube, At least one gate is provided in the series stage of the FET, and the gate is separated from the other FETs to form a drain / gate.
An overvoltage protection FET in which a Zener diode and a diode are connected between the gates, and a resistor is connected between the gate and the source, and the Zener diode is connected in parallel between the drain and the gate of the overvoltage protection FET. A resistor and a capacitor are provided to speed up the process.
この発明における高速ダイナミッククランパは、FET
の直列段に他のFETからゲートが切離され、ドレイン・
ゲート間にツェナーダイオードとダイオードとの直列回
路と、抵抗及びコンデンサとを並列に接続する。そし
て、前記ツェナーダイオードのツェナー電流と前記コン
デンサの放電電流とを重畳して、なだれ効果を助長し、
ツェナーダイオードの応答性を早めるようにするので、
FETの応答性遅延に基くFETへの過電圧を緩和して破壊か
ら防止する。The high-speed dynamic clamper according to the present invention uses a FET.
The gate is disconnected from other FETs in the series stage of
A series circuit of a Zener diode and a diode, a resistor and a capacitor are connected in parallel between the gates. Then, the Zener current of the Zener diode and the discharge current of the capacitor are superimposed to promote an avalanche effect,
Since the response of the Zener diode will be accelerated,
Mitigates the overvoltage to the FET based on the delay of the response of the FET and prevents it from being destroyed.
以下、この発明の一実施例を図について説明する。図
中、第５図と同一部分は同一の符号をもって図示した第
１図及び第２図において、30は高速ダイナミッククラン
パであり、31は抵抗、32はコンデンサである。 次に動作について説明する。レーザ光発生の回路動作
は第５図（Ａ）と同一であるので詳細説明は省略する。
まず、第１図の回路においては通常はFET9の直列段S1〜
Snには電圧voが均等に分圧されている。スイッチ８がON
してピーキングコンデンサ６にコンデンサ４の放電々流
i3が流れると、所定時間後に放電管７が放電を開始して
パルス状の放電々流i0を流す。しかし、この時、直列段
のFET9の瞬時的な応答時間にずれが生ずると、第１段目
のFET9に分流すべき電流がFET9Aのドレイン・ソース間
に集中的に流れて過電圧を発生する。この過電圧は他の
FET9を保護するためのフューズ的作用として敢えてFET9
Aの破壊も止むなしと過電圧破壊を一方で容認し、他方
で破壊を避ける方策が従来から講じられてきた。ここ
で、その過電圧を少しでも緩和して集中電流を避けよう
とすれば、FET9Aの応答時間を極力速め、瞬時破壊の電
気エネルギーを引き下げることが有効な手段となる。す
なわち、FET9Aの応答時間の遅れは、ツェナーダイオー
ド11の応答時間の遅れが最も影響する。そこで、第４図
の波形図に示すように、仮にFET9の直列段S2〜Snよりわ
ずかに遅れてFET9AのS1がONした場合にも、そのONタイ
ムを短縮させるために第２図に示すように直列に接続さ
れたツェナーダイオード11とダイオード12に並列に抵抗
31とコンデンサ32とを接続して高速ダイナミッククラン
パ30を形成する。 第３図のようにFET9Aには充電電圧vCが充電されてお
り、この電圧はt0時のS1の電圧と一致している。時刻t0
にS2〜Snが導通したとすると、S1の電圧vDは急激に増加
しようとする。その時、vDの両端の増加と共に、コンデ
ンサ32には電流が流れ込み、その電流は抵抗13を通るか
ら、vGに電圧を発生させる。vGの大きさが時刻txでしき
い値に達すると、FET9Aが導通を開始し電圧vDの上昇を
くい止める。つまり、コンデンサ32が一種のツェナダイ
オード的役割を果たすことになる。時刻t0〜txの間にわ
ずかに上昇した電圧vDは次の繰り返しスイッチングの時
刻までに抵抗31にて放電される。コンデンサ32の応答は
一般的に遅れがないから、ツェナダイオードの応答遅れ
分を補償することができる。An embodiment of the present invention will be described below with reference to the drawings. In FIGS. 1 and 2, the same parts as those in FIG. 5 are denoted by the same reference numerals, 30 is a high-speed dynamic clamper, 31 is a resistor, and 32 is a capacitor. Next, the operation will be described. The circuit operation of laser light generation is the same as that in FIG.
First, usually in the circuit of Figure 1 series stages S 1 ~ of FET9
The voltage v o are divided evenly minute to S n. Switch 8 is ON
And the capacitor 4 discharges to the peaking capacitor 6
When i 3 flows, flow discharge people flow i 0 of the pulsed electric discharge tube 7 starts to discharge after a predetermined time. However, at this time, if the instantaneous response time of the series-stage FET 9 shifts, the current to be divided into the first-stage FET 9 intensively flows between the drain and source of the FET 9A, thereby generating an overvoltage. This overvoltage is
FET9 dare to act as a fuse to protect FET9
Measures have been taken in the past to allow the breakdown of A and to allow overvoltage breakdown on the one hand and to avoid breakdown on the other. Here, in order to reduce the overvoltage as much as possible to avoid the concentrated current, it is effective means to shorten the response time of the FET 9A as much as possible and reduce the electric energy of the instantaneous destruction. That is, the delay of the response time of the FET 9A is most affected by the delay of the response time of the Zener diode 11. Therefore, as shown in the waveform diagram of Figure 4, even if the S 1 of FET9A is ON slightly later than the series stage S 2 to S n of if FET 9, FIG. 2 in order to shorten the ON time As shown in the figure, a resistor is connected in parallel with the Zener diode 11 and the diode 12 connected in series.
The high-speed dynamic clamper 30 is formed by connecting the capacitor 31 and the capacitor 32. The FET9A as FIG. 3 is charged the charging voltage v C, this voltage is consistent with the voltage of S 1 o'clock t 0. Time t 0
When S 2 to S n are turned on, the voltage of S 1 v D is going to increase abruptly. Then, v with increasing both ends and D, current flows to the capacitor 32, the current from passing through the resistor 13, v voltage is generated in the G. v If the size of G reaches the threshold at time t x, starts conducting is FET9A stem the rise in voltage v D. That is, the capacitor 32 functions as a kind of zener diode. Voltage v D was slightly elevated between times t 0 ~t x is discharged at the resistance 31 by the time the next iteration switching. Since the response of the capacitor 32 generally has no delay, the response delay of the Zener diode can be compensated.
以上のように、この発明によれば、ゲートが他のFTE
から切離された過電圧保護用FETのドレイン・ゲート間
に直列にツェナーダイオードとダイオードを、また並列
に抵抗とコンデンサとを接続し、ゲート・ソース間に抵
抗を接続して構成したので、ツェナー電流とコンデンサ
の放電々流とが重畳されてナダレ現象を助長することに
なり、ツェナーダイオードの応答性が速まって応答性遅
延が原因で破壊する過電圧を低減できる効果がある。As described above, according to the present invention, the gate is connected to another FTE
Since a Zener diode and a diode are connected in series between the drain and gate of the overvoltage protection FET, and a resistor and a capacitor are connected in parallel, and a resistor is connected between the gate and source, the Zener current And the discharge current of the capacitor are superimposed to promote the sagging phenomenon, thereby increasing the response of the Zener diode and reducing the overvoltage that is destroyed due to the response delay.
第１図はこの発明の一実施例によるパルス発生回路の構
成図、第２図はこの発明の一実施例による過電圧保護用
FETの回路図、第３図，第４図はこの発明の要部波形
図、第５図（Ａ）は従来のパルス発生回路の構成図、同
（Ｂ）は従来の過電圧保護用FETの回路図、第６図は第
５図の要部波形図、第７図は第５図のツェナーダイオー
ドの特性図である。 図において、４は主コンデンサ、８はスイッチ、９はFE
T（電界効果トランジスタ）、9Aは過電圧保護用FET、11
はツェナーダイオード、12はダイオード、13,31は抵
抗、32はコンデンサである。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram of a pulse generating circuit according to an embodiment of the present invention, and FIG. 2 is a diagram for overvoltage protection according to an embodiment of the present invention.
FIGS. 3 and 4 are main part waveform diagrams of the present invention, FIG. 5 (A) is a configuration diagram of a conventional pulse generation circuit, and FIG. 5 (B) is a conventional overvoltage protection FET circuit. FIG. 6 is a waveform diagram of a main part of FIG. 5, and FIG. 7 is a characteristic diagram of the Zener diode of FIG. In the figure, 4 is the main capacitor, 8 is the switch, 9 is FE
T (field effect transistor), 9A is overvoltage protection FET, 11
Is a Zener diode, 12 is a diode, 13 and 31 are resistors, and 32 is a capacitor. In the drawings, the same reference numerals indicate the same or corresponding parts.
フロントページの続き (72)発明者 鈴木 昭弘 兵庫県尼崎市塚口本町８丁目１番１号 三菱電機株式会社中央研究所内 (56)参考文献 特開 平１−291521（ＪＰ，Ａ) 特開 平３−120758（ＪＰ，Ａ) 特開 平３−237810（ＪＰ，Ａ) 実開 平２−103927（ＪＰ，Ｕ)Continuation of the front page (72) Inventor Akihiro Suzuki 8-1-1, Tsukaguchihonmachi, Amagasaki-shi, Hyogo Mitsubishi Electric Corporation Central Research Laboratory (56) References JP-A-1-291521 (JP, A) JP-A-3 JP-A-3-237810 (JP, A) JP-A-2-103927 (JP, U)
Claims (1)
高電圧を印加して充電し、直並列にFETを接続したスイ
ッチをオンして前記放電管をパルス放電するパルス発生
回路において、前記FETの直列段に少なくとも１ケ以上
設けられゲートが他のFETから切離されてドレイン・ゲ
ート間にツェナーダイオードとダイオードとを接続し、
またゲート・ソース間に抵抗を接続した過電圧保護用FE
Tと、前記過電圧保護用FETのドレイン・ゲート間に並列
に接続され前記ツェナーダイオードの応答性を速める抵
抗とコンデンサとを設けたことを特徴とするパルス発生
回路。1. A pulse generating circuit for applying a high voltage to a main capacitor connected in series to a discharge tube for charging, turning on a switch connected in series and parallel to an FET, and performing a pulse discharge of the discharge tube. At least one or more is provided in the series stage of FET, the gate is separated from other FETs, and a Zener diode and a diode are connected between the drain and gate,
FE for overvoltage protection with a resistor connected between gate and source
A pulse generating circuit, comprising: T; a resistor and a capacitor connected in parallel between a drain and a gate of the overvoltage protection FET to speed up the response of the Zener diode.
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