JPH04133512A - Pulse generation circuit - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 230000006378 damage Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract description 3
- 230000004043 responsiveness Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007665 sagging Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Abstract
Description
この発明は、例えば放電励起パルスレーザ装置等に使用
されるパルス発生回路に関するものである。The present invention relates to a pulse generation circuit used, for example, in a discharge-excited pulsed laser device.
第５図（Ａ）、 （Ｂ）は、例えば特願平２−３４２
５１号に示された従来のパルス発生回路を示す回路図で
あり、図において、２は充電用リアクトル、３は充電用
ダイオード、４は充放電を行う主コンデンサ、５は充電
用抵抗、６はピーキングコンデンサ、７はガス放電によ
って内部に収容した金属（例えば銅）を加熱、気化させ
てレーザ出力を得る放電管（レーザチューブ）である。
８はパルス発生用のスイッチで、固体スイッチ素子とし
てのＦＥＴ（を界効果トランジスタ）９を並列接続した
ものを更に多段にわたって直列接続したものからなる。
また、これらのＦＥＴ９のうち、各並列段について、特
定の各１個ずつのＦＥ７９Ａ（過電圧保護用ＦＥＴとも
言う）は夫々ゲートが他のゲートから切り離されている
。
さらに、そのゲートとドレインとの間にはツェナーダイ
オード１１及びダイオード１２の直列回路が接続され、
ゲートとソースとの間には抵抗１３が接続されている。
なお、ツェナーダイオード１１ダイオード１２および抵
抗１３はダイナミッククランパを構成している。また、
２０はＦＥＴ９Ａのドレインに設けた逆流防止用ダイオ
ードである。
いま、直並列接続されたＦＥＴ９のゲート信号が入力さ
れると、各ＦＥＴ９がＯＮ動作し、主コンデンサ４の大
きな充電々圧がこれらのＦＥＴ９を通して放電管７に印
加されると共に、放電々流が供給される。いま、スイッ
チタイミングが各ＦＥＴ９の直列段で異なると、例えば
、直列段Ｓ〜ＳＩ、のうち第１段目ＳＩの複数のＦＥＴ
９のうちあるＦＥＴのスイッチタイミングｔ１が他の段
のＦＥＴ９のスイッチタイミングｔｏ（第６図（ａ））
に比べて遅れ、第１段目の各ドレイン・ソース間に集中
的に大きな電圧（第６図（ｂ））が印加され、第１段目
における各ＦＥＴ９は破壊される可能性がある。しかし
、この第１段目のＦＥＴ９に並列接続されたＦＥＴ９Ａ
のドレイン・ゲート間に接続されたツェナーダイオード
１１が第７図に示すツェナー電圧Ｖ、を超える上記過電
圧を受けると、ツェナーダイオード１１はＶ６以上の電
圧を負担しえないので、ダイオード１２を通して電流が
抵抗１３に流れる。このとき、抵抗１３に流れる電流１
．は、例えば第６図（ｄ）に示すようになる。従って、
抵抗１３の両端の電圧が上昇するので、ゲート電圧も上
昇する（第６図（Ｃ））。
ゲート電圧がしきい値電圧を超えると、直ちにそのＦＥ
Ｔ９Ａのドレイン・ソース間が導通し、本来第１段目の
各ＦＥＴ９に分流すべき電流が集中的にＦＥＴ９Ａのド
レイン・ソース間に流れる。
他方、ＦＥＴ９．ＦＥＴ９Ａの各ソース側には、第５図
（ｂ）に示すように浮遊インダクタンス２１及び並列の
浮遊インダクタンス２２が寄生している。第５図に示し
た回路においては、通常、浮遊インダクタンス２２は低
インダクタンス値となるように回路配置等に工夫がなさ
れている。もし、そうでない場合には抵抗１３を流れる
電流ｉｂの立上りがなまってＦＥＴ９のゲート電圧の上
昇がゆるやかとなり、ＦＥＴ９Ａの導通が遅れ保護効果
が薄れることになる。従って、浮遊インダクタンス２１
に比べて低インダクタンス値となっている。そこで、Ｆ
ＥＴ９のスイッチング直後にこれら浮遊インダクタンス
２１．２２に蓄えられた電気エネルギーによって低イン
ダクタンス側にあるＦＥＴ９Ａに逆電流が流れようとす
る。すると、逆電流が集中的に、このＦＥＴ９Ａに流れ
るのを逆流防止ダイオード２０が阻止して、ＦＥＴ９Ａ
がその逆電流で破壊されるのを防止する。Figures 5 (A) and (B) are, for example, Japanese Patent Application No. 2-342.
51 is a circuit diagram showing a conventional pulse generation circuit, in which 2 is a charging reactor, 3 is a charging diode, 4 is a main capacitor for charging and discharging, 5 is a charging resistor, and 6 is a The peaking capacitor 7 is a discharge tube (laser tube) that heats and vaporizes metal (for example, copper) housed inside by gas discharge to obtain a laser output. Reference numeral 8 denotes a switch for generating pulses, which is composed of FETs (field effect transistors) 9 as solid state switching elements connected in parallel and further connected in series in multiple stages. Furthermore, among these FETs 9, in each parallel stage, each specific FE79A (also referred to as an overvoltage protection FET) has its gate separated from the other gates. Furthermore, a series circuit of a Zener diode 11 and a diode 12 is connected between the gate and the drain.
A resistor 13 is connected between the gate and the source. Note that the Zener diode 11, diode 12, and resistor 13 constitute a dynamic clamper. Also,
20 is a backflow prevention diode provided at the drain of FET 9A. Now, when the gate signals of the FETs 9 connected in series and parallel are input, each FET 9 is turned ON, and the large charging voltage of the main capacitor 4 is applied to the discharge tube 7 through these FETs 9, and the discharge current is Supplied. Now, if the switch timing is different for each series stage of FET9, for example, a plurality of FETs in the first stage SI among the series stages S to SI
9, the switch timing t1 of one FET 9 is the switch timing to of another FET 9 (FIG. 6(a))
, a large voltage (FIG. 6(b)) is intensively applied between each drain and source in the first stage, and each FET 9 in the first stage may be destroyed. However, FET9A connected in parallel to this first stage FET9
When the Zener diode 11 connected between the drain and gate of the zener diode 11 receives the above-mentioned overvoltage exceeding the Zener voltage V shown in FIG. The current flows through the resistor 13. At this time, the current 1 flowing through the resistor 13
．． is as shown in FIG. 6(d), for example. Therefore,
Since the voltage across the resistor 13 increases, the gate voltage also increases (FIG. 6(C)). As soon as the gate voltage exceeds the threshold voltage, the FE
The drain and source of T9A become conductive, and the current that should originally be divided to each FET 9 in the first stage flows intensively between the drain and source of FET 9A. On the other hand, FET9. A floating inductance 21 and a parallel floating inductance 22 are parasitic on each source side of the FET 9A, as shown in FIG. 5(b). In the circuit shown in FIG. 5, the circuit layout and the like are usually devised so that the floating inductance 22 has a low inductance value. If this is not the case, the rise of the current ib flowing through the resistor 13 will be blunted, and the gate voltage of the FET 9 will rise slowly, and the conduction of the FET 9A will be delayed and the protective effect will be weakened. Therefore, the stray inductance 21
It has a low inductance value compared to . Therefore, F
Immediately after switching of ET9, the electric energy stored in these floating inductances 21 and 22 causes a reverse current to flow through FET9A on the low inductance side. Then, the reverse current prevents the reverse current from flowing intensively to this FET9A, and the reverse current prevents the reverse current from flowing through the FET9A.
prevents it from being destroyed by the reverse current.
従来のパルス発生回路は以上のように構成されているの
で、直並列に接続されたＦＥＴの各直列段の導通タイミ
ングがずれると、導通タイミングが遅れたパンクのＦＥ
Ｔ（例えば、ＦＥＴ９Ａ）に過電圧が印加されて破壊す
ることがある。このため、ダイナミッククランパを各直
列に接続してＦＥＴへの過電圧の印加を防止するように
している。しかし、過電圧破壊は瞬間的な電気エネルギ
ーによるものであり、ツェナーダイオードの応答性の遅
れと言えども無視し得ない。その僅かな応答性の遅れが
悪条件と重なり、これが原因で過電圧破壊に到ることも
ある等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ダイナミッククランパが持つツェナーダイオ
ードの応答性を向上させるためツェナーダイオードに並
列に抵抗とコンデンサを接続してなだれ現象を助長させ
、多のＦＥＴ間との時間遅れを短縮して過電圧破壊を防
止するパルス発生回路を得ることを目的とする。Conventional pulse generation circuits are configured as described above, so if the conduction timing of each series stage of FETs connected in series and parallel is shifted, a punctured FE with delayed conduction timing may occur.
An overvoltage may be applied to T (for example, FET 9A) and it may be destroyed. For this reason, dynamic clampers are connected in series to prevent overvoltage from being applied to the FETs. However, overvoltage breakdown is caused by instantaneous electrical energy, and cannot be ignored even though it is caused by a delay in the response of the Zener diode. This slight delay in response overlaps with adverse conditions, which poses problems such as overvoltage breakdown. This invention was made to solve the above problems, and in order to improve the response of the Zener diode of the dynamic clamper, a resistor and a capacitor are connected in parallel to the Zener diode to promote the avalanche phenomenon. It is an object of the present invention to provide a pulse generation circuit that prevents overvoltage breakdown by shortening the time delay between multiple FETs.
この発明に係るパルス発生回路は、放電管に直列に接続
され、主コンデンサに高電圧を印加して充電し、直並列
にＦＥＴを接続したスイッチをＯＮしてパルス放電を生
ずる前記放電管と、前記ＦＥＴの直列段に少なくとも１
ヶ以上設けられゲートが他のＦＥＴから切離されてドレ
イン・ゲート間にツェナーダイオードとダイオードとを
接続し、またゲート・ソース間に抵抗を接続した過電圧
保護用ＦＥＴと、その過電圧保護用ＦＥＴのドレイン・
ゲート間に並列に接続され、前記ツェナーダイオードの
応答性を速める抵抗とコンデンサとを設けたものである
。The pulse generation circuit according to the present invention includes a discharge tube connected in series to the discharge tube, which charges a main capacitor by applying a high voltage, and generates a pulse discharge by turning on a switch having FETs connected in series and parallel; At least one in series stage of said FET.
An overvoltage protection FET with a gate separated from other FETs, a Zener diode and a diode connected between the drain and gate, and a resistor connected between the gate and source; drain·
A resistor and a capacitor are connected in parallel between the gates to speed up the response of the Zener diode.
この発明における高速ダイナミッククランパは、ＦＥＴ
の直列段に他のＦＥＴからゲートが切離され、ドレイン
・ゲート間にツェナーダイオードとダイオードとの直列
回路と、抵抗及びコンデンサとを並列に接続する。そし
て、前記ツェナーダイオードのツェナー電流と前記コン
デンサの放電電流とを重畳して、なだれ効果を助長し、
ツェナーダイオードの応答性を早めるようにするので、
ＦＥＴの応答性遅延に基＜ＦＥＴへの過電圧を緩和して
破壊から防止する。The high-speed dynamic clamper in this invention is a FET
The gate is separated from other FETs in the series stage, and a series circuit of a Zener diode and a diode, a resistor, and a capacitor are connected in parallel between the drain and gate. and superimposing the Zener current of the Zener diode and the discharge current of the capacitor to promote an avalanche effect,
This speeds up the response of the Zener diode, so
Based on the response delay of the FET, the overvoltage applied to the FET is alleviated to prevent it from being destroyed.
以下、この発明の一実施例を図について説明する。図中
、第５図と同一の部分は同一の符号をもって図示した第
１図及び第２図において、３０は高速ダイナミッククラ
ンパであり、３１は抵抗、３２はコンデンサである。
次に動作について説明する。レーザ光発生の回路動作は
第５図（Ａ）と同一であるので詳細説明は省略する。ま
ず、第１図の回路において通常はＦＥＴ９の直列段Ｓ、
−Ｓ、には電圧■。が均等に分圧されている。スイッチ
８がＯＮＬでピーキングコンデンサ６にコンデンサ４の
放電々流１３が流れると、所定時間後に放電管７が放電
を開始してパルス状の放電々流ｉ。を流す。しかし、こ
の時、直列段のＦＥＴ９の瞬時的な応答時間にずれが生
ずると、第１段目のＦＥＴ９に分流すべき電流がＦＥＴ
９Ａのドレイン・ソース間に集中的に流れて過電圧を発
生する。この過電圧は他のＦＥＴ９を保護するためのフ
ユーズ的作用として敢えてＦＥＴ９Ａの破壊も止むなし
と過電圧破壊を一方で容認し、他方で破壊を避ける方策
が従来から講じられてきた。ここで、その過電圧を少し
でも緩和して集中電流を避けようとすれば、ＦＥＴ９Ａ
の応答時間を極力速め、瞬時破壊の電気エネルギーを引
き下げることが有効な手段となる。すなわち、ＦＥＴ９
Ａの応答時間の遅れは、ツェナーダイオード１１の応答
時間の遅れが最も影響する。そこで、第４図の波形図に
示すように、仮にＦＥＴ９の直列段８２〜Ｓ９よりわず
かに遅れてＦＥＴ９ＡのＳｌがＯＮした場合にも、その
ＯＮタイムを短縮させるために第２図に示すように直列
に接続されたツェナーダイオード１１とダイオード１２
に並列に抵抗３１とコンデンサ３２とを接続して高速ダ
イナミッククランパ３０を形成する。
第３図のようにＦＥＴ９Ａには充電電圧ｖｃが充電され
ており、この電圧はｔ０時のＳ、の電圧と一致している
。時刻ｔ０にＳ２〜Ｓ７が導通したとすると、Ｓｌの電
圧ＶＤは急激に増加しようとする。その時、ＶＤの両端
の増加と共に、コンデンサ３２には電流が流れ込み、そ
の電流は抵抗１３を通るから、Ｖｃに電圧を発生させる
。ｖＧの大きさが時刻ｔＸでしきい値に達すると、ＦＥ
Ｔ９Ａが導通を開始し電圧ｖ０の上昇をくい止める。つ
まり、コンデンサ３２が一種のツェナダイオード的役割
を果たすことになる。時刻ｔ。−ｔ、Ｉの間にわずかに
上昇した電圧Ｖ、は次の繰り返しスイッチングの時刻ま
でに抵抗３１にて放電される。コンデンサ３２の応答は
一般的に遅れがないから、ツェナダイオードの応答遅れ
分を補償することができる。An embodiment of the present invention will be described below with reference to the drawings. In FIGS. 1 and 2, the same parts as in FIG. 5 are indicated by the same reference numerals. In FIGS. 1 and 2, 30 is a high-speed dynamic clamper, 31 is a resistor, and 32 is a capacitor. Next, the operation will be explained. Since the circuit operation for laser beam generation is the same as that shown in FIG. 5(A), detailed explanation will be omitted. First, in the circuit of FIG. 1, normally the series stage S of FET9,
-S is the voltage ■. are equally divided. When the switch 8 is ONL and the discharge current 13 of the capacitor 4 flows into the peaking capacitor 6, the discharge tube 7 starts discharging after a predetermined time and a pulsed discharge flow i is generated. flow. However, at this time, if a lag occurs in the instantaneous response time of the FET 9 in the series stage, the current that should be shunted to the FET 9 in the first stage is
9A flows intensively between the drain and source, generating an overvoltage. This overvoltage acts as a fuse to protect the other FETs 9, and measures have been taken in the past to allow the overvoltage destruction without stopping the destruction of the FET 9A, and to avoid the destruction on the other hand. Here, if you want to alleviate the overvoltage even a little and avoid concentrated current, use FET9A
An effective means is to speed up the response time as much as possible and reduce the electrical energy required for instantaneous breakdown. That is, FET9
The response time delay of A is most affected by the response time delay of the Zener diode 11. Therefore, as shown in the waveform diagram of FIG. 4, even if FET9A's Sl is turned on slightly later than the series stage 82 to S9 of FET9, in order to shorten the ON time, as shown in FIG. Zener diode 11 and diode 12 connected in series with
A high-speed dynamic clamper 30 is formed by connecting a resistor 31 and a capacitor 32 in parallel. As shown in FIG. 3, the FET 9A is charged with a charging voltage vc, and this voltage matches the voltage of S at time t0. Assuming that S2 to S7 become conductive at time t0, the voltage VD of Sl is about to increase rapidly. At that time, as the voltage across VD increases, a current flows into the capacitor 32, and this current passes through the resistor 13, thereby generating a voltage at Vc. When the magnitude of vG reaches the threshold at time tX, FE
T9A starts conducting and prevents the voltage v0 from rising. In other words, the capacitor 32 plays the role of a kind of Zener diode. Time t. The voltage V, which has slightly increased between -t and I, is discharged at the resistor 31 by the time of the next repeated switching. Since the response of the capacitor 32 generally has no delay, it is possible to compensate for the response delay of the Zener diode.
以上のように、この発明によれば、ゲートが他のＦＥＴ
から切離された過電圧保護用ＦＥＴのドレイン・ゲート
間に直列にツェナーダイオードとダイオードを、また並
列に抵抗とコンデンサとを接続し、ゲート・ソース間に
抵抗を接続して構成したので、ツェナーを流とコンデン
サの放電々流とが重畳されてナダレ現象を助長すること
になり、ツェナーダイオードの応答性が速まって応答性
遅延が原因で破壊する過電圧を低減できる効果がある。As described above, according to the present invention, the gate is connected to another FET.
A zener diode and a diode are connected in series between the drain and gate of the overvoltage protection FET, which is separated from the FET, and a resistor and a capacitor are connected in parallel. The current and the discharge current of the capacitor are superimposed to promote the sagging phenomenon, which speeds up the response of the Zener diode, which has the effect of reducing overvoltage that can cause damage due to response delay.
第１図はこの発明の一実施例によるパルス発生回路の構
成図、第２図はこの発明の一実施例による過電圧保護用
ＦＥＴの回路図、第３図、第４図はこの発明の要部波形
図、第５図（Ａ）は従来のパルス発生回路の構成図、同
（Ｂ）は従来の通電圧保護用ＦＥＴの回路図、第６図は
第５図の要部波形図、第７図は第５図のツェナーダイオ
ードの特性図である。
図において、４は主コンデンサ、８はスイッチ、９はＦ
ＥＴ （電解効果トランジスタ）、９Ａは過電圧保護用
ＦＥＴ、１１はツェナーダイオード、１２はダイオード
、１３．３１は抵抗、３２はコンデンサである。
なお、図中、同一符号は同一、又は相当部分を示す。
特 許 出 願 人 三菱電機株式会社代理人
弁理士 １）澤 博 昭（外２名）
第
図
→ｔ
第
図
（Ａ）FIG. 1 is a block diagram of a pulse generation circuit according to an embodiment of the invention, FIG. 2 is a circuit diagram of an overvoltage protection FET according to an embodiment of the invention, and FIGS. 3 and 4 are main parts of the invention. Waveform diagrams, Figure 5 (A) is a configuration diagram of a conventional pulse generation circuit, Figure 5 (B) is a circuit diagram of a conventional voltage protection FET, Figure 6 is a waveform diagram of the main part of Figure 5, Figure 7 The figure is a characteristic diagram of the Zener diode shown in FIG. In the figure, 4 is the main capacitor, 8 is the switch, and 9 is F
ET (field effect transistor), 9A is an overvoltage protection FET, 11 is a Zener diode, 12 is a diode, 13.31 is a resistor, and 32 is a capacitor. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Patent applicant Mitsubishi Electric Corporation agent
Patent attorney 1) Hiroshi Sawa (2 others) Figure → t Figure (A)
Claims (1)
加して充電し、直並列にＦＥＴを接続したスイッチをオ
ンして前記放電管をパルス放電するパルス発生回路にお
いて、前記ＦＥＴの直列段に少なくとも１ケ以上設けら
れゲートが他のＦＥＴから切離されてドレイン・ゲート
間にツェナーダイオードとダイオードとを接続し、また
ゲート・ソース間に抵抗を接続した過電圧保護用ＦＥＴ
と、前記過電圧保護用ＦＥＴのドレイン・ゲート間に並
列に接続され前記ツェナーダイオードの応答性を速める
抵抗とコンデンサとを設けたことを特徴とするパルス発
生回路。In a pulse generation circuit that applies a high voltage to a main capacitor connected in series to a discharge tube to charge it, and turns on a switch to which FETs are connected in series and parallel to discharge the discharge tube in pulses, Overvoltage protection FET with at least one gate separated from other FETs, a Zener diode and a diode connected between the drain and gate, and a resistor connected between the gate and source.
and a resistor and a capacitor connected in parallel between the drain and gate of the overvoltage protection FET to speed up the response of the Zener diode.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256234A JP2648388B2 (en) | 1990-09-25 | 1990-09-25 | Pulse generation circuit |
| US07/757,419 US5305338A (en) | 1990-09-25 | 1991-09-10 | Switch device for laser |
| GB9119426A GB2250131B (en) | 1990-09-25 | 1991-09-11 | Switch device for laser |
| DE4131949A DE4131949C2 (en) | 1990-09-25 | 1991-09-25 | Switching devices for a discharge-excited pulse laser device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256234A JP2648388B2 (en) | 1990-09-25 | 1990-09-25 | Pulse generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133512A true JPH04133512A (en) | 1992-05-07 |
| JP2648388B2 JP2648388B2 (en) | 1997-08-27 |
Family
ID=17289798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256234A Expired - Fee Related JP2648388B2 (en) | 1990-09-25 | 1990-09-25 | Pulse generation circuit |
Country Status (1)
| Country | Link |
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| EP3557764A1 (en) * | 2018-04-19 | 2019-10-23 | Infineon Technologies Austria AG | Electronic circuit with a transistor device and a clamping circuit |
| US11158627B2 (en) | 2018-04-19 | 2021-10-26 | Infineon Technologies Austria Ag | Electronic circuit with a transistor device and a clamping circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2648388B2 (en) | 1997-08-27 |
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