JP2648010B2 - Parallel-serial conversion circuit - Google Patents
Parallel-serial conversion circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パラレル−シリアル変換回路に係り、特に
複数のLSI間でのパラレル−シリアル変換を実行する場
合のパラレル−シリアル変換装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parallel-to-serial conversion circuit, and more particularly to a parallel-to-serial conversion device for executing parallel-to-serial conversion between a plurality of LSIs.
従来、この種のパラレル−シリアル変換回路は、第４
図の回路構成となっていた。即ち、ｎビット入力端子１
とｎビット入力端子２からの信号を入力とし、入力端子
３から入力される信号に制御されるｎ個の第１の２入力
選択回路７と、この第１の２入力選択回路７の出力ｎビ
ットを入力とするパリティ演算回路10と、第１の２入力
選択回路７の出力の上位側（ｎ−１）ビットを入力とす
る（ｎ−１）個のＤ型フリップフロップ（以下「Ｄ−F
F」という）12と、第１の２入力選択回路７の出力の最
下位ビットとパリティ演算回路10の出力とを信号入力と
し、入力端子から入力される信号６により制御される第
２の２入力選択回路11と、この第２の２入力選択回路11
の出力を入力とするＤ−FF13と、前述したＤ−FF12の出
力（ｎ−１）ビットを出力する出力端子14と、Ｄ−FF13
の出力を取り出す出力端子15からなる回路構成となって
いた。Conventionally, this kind of parallel-serial conversion circuit has
The circuit configuration was as shown in the figure. That is, n-bit input terminal 1
And n first two-input selection circuits 7 which receive a signal from the n-bit input terminal 2 and are controlled by a signal input from the input terminal 3, and an output n of the first two-input selection circuit 7 And a (n-1) D-type flip-flop (hereinafter referred to as "D- F
F)), the least significant bit of the output of the first two-input selection circuit 7 and the output of the parity operation circuit 10 are used as signal inputs, and the second two bits controlled by the signal 6 input from the input terminal. The input selection circuit 11 and the second two-input selection circuit 11
, An output terminal 14 for outputting the output (n-1) bits of the D-FF12, and a D-FF13
And a circuit configuration including an output terminal 15 for taking out the output.
この第４図に示す従来例において、入力端子１からは
ｎビットのパラレルデータが入力され、入力端子２から
はｎビットのシリアルデータが入力される。入力端子３
からの制御信号によってパラレル−シリアル変換の制御
が行われ、第１の２入力選択回路７からシリアルデータ
として出力される。この第２の２入力選択回路７の出力
の上位側（ｎ−１）ビットは、Ｄ−FF12でリタイミング
後、出力端子14より出力される。In the conventional example shown in FIG. 4, n-bit parallel data is input from an input terminal 1, and n-bit serial data is input from an input terminal 2. Input terminal 3
The control of the parallel-serial conversion is performed by the control signal from the first and the second two-input selection circuit 7 outputs the data as serial data. The upper (n-1) bits of the output of the second two-input selection circuit 7 are output from the output terminal 14 after retiming by the D-FF12.
パラレル−シリアル変換の最終段で、第４図の回路を
使用する場合、第２の２入力選択回路11は、パリティ演
算回路10の出力を選択しＤ−FF13を通りパリティ演算結
果として出力端子15より出力する。また、初段及び中間
段で使用する場合、第２の２入力選択回路11は、第１の
２入力選択回路７の出力の最下位ビットを選択し、シリ
アルデータの最下位ビットとして出力端子15より出力す
る。When the circuit shown in FIG. 4 is used at the last stage of the parallel-serial conversion, the second two-input selection circuit 11 selects the output of the parity operation circuit 10, passes through the D-FF 13, and outputs the output terminal 15 as a parity operation result. Output more. When used in the first and intermediate stages, the second two-input selection circuit 11 selects the least significant bit of the output of the first two-input selection circuit 7 and outputs the least significant bit of the serial data from the output terminal 15. Output.
第５図に多重データが３ビットの場合のパラレル−シ
リアル変換回路の構成例を示す。この第５図において、
符号21〜23は第２図のパラレル−シリアル変換回路を示
す。符号24〜26は各々ｎビットのパラレル入力データで
あって、パラレル−シリアル変換回路21〜23のパラレル
入力端子１に接続される。パラレル−シリアル変換回路
21のシリアル入力端子２は「０」に固定されている。パ
ラレル−シリアル変換回路22及び23のシリアル入力端子
２は、各々パラレル−シリアル変換回路21及び22の出力
端子14と15に接続されている。パラレル−シリアル変換
回路23の出力端子14は、シリアル出力端子27に接続され
ている。また、パラレル−シリアル変換回路23の出力端
子15は、パリティ出力端子28に接続されている。入力端
子29はパラレル−シリアル変換回路21〜23の入力端子３
に共通に接続され、パラレル−シリアル変換の制御を行
う。パラレル−シリアル変換回路21及び22の入力端子６
は、初段及び中間段での設定を行い、パラレル−シリア
ル変換回路23の入力端子６は最終段としての設定が行わ
れる。FIG. 5 shows a configuration example of a parallel-serial conversion circuit when the multiplexed data is 3 bits. In FIG. 5,
Reference numerals 21 to 23 indicate the parallel-serial conversion circuit shown in FIG. Reference numerals 24 to 26 denote n-bit parallel input data, respectively, which are connected to the parallel input terminals 1 of the parallel-serial conversion circuits 21 to 23. Parallel-serial conversion circuit
The serial input terminal 2 of 21 is fixed to “0”. The serial input terminals 2 of the parallel-serial conversion circuits 22 and 23 are connected to the output terminals 14 and 15 of the parallel-serial conversion circuits 21 and 22, respectively. The output terminal 14 of the parallel-serial conversion circuit 23 is connected to the serial output terminal 27. The output terminal 15 of the parallel-serial conversion circuit 23 is connected to the parity output terminal 28. The input terminal 29 is the input terminal 3 of the parallel-serial conversion circuits 21 to 23.
Are connected in common to control the parallel-serial conversion. Input terminals 6 of parallel-serial conversion circuits 21 and 22
Performs the setting in the first stage and the intermediate stage, and the input terminal 6 of the parallel-serial conversion circuit 23 is set as the last stage.
第６図は第５図の動作を示すタイムチャートである。 FIG. 6 is a time chart showing the operation of FIG.
パラレル−シリアル変換回路21〜23は、制御信号29が
「Ｈ」の時パラレルデータ24〜26を取り込み、シリアル
データに変換して出力端子27及び28より出力する。When the control signal 29 is "H", the parallel-serial conversion circuits 21 to 23 take in the parallel data 24 to 26, convert them into serial data, and output them from the output terminals 27 and 28.
この従来例によるパラレル−シリアル変換回路を複数
のLSIで構成した場合、最終段のシリアル入力端子から
パリティ演算回路を通ってＤ−FFへ入力される信号経路
が長くなる。このため高速動作に向かないという欠点が
ある。When the parallel-serial conversion circuit according to the conventional example is configured by a plurality of LSIs, the signal path input from the last-stage serial input terminal to the D-FF through the parity operation circuit becomes long. For this reason, there is a disadvantage that it is not suitable for high-speed operation.
本発明は、かかる従来例の有する欠点の改善を図り、
特に高速動作を可能としたパラレル−シリアル変換装置
を提供することを、その目的とする。The present invention aims to improve the disadvantages of the conventional example,
In particular, it is an object of the present invention to provide a parallel-serial converter capable of high-speed operation.
本発明によるパラレル−シリアル変換装置では、初段
及び中間段での信号経路と最終段での信号経路とを分離
するという独創的内容を有する。The parallel-serial conversion device according to the present invention has an original content that a signal path in the first and intermediate stages is separated from a signal path in the last stage.
上述した従来のパラレル−シリアル変換回路に対し
て、本発明では、第１のｎビット入力端子と第２のｎビ
ット入力端子とを信号入力として第３の入力端子により
制御される第１の２入力選択回路ｎ個と、この第１の２
入力選択回路ｎ個の各々の出力を入力とする第１のＤ−
FFn個と、第１のｎビット入力端子と第２のｎビット入
力端子と第１のＤ−FFの出力ｎビットとを信号入力と
し、第４の入力端子と第５の入力端子からの制御信号に
より制御される３入力選択回路ｎ個とを備えている。さ
らに、この３入力選択回路の出力ｎビットを入力とする
パリティ演算回路と、３入力選択回路の出力の上位側
（ｎ−１）ビットを入力とする第２のＤ−FF（ｎ−１）
個と、３入力選択回路の最下位ビットとパリティ演算回
路の出力を信号入力として第６の入力端子により制御さ
れる第２の２入力選択回路と、第２の２入力選択回路の
出力を入力とする第３のＤ−FFと、第２のＤ−FFの出力
（ｎ−１）ビットを出力とする第１の出力端子と、第３
のＤ−FFの出力端子を出力とする第２の出力端子とを有
するという構成を採っている。これによって前述した目
的を達成しようとするものである。In contrast to the above-described conventional parallel-serial conversion circuit, in the present invention, the first n-bit input terminal and the second n-bit input terminal are used as signal inputs and are controlled by the third input terminal. N input selection circuits and the first 2
A first D- which receives each output of n input selection circuits as an input
FFn, a first n-bit input terminal, a second n-bit input terminal, and an output n-bit of the first D-FF as signal inputs, and control from a fourth input terminal and a fifth input terminal And n three-input selection circuits controlled by signals. Further, a parity operation circuit having n-bit output of the three-input selection circuit as an input and a second D-FF (n-1) having an upper (n-1) -bit of the output of the three-input selection circuit as an input.
And a second two-input selection circuit controlled by a sixth input terminal using the least significant bit of the three-input selection circuit and the output of the parity operation circuit as a signal input, and an output of the second two-input selection circuit A third output D-FF, a first output terminal for outputting the output (n-1) bits of the second D-FF,
And a second output terminal that outputs the output terminal of D-FF. This aims to achieve the above-mentioned object.
〔実施例〕 以下、本発明の一実施例を第１図ないし第３図に基づ
いて説明する。Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 to 3.
第１図において、ｎビット入力端子１とｎビット入力
端子２とを信号入力とし、入力端子３により制御される
ｎ個の第１の２入力選択回路７と、この第１の２入力選
択回路７のｎ個の出力を入力とするｎ個のＤ−FF８と、
ｎビット入力端子１とｎビット入力端子２とＤ−FF８の
出力ｎビットとを信号入力とし、入力端子４と５により
制御されるｎ個の３入力選択回路９とを備えている。こ
のＤ−FF８と３入力選択回路９とにより３入力選択手段
が形成されている。更に、この３入力選択回路９の出力
ｎビットを入力とするパリティ演算回路10と、３入力選
択回路９の出力の上位側（ｎ−１）ビットを入力とする
（ｎ−１）個のＤ−FF12と、３入力選択回路９の最下位
ビットとパリティ演算回路10の出力を信号入力とし、入
力端子６により制御される第２の２入力選択回路11と、
この第２の２入力選択回路11の出力を入力とするＤ−FF
13と、前述したＤ−FF12の出力（ｎ−１）ビットを出力
する出力端子14と、Ｄ−FF13を出力とする出力端子15と
を有する回路構成となっている。In FIG. 1, an n-bit input terminal 1 and an n-bit input terminal 2 are used as signal inputs, and n first two-input selection circuits 7 controlled by an input terminal 3; 7, n D-FFs 8 having n outputs as inputs,
An n-bit input terminal 1, an n-bit input terminal 2, and an n-bit output of the D-FF 8 are used as signal inputs, and are provided with n 3-input selection circuits 9 controlled by the input terminals 4 and 5. The D-FF 8 and the three-input selection circuit 9 form three-input selection means. Further, a parity operation circuit 10 which receives the output n bits of the 3-input selection circuit 9, 3 upper side of the output of the input selection circuit 9 (n-1) as input bits (n-1) number of D -FF12, a second two-input selection circuit 11 controlled by the input terminal 6 using the least significant bit of the three-input selection circuit 9 and the output of the parity operation circuit 10 as signal inputs,
D-FF having the output of the second two-input selection circuit 11 as an input
13, an output terminal 14 that outputs the output (n−1) bits of the D-FF 12 described above, and an output terminal 15 that outputs the D-FF 13 as an output.
そして、この第１図において、入力端子１からはｎビ
ットのパラレルデータが入力され、入力端子２からはｎ
ビットのシリアルデータが入力される。In FIG. 1, n-bit parallel data is input from an input terminal 1 and n-bit parallel data is input from an input terminal 2.
Bit serial data is input.
そして、この第１図のものがパラレル−シリアル変換
の初段及び中間段で使用される場合、入力端子４と５で
パラレル−シリアル変換の制御を行う。３入力選択回路
９ではパラレル入力端子１とシリアル入力端子２のどち
らかが選択され、シリアルデータとしてＤ−FF12を通じ
て出力端子14より出力される。又、２入力選択回路11で
はパラレル−シリアル変換結果の最下位ビットを選択
し、Ｄ−FF13を通じて出力端子15より出力する。1 is used in the initial stage and intermediate stage of the parallel-serial conversion, the input terminals 4 and 5 control the parallel-serial conversion. 3 input selection circuit
At 9 , either the parallel input terminal 1 or the serial input terminal 2 is selected and output from the output terminal 14 through the D-FF 12 as serial data. The two-input selection circuit 11 selects the least significant bit of the parallel-serial conversion result, and outputs the result from the output terminal 15 through the D-FF 13.
また、第１図の回路がパラレル−シリアル変換の最終
段で使用される場合、入力端子３でパラレル−シリアル
変換の制御を行い、第１の２入力選択回路７よりシリア
ルデータとして出力しＤ−FF８にラッチする。３入力選
択回路９ではＤ−FF８の出力のみを選択し、Ｄ−FF12を
通じて出力端子14より変換結果を出力する。又、２入力
選択回路11は、パリティ演算回路10の出力を選択し、Ｄ
−FF13を通りパリティ演算結果として出力端子15より出
力する。When the circuit shown in FIG. 1 is used in the last stage of the parallel-serial conversion, the input-terminal 3 controls the parallel-serial conversion and outputs the serial data from the first two-input selection circuit 7 to output the D- to latch to FF 8. The three-input selection circuit 9 selects only the output of the D-FF 8 and outputs the conversion result from the output terminal 14 through the D-FF 12. The two-input selection circuit 11 selects the output of the parity operation circuit 10 and
It passes through -FF13 and is output from the output terminal 15 as a parity operation result.
第２図に多重データが３ビットの場合のパラレル−シ
リアル変換回路の構成例を示す。この第２図において、
符号21〜23は第１図のパラレル−シリアル変換回路を示
す。符号24〜26は各々ｎビットのパラレル入力データで
パラレル−シリアル変換回路21〜23のパラレル入力端子
１に接続される。パラレル−シリアル変換回路21のシリ
アル入力端子２は「０」に固定されている。パラレル−
シリアル変換回路22及び23のシリアル入力端子２は、各
々パラレル−シリアル変換回路21及び22の出力端子14と
15に接続されている。パラレル−シリアル変換回路23の
出力端子14はシリアル出力端子27に接続され、パラレル
−シリアル変換回路23の出力端子15はパリティ出力端子
28に接続される。入力端子29はパラレル−シリアル変換
回路23の入力端子３に接続し、入力端子30,31はパラレ
ル−シリアル変換回路21及び22の入力端子４と５に共通
に接続して各々パラレル−シリアル変換の制御を行う。
パラレル−シリアル変換回路21及び22の入力端子６は初
段及び中間段での設定を行い、パラレル−シリアル変換
回路23の入力端子４〜６は最終段としての設定が行われ
る。FIG. 2 shows a configuration example of the parallel-serial conversion circuit when the multiplexed data is 3 bits. In this FIG.
Reference numerals 21 to 23 indicate the parallel-serial conversion circuit of FIG. Reference numerals 24 to 26 denote n-bit parallel input data, respectively, which are connected to the parallel input terminals 1 of the parallel-serial conversion circuits 21 to 23. The serial input terminal 2 of the parallel-serial conversion circuit 21 is fixed at "0". Parallel-
The serial input terminals 2 of the serial conversion circuits 22 and 23 are connected to the output terminals 14 of the parallel-serial conversion circuits 21 and 22, respectively.
Connected to 15. The output terminal 14 of the parallel-serial conversion circuit 23 is connected to the serial output terminal 27, and the output terminal 15 of the parallel-serial conversion circuit 23 is a parity output terminal.
Connected to 28. The input terminal 29 is connected to the input terminal 3 of the parallel-serial conversion circuit 23, and the input terminals 30 and 31 are commonly connected to the input terminals 4 and 5 of the parallel-serial conversion circuits 21 and 22, respectively. Perform control.
The input terminals 6 of the parallel-serial conversion circuits 21 and 22 are set at the first and intermediate stages, and the input terminals 4 to 6 of the parallel-serial conversion circuit 23 are set as the last stages.
第３図は第２図の動作を示すタイムチャートである。
パラレル−シリアル変換回路21〜23は制御信号29〜31が
ハイレベル「Ｈ」の時にパラレルデータ24〜26を取り込
み、シリアルデータに変換して出力端子27及び28より出
力する。FIG. 3 is a time chart showing the operation of FIG.
When the control signals 29 to 31 are at the high level "H", the parallel-serial conversion circuits 21 to 23 take in the parallel data 24 to 26, convert them into serial data, and output them from the output terminals 27 and 28.
以上説明したように本発明は、パラレル−シリアル変
換回路の初段及び中間段での信号経路と最終段での信号
経路とを分離したため、複数のLSI間でパラレル−シリ
アル変換回路を構成した場合に、LSI間での信号経路が
短くなるため高速動作が可能となる効果がある。As described above, the present invention separates the signal path in the first and intermediate stages and the signal path in the last stage of the parallel-serial conversion circuit, so that the parallel-serial conversion circuit is configured between a plurality of LSIs. In addition, since the signal path between the LSIs is shortened, there is an effect that high-speed operation becomes possible.
第１図は本発明の一実施例を示す回路図、第２図は第１
図によるパラレル−シリアル変換回路の使用例を示す回
路図、第３図は第１図によるパラレル−シリアル変換の
動作を示すタイムチャート、第４図は従来例によるパラ
レル−シリアル変換回路の回路図、第５図は従来例によ
るパラレル−シリアル変換回路の構成例を示す回路図、
第６図は従来例によるパラレル−シリアル変換の動作を
示すタイムチャートである。 １〜6,24〜26,29〜31……信号入力端子、7,11……２入
力選択回路、９……３入力選択手段、８,12,13……Ｄ−
FF、９……３入力選択回路、10……パリティ演算回路、
21〜23……パラレル−シリアル変換回路、14,15,27,28
……信号出力端子。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG.
FIG. 3 is a circuit diagram showing an example of use of the parallel-serial conversion circuit shown in FIG. 3, FIG. 3 is a time chart showing the operation of the parallel-serial conversion shown in FIG. 1, FIG. FIG. 5 is a circuit diagram showing a configuration example of a conventional parallel-serial conversion circuit;
FIG. 6 is a time chart showing the operation of the parallel-serial conversion according to the conventional example. 1 to 6, 24 to 26, 29 to 31 ... signal input terminal, 7, 11 ... 2 input selection circuit, 9 ... 3 input selection means, 8 , 12, 13 ... D-
FF, 9 ... 3 input selection circuit, 10 ... parity operation circuit,
21-23: Parallel-serial conversion circuit, 14, 15, 27, 28
…… Signal output terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松村 知津留 東京都港区西新橋３丁目20番４号 日本 電気エンジニアリング株式会社内 (56)参考文献 特開 昭63−67921（ＪＰ，Ａ) 特開 昭57−116424（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Chitsuru Matsumura 3-20-4 Nishishinbashi, Minato-ku, Tokyo Japan Electric Engineering Co., Ltd. (56) References JP-A-63-67921 (JP, A) Kaikai 57-116424 (JP, A)
Claims (3)
リアルデータとを各別に入力するｎ個の第１の２入力選
択回路と、この第１の２入力選択回路の出力ｎビットを
入力とするパリティ演算回路と、前記第１の２入力選択
回路から出力される信号の上位（ｎ−１）ビットを入力
し（ｎ−１）ビットのシリアルデータを外部出力する
（ｎ−１）個のＤ型フリップフロップと、前記第１の２
入力選択回路から出力される信号の最下位ビットおよび
前記パリティ演算回路の出力信号とを入力し、外部制御
信号に付勢されて作動すると共にＤ型フリップフロップ
を介してパリティデータとして外部出力する第２の２入
力選択回路とを備えて成るパラレル−シリアル変換回路
を、 複数のパラレルデータを入力してシリアルデータに変換
して順次出力するように、複数段接続したパラレル−シ
リアル変換装置において、 前記第１の２入力選択回路の出力段に、前記複数段のう
ちの初段及び中間段の信号経路と最終段の信号経路とを
分離制御可能な３入力選択手段を装備したことを特徴と
するパラレル−シリアル変換装置。An n-bit first two-input selection circuit for separately inputting n-bit parallel data and n-bit serial data, and n-bit output of the first two-input selection circuit as an input. (N-1) D bits for inputting upper (n-1) bits of a signal output from the parity operation circuit and the first two-input selection circuit and externally outputting (n-1) bits of serial data Type flip-flop and the first 2
The least significant bit of the signal output from the input selection circuit and the output signal of the parity operation circuit are input, actuated by an external control signal, and externally output as parity data via a D-type flip-flop. A parallel-serial conversion circuit comprising: a plurality of parallel input devices; a parallel-serial conversion circuit including a plurality of two-input selection circuits; a plurality of parallel data being input, converted into serial data, and sequentially output; The output stage of the first two-input selection circuit is provided with three-input selection means capable of separating and controlling a signal path of an initial stage and an intermediate stage and a signal path of a final stage of the plurality of stages. A serial converter.
選択回路の出力を入力するＤ型フリップフロップと、こ
のＤ型フリップフロップの出力信号、外部から送り込ま
れるパラレルデータ及びシリアルデータを入力し、外部
から送り込まれる制御信号に付勢されて入力データの選
択を行う３入力選択回路とにより構成したことを特徴と
する請求項１記載のパラレル−シリアル変換装置。2. The method according to claim 1, wherein the three-input selecting means includes a D-type flip-flop for receiving an output of the first two-input selecting circuit, an output signal of the D-type flip-flop, parallel data and serial data sent from the outside. 2. The parallel-serial conversion device according to claim 1, further comprising a three-input selection circuit that receives input and is energized by a control signal sent from outside to select input data.
入力選択回路および前記３入力選択手段の各々を、異な
った制御信号により外部制御するように構成したことを
特徴とする請求項１記載のパラレル−シリアル変換装
置。3. The first two-input selection circuit and the second two-input selection circuit.
2. The parallel-serial converter according to claim 1, wherein each of the input selection circuit and the three-input selection means is externally controlled by a different control signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP25969490A JP2648010B2 (en) | 1990-09-28 | 1990-09-28 | Parallel-serial conversion circuit |
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| Publication Number | Publication Date |
|---|---|
| JPH04137919A JPH04137919A (en) | 1992-05-12 |
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|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |