JP2646992B2 - Chip carrier - Google Patents
Chip carrierInfo
- Publication number
- JP2646992B2 JP2646992B2 JP5351495A JP35149593A JP2646992B2 JP 2646992 B2 JP2646992 B2 JP 2646992B2 JP 5351495 A JP5351495 A JP 5351495A JP 35149593 A JP35149593 A JP 35149593A JP 2646992 B2 JP2646992 B2 JP 2646992B2
- Authority
- JP
- Japan
- Prior art keywords
- cap
- substrate
- chip carrier
- chip
- flange
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＬＳＩを内部に収容し
これを配線基板上に実装するためのチップキャリアに関
し、特にＬＳＩがフェイスダウン実装されるチップキャ
リアに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip carrier for accommodating an LSI therein and mounting it on a wiring board, and more particularly to a chip carrier on which the LSI is mounted face down.
【従来の技術】従来のチップキャリアの一例が、第４１
回ＥＣＴＣ論文集１９９１年第７０４頁図１に記載され
ている。同図の構造の概略を示す図１０を参照すると、
このチップキャリアでは、基板９１の上にＩＣ９２が実
装される。ＩＣ９２は、バンプ９４を介して、フェイス
ダウン実装される。ＩＣ９２は、キャップ９３で被覆さ
れる。キャップ９３の内面中央部は、半田９５によっ
て、ＩＣ９２の非実装面に固定される。また、キャップ
９３の端部は、半田９６によって、基板９１に接続さ
れ、ＩＣ９２を封止する。ＩＣ９２から発生した熱は、
半田９５を介して、キャップ９３に伝導し、外部に放熱
される。2. Description of the Related Art An example of a conventional chip carrier is 41st.
The ECTC Transactions, 1991, page 704, FIG. Referring to FIG. 10 showing the outline of the structure of FIG.
In this chip carrier, an IC 92 is mounted on a substrate 91. The IC 92 is mounted face down via the bump 94. The IC 92 is covered with a cap 93. The center of the inner surface of the cap 93 is fixed to the non-mounting surface of the IC 92 by solder 95. The end of the cap 93 is connected to the substrate 91 by solder 96 to seal the IC 92. The heat generated from the IC 92
The heat is conducted to the cap 93 via the solder 95 and is radiated to the outside.
【発明が解決しようとする課題】このような構造のチッ
プキャリアでは、以下のような問題点があった。製造誤
差によって、基板９１からＩＣ９２の上面までの高さに
は、ばらつきが生じる。また、キャップ９３の高さに
も、ばらつきが生じる。何らかの手段によって、これら
のばらつきを解消しなくてはならない。このばらつきが
解消できないと、半田９５による接続、および半田９６
による接続の、いずれかが不良となってしまう。このた
めの１つの方法は、高さの異なるキャップ９３を製造し
ておくことである。ＩＣ９２の上面の高さに応じて、最
適な高さのキャップ９３を使用すればよい。しかしなが
ら、この方法は、多くの工数を要するという問題を有す
る。複数種類のキャップ９３を製造しなくてはならない
ためである。また、半田９５の厚さを変える方法もあ
る。つまり、ＩＣ９２の高さが低いときは、半田９５を
厚くする。また、ＩＣ９２の高さが低いときは、半田９
５を薄くする。しかしながらこの方法では、ＩＣ９２の
性能向上が阻害されるという問題が発生する。半田９５
が厚くなると、ＩＣ９２からキャップ９３に至る熱伝導
路の熱抵抗が増加するためである。熱抵抗の増加は、冷
却効率を悪化させ、ＩＣ９２の性能向上を阻害する。ま
た、半田９５の代わりに接着剤を用いた場合、接着剤の
厚さが厚くなると、接着剤中のボイドの除去が不完全に
なってしまう。ボイドが残留することによって、ＩＣ９
２からキャップ９３に至る熱伝導路の熱抵抗がさらに増
加する。つまり、キャップ９３の冷却効率がさらに悪化
してしまう。The chip carrier having such a structure has the following problems. Due to manufacturing errors, the height from the substrate 91 to the upper surface of the IC 92 varies. Also, the height of the cap 93 varies. These variances must be eliminated by some means. If this variation cannot be eliminated, the connection by the solder 95 and the solder 96
Either of the connections caused by the above becomes defective. One way to do this is to manufacture caps 93 of different heights. A cap 93 having an optimal height may be used according to the height of the upper surface of the IC 92. However, this method has a problem that it requires many man-hours. This is because a plurality of types of caps 93 must be manufactured. There is also a method of changing the thickness of the solder 95. That is, when the height of the IC 92 is low, the thickness of the solder 95 is increased. When the height of the IC 92 is low, the solder 9
Make 5 thinner. However, this method has a problem that the performance improvement of the IC 92 is hindered. Solder 95
This is because, when the thickness is larger, the thermal resistance of the heat conduction path from the IC 92 to the cap 93 increases. The increase in the thermal resistance deteriorates the cooling efficiency and hinders the performance improvement of the IC 92. Further, when an adhesive is used instead of the solder 95, if the thickness of the adhesive increases, the removal of voids in the adhesive becomes incomplete. The remaining voids cause IC9
The thermal resistance of the heat conduction path from 2 to the cap 93 further increases. That is, the cooling efficiency of the cap 93 is further deteriorated.
【課題を解決するための手段】以上の問題を解決するた
め、本発明のチップキャリアは、基板と、この基板の上
面にフェイスダウン実装されるＬＳＩチップと、前記基
板の下面の周縁部に取り付けられた柔軟性を有する板状
部材と、前記ＬＳＩチップの前記基板と対向しない面に
固着され端部が前記板状部材に接続されたキャップとを
含む。In order to solve the above problems, a chip carrier according to the present invention comprises a substrate, an LSI chip mounted face down on an upper surface of the substrate, and a chip mounted on a peripheral portion of a lower surface of the substrate. And a cap fixed to a surface of the LSI chip not facing the substrate and having an end connected to the plate member.
【実施例】次に、本発明の第１の実施例について、図面
を参照して説明する。図１を参照すると、第１の実施例
のチップキャリア１００は、基板１とキャップ６とを含
む。基板１の裏面には、多数の外部接続端子３が設けら
れている。また、接続用パッド２の裏面の周縁には、フ
ランジ５が取り付けられている。キャップ６は、基板１
に取り付けられ、基板１の表面を被覆している。図１の
構造のＡ−Ａ断面図である図２を参照すると、基板１
は、アルミナ・セラミック等で形成されたセラミックス
基板である。基板１の表面には接続用パッド２が設けら
れている。基板１の裏面には、外部接続端子３が設けら
れている。基板１の内部には、内部配線４が形成されて
いる。内部配線４は、外部接続端子３と接続用パッド２
とを接続する。接続用パッド２、外部接続端子３および
内部配線４の材料は、Ｗ、Ｍｏおよびそれらの合金であ
る。接続用パッド２および外部接続端子３の表面には、
Ｃｕ、Ａｕのメッキが施されている。半田付けを可能に
するためである。基板１の上にはＬＳＩチップ７がフェ
イスダウン実装されている。つまり、ＬＳＩチップ７の
下面に設けられた電極８と、基板１の上面に設けられた
接続用パッド２とが、半田バンプ９によって接続されて
いる。半田バンプ９は、外部接続端子３を接続する半田
よりも、融点が高いものを用いる。例えば、外部接続端
子３をＳｎ／Ｐｂ共晶半田で接続するとき、Ａｕ／Ｓｎ
半田、５重量パーセントＳｎ／９５重量パーセントＰｂ
半田などの高温半田が用いられる。基板１の端部には、
フランジ５がロウ付けによって取り付けられている。図
３を参照すると、基板１の周縁部には凹部１０が設けら
れている。フランジ５はこの凹部１０に収容されて、取
り付けられている。フランジ５が凹部１０に収容されて
いるため、基板１を配線基板上に実装する際に、フラン
ジ５が邪魔になることがない。なお、図３では、フラン
ジ５の形状は簡略化されている。再び図２を参照する
と、キャップ６の端部との接触を確保するために、フラ
ンジ５は若干上向きに屈曲されている。フランジ５は、
基板１に近い熱膨張率を持つ弾性材料から形成される。
例えば、４２アロイ（Ｆｅ／Ｎｉ合金）、コバール（Ｆ
ｅ／Ｎｉ／Ｃｏ合金）などが用いられる。フランジ５の
寸法および形状は、予想される製造誤差の程度に応じて
定められる。例えば、前記チップキャリア基板１のフラ
ンジ５の上面（変形前）からの前記ＩＣ３実装高さを
１．５±０．０５ｍｍ、前記キャップ１の底面から内壁
までの高さを１．４５±０．０３ｍｍ、前記接着剤２厚
を０．０４±０．０１ｍｍとすると、フランジ５の上面
とキャップ６との隙間は０〜０．１８ｍｍの範囲にな
る。したがって、フランジ５の寸法および形状は、この
範囲の誤差を吸収できる程度のものに設定される。キャ
ップ６は、熱膨張率が基板１に近く、熱伝導性が良い材
料から形成される。このような条件を満たす材料とし
て、Ｃｕ／Ｗを挙げることができる。キャップ６は、Ｌ
ＳＩチップ７の非実装面に接着される。接着剤１１とし
ては、熱伝導性の良いものが用いられる。例えば、エポ
テック社製エポテックＢ９０２２，Ｂ９０２８やＨ３５
−１７５ＭのＡｇ入りエポキシ接着剤などが好適であ
る。ＬＳＩチップ７の高さおよびキャップ６の寸法と無
関係に、接着剤１１は所定の厚さ分だけ設けられる。な
お、半田付けによってキャップ６をＬＳＩチップ７に接
続しても良い。キャップ６がＬＳＩチップ７に接続され
るとき、キャップ６の端部はフランジ５に当接する。フ
ランジ５は、キャップ６の形状および高さに応じて弾性
的に変形する。ＬＳＩチップ７およびキャップ６の高さ
のばらつきは、フランジ５の変形によって吸収される。
これによって、キャップ６はフランジ５に密着する。キ
ャップ６とフランジ５とは、溶接によって接続される。
溶接法は、シーム溶接、レーザ溶接および半田付けなど
が用いられる。キャップ６とフランジ５が溶接されるこ
とにより、ＬＳＩチップ７は気密密閉される。以上のよ
うに、第１の実施例のチップキャリアでは、ＬＳＩチッ
プ７の高さのばらつきおよびキャップ６の寸法のばらつ
きを、フランジ５の変形によって吸収するように構成し
た。このため、複数種類のキャップ６を製造する必要が
ない。また、ＬＳＩチップ７の高さおよびキャップ６の
寸法と無関係に、接着剤１１の厚さを一定にすることが
できる。このため、ＬＳＩチップ７とキャップ６の間の
熱抵抗は少ない。次に、本発明の第２の実施例につい
て、図面を参照して説明する。第２の実施例では、キャ
ップ６の一部が絶縁性材料で形成される。第２の実施例
の特徴は、キャップ６の材質および構造にあり、この他
の構造については第１の実施例のものと同じである。図
４を参照すると、第２の実施例では、キャップ６の下に
金属枠２２が接続されている。キャップ６は、ＡｌＮな
どの良熱伝導性の絶縁材で形成されている。金属枠２２
は、接着剤２１により、キャップ６の下端部に接着され
ている。フランジ５の変形により、フランジ５は金属枠
２２に密着する。フランジ５と金属枠２２は溶接され
る。金属枠２２とフランジ５とが溶接されることによ
り、ＬＳＩチップ７が気密密閉される。次に、本発明の
第３の実施例について、図面を参照して説明する。第３
の実施例の特徴は、キャップ６の構造および材質にあ
り、この他の構造については、第１の実施例のものと同
じである。図５を参照すると、キャップ６は、放熱板６
１と金属枠６２とから構成されている。放熱板６１は、
ＡｌＮなどの良熱伝導性の絶縁材料で形成されている。
放熱板６１の周縁部には、導体層が形成されている。金
属枠６２は、放熱板６１周縁部の導体層に、半田接続さ
れる。接着剤を用いて接着しても構わない。金属枠６２
は、基板１および放熱板６１に近い熱膨張係数を有する
材料から形成される。例えば、４２アロイ（Ｆｅ／Ｎｉ
合金）やコバール（Ｆｅ／Ｎｉ／Ｃｏ合金）などであ
る。フランジ５の変形により、フランジ５は金属枠６２
に密着する。フランジ５と金属枠６２は溶接される。フ
ランジ５と金属枠６２とが溶接されることにより、ＬＳ
Ｉチップ７が気密密閉される。次に、本発明の第４の実
施例について、図面を参照して説明する。本実施例の特
徴は、放熱板６１と金属枠６２との接続部の構造にあ
り、この他の構造は第３の実施例のものと同じである。
図６を参照すると、第４の実施例では、放熱板６１の周
縁部に凹部６３が設けられている。金属枠６２は、凹部
６３に収容されて、接続されている。次に、本発明の第
５の実施例について、図面を参照して説明する。第５の
実施例の特徴は、金属枠６２の形状にあり、この他の構
造は第３の実施例のものと同じである。図７を参照する
と、第５の実施例の金属枠６２は、Ｓ字状の断面を有し
ている。金属枠６２の上方の部分は放熱板６１に接続さ
れている。金属枠６２の下方の水平部分は、フランジ５
に接続されている。第５の実施例では、金属枠６２とし
てＳ字状断面を有する部材を用いたので、金属枠６２を
構成する金属の量を少なくすることができる。次に、本
発明の第６の実施例について、図面を参照して説明す
る。第６の実施例の特徴は、第５の実施例に第２の実施
例の構造を適用した点にあり、その他の構造に関して
は、第５の実施例のものと同じである。図８を参照する
と、第５の実施例の放熱板６１の周縁部には、凹部６３
が設けられている。Ｓ字状の金属枠６２は、上方の水平
部がこの凹部６３に収容されて、放熱板６１と接続され
ている。次に、本発明の第７の実施例について、図面を
参照して説明する。第７の実施例は、フランジ５の取り
付け構造に関するものである。図９を参照すると、第７
の実施例の外部接続端子３はピン状の形状を呈してい
る。このため、第１〜第６の実施例のものに比べて、外
部接続端子３の高さが高い。外部接続端子３の高さが高
いため、フランジ５を凹部１０に収容しなくても、外部
接続端子３の接続に際してフランジ５が邪魔になること
はない。このため、第７の実施例の基板１には、凹部が
設けられていない。フランジ５は、基板１に直接接続さ
れている。本発明は、以上に説明した実施例の他にも、
様々に変形して実施することができる。特に、第１〜第
７の実施例の特徴は、状況に応じ、相互に組み合わされ
て実施されるべきである。Next, a first embodiment of the present invention will be described with reference to the drawings. Referring to FIG. 1, a chip carrier 100 according to the first embodiment includes a substrate 1 and a cap 6. A large number of external connection terminals 3 are provided on the back surface of the substrate 1. A flange 5 is attached to the periphery of the back surface of the connection pad 2. The cap 6 is attached to the substrate 1
And covers the surface of the substrate 1. Referring to FIG. 2, which is an AA cross-sectional view of the structure of FIG.
Is a ceramic substrate formed of alumina ceramic or the like. On the surface of the substrate 1, connection pads 2 are provided. External connection terminals 3 are provided on the back surface of the substrate 1. Internal wiring 4 is formed inside the substrate 1. The internal wiring 4 includes an external connection terminal 3 and a connection pad 2.
And connect. The material of the connection pad 2, the external connection terminal 3, and the internal wiring 4 is W, Mo, or an alloy thereof. On the surfaces of the connection pads 2 and the external connection terminals 3,
Cu and Au are plated. This is to enable soldering. An LSI chip 7 is mounted face-down on the substrate 1. That is, the electrodes 8 provided on the lower surface of the LSI chip 7 and the connection pads 2 provided on the upper surface of the substrate 1 are connected by the solder bumps 9. The solder bump 9 has a higher melting point than the solder for connecting the external connection terminal 3. For example, when the external connection terminal 3 is connected by Sn / Pb eutectic solder, Au / Sn
Solder, 5 weight percent Sn / 95 weight percent Pb
High-temperature solder such as solder is used. At the end of the substrate 1,
The flange 5 is attached by brazing. Referring to FIG. 3, a concave portion 10 is provided in a peripheral portion of the substrate 1. The flange 5 is accommodated in the recess 10 and attached. Since the flange 5 is housed in the recess 10, the flange 5 does not hinder the mounting of the board 1 on the wiring board. In FIG. 3, the shape of the flange 5 is simplified. Referring again to FIG. 2, the flange 5 is bent slightly upward to ensure contact with the end of the cap 6. The flange 5
It is made of an elastic material having a thermal expansion coefficient close to that of the substrate 1.
For example, 42 alloy (Fe / Ni alloy), Kovar (F
e / Ni / Co alloy). The dimensions and shape of the flange 5 are determined according to the expected degree of manufacturing error. For example, the mounting height of the IC 3 from the upper surface (before deformation) of the flange 5 of the chip carrier substrate 1 is 1.5 ± 0.05 mm, and the height from the bottom surface to the inner wall of the cap 1 is 1.45 ± 0. Assuming that the thickness of the adhesive 2 is 0.04 ± 0.01 mm, the gap between the upper surface of the flange 5 and the cap 6 is in the range of 0 to 0.18 mm. Therefore, the size and shape of the flange 5 are set to such an extent that errors in this range can be absorbed. The cap 6 has a coefficient of thermal expansion close to that of the substrate 1 and is formed of a material having good thermal conductivity. Cu / W can be given as a material satisfying such conditions. Cap 6 is L
It is bonded to the non-mounting surface of the SI chip 7. As the adhesive 11, a material having good heat conductivity is used. For example, Epotek B9022, B9028 and H35 manufactured by Epotek
Epoxy adhesives containing -175M Ag are preferred. The adhesive 11 is provided by a predetermined thickness regardless of the height of the LSI chip 7 and the dimensions of the cap 6. The cap 6 may be connected to the LSI chip 7 by soldering. When the cap 6 is connected to the LSI chip 7, the end of the cap 6 contacts the flange 5. The flange 5 is elastically deformed according to the shape and height of the cap 6. Variations in the height of the LSI chip 7 and the cap 6 are absorbed by the deformation of the flange 5.
Thereby, the cap 6 comes into close contact with the flange 5. The cap 6 and the flange 5 are connected by welding.
As a welding method, seam welding, laser welding, soldering, or the like is used. The LSI chip 7 is hermetically sealed by welding the cap 6 and the flange 5. As described above, in the chip carrier of the first embodiment, the variation in the height of the LSI chip 7 and the variation in the size of the cap 6 are absorbed by the deformation of the flange 5. Therefore, there is no need to manufacture a plurality of types of caps 6. Further, the thickness of the adhesive 11 can be constant regardless of the height of the LSI chip 7 and the dimensions of the cap 6. Therefore, the thermal resistance between the LSI chip 7 and the cap 6 is small. Next, a second embodiment of the present invention will be described with reference to the drawings. In the second embodiment, a part of the cap 6 is formed of an insulating material. The feature of the second embodiment lies in the material and structure of the cap 6, and other structures are the same as those of the first embodiment. Referring to FIG. 4, in the second embodiment, a metal frame 22 is connected below the cap 6. The cap 6 is formed of an insulating material having good heat conductivity such as AlN. Metal frame 22
Is adhered to the lower end of the cap 6 by an adhesive 21. Due to the deformation of the flange 5, the flange 5 comes into close contact with the metal frame 22. The flange 5 and the metal frame 22 are welded. The LSI chip 7 is hermetically sealed by welding the metal frame 22 and the flange 5. Next, a third embodiment of the present invention will be described with reference to the drawings. Third
This embodiment is characterized by the structure and material of the cap 6, and the other structures are the same as those of the first embodiment. Referring to FIG. 5, the cap 6 is
1 and a metal frame 62. The radiator plate 61
It is formed of an insulating material having good thermal conductivity such as AlN.
A conductor layer is formed on the periphery of the heat sink 61. The metal frame 62 is connected by soldering to the conductor layer at the periphery of the heat sink 61. Adhesion may be performed using an adhesive. Metal frame 62
Is formed of a material having a thermal expansion coefficient close to that of the substrate 1 and the heat sink 61. For example, 42 alloy (Fe / Ni
Alloy) and Kovar (Fe / Ni / Co alloy). Due to the deformation of the flange 5, the flange 5 is
Adhere to The flange 5 and the metal frame 62 are welded. By welding the flange 5 and the metal frame 62, LS
The I chip 7 is hermetically sealed. Next, a fourth embodiment of the present invention will be described with reference to the drawings. The feature of this embodiment lies in the structure of the connecting portion between the heat radiating plate 61 and the metal frame 62, and other structures are the same as those of the third embodiment.
Referring to FIG. 6, in the fourth embodiment, a concave portion 63 is provided in a peripheral portion of a heat sink 61. The metal frame 62 is accommodated in the recess 63 and connected thereto. Next, a fifth embodiment of the present invention will be described with reference to the drawings. The feature of the fifth embodiment lies in the shape of the metal frame 62, and the other structure is the same as that of the third embodiment. Referring to FIG. 7, the metal frame 62 of the fifth embodiment has an S-shaped cross section. The upper part of the metal frame 62 is connected to the heat sink 61. The horizontal portion below the metal frame 62 is the flange 5
It is connected to the. In the fifth embodiment, since a member having an S-shaped cross section is used as the metal frame 62, the amount of metal constituting the metal frame 62 can be reduced. Next, a sixth embodiment of the present invention will be described with reference to the drawings. The feature of the sixth embodiment is that the structure of the second embodiment is applied to the fifth embodiment, and the other structures are the same as those of the fifth embodiment. Referring to FIG. 8, a concave portion 63 is provided at a peripheral portion of the heat sink 61 of the fifth embodiment.
Is provided. The upper horizontal portion of the S-shaped metal frame 62 is accommodated in the concave portion 63 and connected to the heat radiating plate 61. Next, a seventh embodiment of the present invention will be described with reference to the drawings. The seventh embodiment relates to a mounting structure of the flange 5. Referring to FIG.
The external connection terminal 3 of the embodiment has a pin-like shape. Therefore, the height of the external connection terminal 3 is higher than that of the first to sixth embodiments. Since the height of the external connection terminal 3 is high, the flange 5 does not hinder the connection of the external connection terminal 3 even if the flange 5 is not accommodated in the recess 10. For this reason, the substrate 1 of the seventh embodiment has no recess. The flange 5 is directly connected to the substrate 1. The present invention, in addition to the embodiments described above,
Various modifications can be made. In particular, the features of the first to seventh embodiments should be implemented in combination with each other depending on the situation.
【発明の効果】以上説明したように、本発明では、基板
１の下面周縁部にフランジ５を設け、フランジ５の変形
によって、キャップ６の気密性を確保するように構成し
た。このため、キャップ６を複数種類製造する必要がな
くなった。また、ＬＳＩチップ７からキャップ６への放
熱も良好に行うことができる。つまり、本発明によれ
ば、チップキャリア製造のための工数が削減されるとと
もに、それに収容されるＬＳＩの性能および信頼性の向
上が実現できるという効果が達成される。As described above, according to the present invention, the flange 5 is provided on the peripheral edge of the lower surface of the substrate 1, and the airtightness of the cap 6 is ensured by the deformation of the flange 5. Therefore, there is no need to manufacture a plurality of types of caps 6. Further, heat can be satisfactorily dissipated from the LSI chip 7 to the cap 6. That is, according to the present invention, it is possible to reduce the number of steps for manufacturing a chip carrier and to achieve the effect of improving the performance and reliability of an LSI accommodated therein.
【図１】本発明の第１の実施例を示す斜視図。FIG. 1 is a perspective view showing a first embodiment of the present invention.
【図２】図１の構造のＡ−Ａ断面図。FIG. 2 is a sectional view taken along line AA of the structure of FIG.
【図３】図２の一部拡大図。FIG. 3 is a partially enlarged view of FIG. 2;
【図４】本発明の第２の実施例を示す図。FIG. 4 is a diagram showing a second embodiment of the present invention.
【図５】本発明の第３の実施例を示す図。FIG. 5 is a diagram showing a third embodiment of the present invention.
【図６】本発明の第４の実施例を示す図。FIG. 6 is a diagram showing a fourth embodiment of the present invention.
【図７】本発明の第５の実施例を示す図。FIG. 7 is a diagram showing a fifth embodiment of the present invention.
【図８】本発明の第６の実施例を示す図。FIG. 8 is a diagram showing a sixth embodiment of the present invention.
【図９】本発明の第７の実施例を示す図。FIG. 9 is a diagram showing a seventh embodiment of the present invention.
【図１０】従来技術を示す図。FIG. 10 is a diagram showing a conventional technique.
１００ チップキャリア １ 基板 ２ 接続用パッド ３ 外部接続端子 ４ 内部配線 ５ フランジ ６ キャップ ６１ 放熱板 ６２ 金属枠 ６３ 凹部 ７ ＬＳＩチップ ８ 電極 ９ 半田バンプ １０ 凹部 １１ 接着剤 ２１ 接着剤 ２２ 金属枠 ９１ 基板 ９２ ＩＣ ９３ キャップ ９４ バンプ ９５ 半田 ９６ 半田 REFERENCE SIGNS LIST 100 chip carrier 1 substrate 2 connection pad 3 external connection terminal 4 internal wiring 5 flange 6 cap 61 radiator plate 62 metal frame 63 concave portion 7 LSI chip 8 electrode 9 solder bump 10 concave portion 11 adhesive 21 adhesive 22 metal frame 91 substrate 92 IC 93 Cap 94 Bump 95 Solder 96 Solder
Claims (10)
プと、前記基板の下面の周縁部に形成された凹部と、 この凹部に収容されて前記基板に取り付けられた 可撓性
を有する板状部材と、 前記ＬＳＩチップの前記基板と対向しない面に固着され
端部が前記板状部材に接続されたキャップとを含むこと
を特徴とするチップキャリア。1. A substrate, an LSI chip mounted face-down on the upper surface of the substrate, a concave portion formed on a peripheral portion of a lower surface of the substrate, and a flexible member accommodated in the concave portion and attached to the substrate. A chip carrier comprising: a plate member having a property; and a cap fixed to a surface of the LSI chip not facing the substrate and having an end connected to the plate member.
とを特徴とする請求項１記載のチップキャリア。2. The chip carrier according to claim 1, wherein said cap has a U-shaped cross section.
れ、前記キャップがこの枠状部材を介して前記板状部材
に接続されることを特徴とした請求項２記載のチップキ
ャリア。3. The chip carrier according to claim 2, wherein a frame member is fixed to an end of said cap, and said cap is connected to said plate member via said frame member.
熱板に取り付けられた枠状部材とを含むことを特徴とす
る請求項１記載のチップキャリア。4. The chip carrier according to claim 1, wherein said cap includes a flat radiator plate and a frame member attached to said radiator plate.
ことを特徴とする請求項４記載のチップキャリア。5. The chip carrier according to claim 4, wherein said frame-shaped member has a substantially S-shaped cross section.
前記枠状部材がこの凹部に収容されて前記放熱板に取り
付けられていることを特徴とする請求項４または５記載
のチップキャリア。6. A concave portion is provided in a peripheral portion of the heat sink,
The chip carrier according to claim 4, wherein the frame-shaped member is housed in the recess and attached to the heat sink.
装面に接着されることを特徴とする請求項１乃至６のい
ずれか１項記載のチップキャリア。7. The method according to claim 7, wherein said cap is a non-realistic chip of said LSI chip.
7. The method according to claim 1, wherein the adhesive is attached to the mounting surface.
The chip carrier according to any one of the preceding claims .
とによって前記ＬＳＩチップが封止されていることを特
徴とする請求項１乃至７のいずれか１項記載のチップキ
ャリア。 8. The plate, the cap, and the plate-like member.
And that the LSI chip is sealed.
The chip carrier according to any one of claims 1 to 7, characterized in that:
材が金属であることを特徴とする請求項１乃至８のいず
れか１項記載のチップキャリア。9. The frame-like portion, wherein the heat sink is an insulator.
9. The material according to claim 1, wherein the material is metal.
The chip carrier according to claim 1 .
プと、 前記基板の下面の周縁部に取り付けられた可撓性を有す
る板状部材と、 前記ＬＳＩチップの前記基板と対向しない面に固着され
端部が前記板状部材に接続されたキャップとを含むこと
を特徴とする チップキャリア。10. A board and an LSI chip mounted face down on the top face of the board.
And a flexible member attached to the periphery of the lower surface of the substrate.
Plate-like member, and a surface of the LSI chip which is not opposed to the substrate.
An end portion including a cap connected to the plate-shaped member;
A chip carrier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351495A JP2646992B2 (en) | 1993-12-29 | 1993-12-29 | Chip carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5351495A JP2646992B2 (en) | 1993-12-29 | 1993-12-29 | Chip carrier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202060A JPH07202060A (en) | 1995-08-04 |
| JP2646992B2 true JP2646992B2 (en) | 1997-08-27 |
Family
ID=18417688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5351495A Expired - Lifetime JP2646992B2 (en) | 1993-12-29 | 1993-12-29 | Chip carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646992B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019636A (en) * | 2004-07-05 | 2006-01-19 | Renesas Technology Corp | Semiconductor apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144971A (en) * | 1991-11-18 | 1993-06-11 | Nec Corp | Structure of chip carrier |
-
1993
- 1993-12-29 JP JP5351495A patent/JP2646992B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202060A (en) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5644163A (en) | Semiconductor device | |
| EP0594395B1 (en) | Semiconductor power module | |
| US5528456A (en) | Package with improved heat transfer structure for semiconductor device | |
| JP2881575B2 (en) | Ball grid array semiconductor package with heat sink | |
| JP3333409B2 (en) | Semiconductor module | |
| JP2001110926A (en) | Flip chip package | |
| KR102196397B1 (en) | Metal post and semiconductor including the same and method of fabricating the same | |
| JPH05226487A (en) | Semiconductor device | |
| KR0157857B1 (en) | Semiconductor package | |
| JP2646992B2 (en) | Chip carrier | |
| EP0525651B1 (en) | Package structure for one or more IC chips | |
| JP2734381B2 (en) | Semiconductor device mounting structure and method of manufacturing the same | |
| JPH08148647A (en) | Semiconductor device | |
| US6291893B1 (en) | Power semiconductor device for “flip-chip” connections | |
| JP3454192B2 (en) | Lead frame, resin-sealed semiconductor device using the same, and method of manufacturing the same | |
| JPH11214576A (en) | Package for mounting semiconductor chip | |
| JP2000307016A (en) | Semiconductor device, semiconductor module and manufacture thereof | |
| JPH0773110B2 (en) | Semiconductor integrated circuit device | |
| JP3410041B2 (en) | Hybrid module | |
| JP2669310B2 (en) | Semiconductor integrated circuit device and mounting method thereof | |
| JP3127149B2 (en) | Semiconductor device | |
| JP3238906B2 (en) | Semiconductor device | |
| JP2868868B2 (en) | Semiconductor device | |
| JP2705281B2 (en) | Semiconductor device mounting structure | |
| JP2748776B2 (en) | LSI package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970408 |