JP2643521B2 - 演算装置 - Google Patents
演算装置Info
- Publication number
- JP2643521B2 JP2643521B2 JP2046319A JP4631990A JP2643521B2 JP 2643521 B2 JP2643521 B2 JP 2643521B2 JP 2046319 A JP2046319 A JP 2046319A JP 4631990 A JP4631990 A JP 4631990A JP 2643521 B2 JP2643521 B2 JP 2643521B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- array
- board
- light
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Multi Processors (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Optical Communication System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、大規模な並列計算機を実現するための、
プロセッサ間の結線の方法を決めるネットワークに関す
るものである。
プロセッサ間の結線の方法を決めるネットワークに関す
るものである。
大規模な情報を処理するために、高速に演算を実行す
る計算機の研究が進んでいるが、電気回路を用いた逐次
処理による方法では、すでに性能限界に近づいている。
そこじ、スーパーコンピュータやアレイプロセッサな
ど、複数の演算を同時に実行する並列処理アーキクチャ
などの研究が進んでいる。一方、光は、空間的な広がり
を持ち、その物理的な性質は互いに干渉し合わないた
め、光を用いた演算は並列性に優れている。光を変調す
る手段としては、振幅，位相，周波数，偏向などが考え
られ、空間的な光変調器の開発が行われているが、電気
のような高速な演算を光で行うことは難しい。そこで、
演算部分を電気で、インタコネクションを光で行うよう
なハイプリッドな構成が望まれる。
る計算機の研究が進んでいるが、電気回路を用いた逐次
処理による方法では、すでに性能限界に近づいている。
そこじ、スーパーコンピュータやアレイプロセッサな
ど、複数の演算を同時に実行する並列処理アーキクチャ
などの研究が進んでいる。一方、光は、空間的な広がり
を持ち、その物理的な性質は互いに干渉し合わないた
め、光を用いた演算は並列性に優れている。光を変調す
る手段としては、振幅，位相，周波数，偏向などが考え
られ、空間的な光変調器の開発が行われているが、電気
のような高速な演算を光で行うことは難しい。そこで、
演算部分を電気で、インタコネクションを光で行うよう
なハイプリッドな構成が望まれる。
しかし、従来、電気的な回路で構成されたモジュール
を光ファイバで配線したようなシステムは提案されてい
るが、電子回路が実装されているボードを３次元的に配
線するような提案は少ない。このような例は、例えば、
雑誌「1989 オーエスエー テクニカル ダイジェスト
シリーズ（1989 OSA Technical Digest Series）」第
９巻118〜121頁に記載された論文「超並列アーキテスク
チャ用インタコネクションネットワークの光学的な検討
（Optical Implementations of Interconnection Netwo
rks for Massively Parallel Architectures）」に述べ
られている。しかし、これらの方法は、ホログラムを用
いた概念的なもので、ネットワークの詳細については、
述べられていない。
を光ファイバで配線したようなシステムは提案されてい
るが、電子回路が実装されているボードを３次元的に配
線するような提案は少ない。このような例は、例えば、
雑誌「1989 オーエスエー テクニカル ダイジェスト
シリーズ（1989 OSA Technical Digest Series）」第
９巻118〜121頁に記載された論文「超並列アーキテスク
チャ用インタコネクションネットワークの光学的な検討
（Optical Implementations of Interconnection Netwo
rks for Massively Parallel Architectures）」に述べ
られている。しかし、これらの方法は、ホログラムを用
いた概念的なもので、ネットワークの詳細については、
述べられていない。
この発明の目的は、光を用いて配線された超並列プロ
セッサよりなる演算装置を提供することにある。
セッサよりなる演算装置を提供することにある。
第１の発明の演算装置は、 プロセッサと発光素子と受光素子とがそれぞれ１対１
に配線された演算素子が複数個配線されている、複数の
配列された並列演算器と、 任意の第１の並列演算器の演算素子を構成する発光素
子から出射した光が、前記第１の並列演算器と異なった
平面上にある、任意の第２の並列演算器の演算素子を構
成する受光素子へ入射するように、前記発光素子から出
射した光を回折または屈折または反射させる複数の配線
手段とから構成され、 立体的な構造を持ったネットワークを実現することを
特徴とする。
に配線された演算素子が複数個配線されている、複数の
配列された並列演算器と、 任意の第１の並列演算器の演算素子を構成する発光素
子から出射した光が、前記第１の並列演算器と異なった
平面上にある、任意の第２の並列演算器の演算素子を構
成する受光素子へ入射するように、前記発光素子から出
射した光を回折または屈折または反射させる複数の配線
手段とから構成され、 立体的な構造を持ったネットワークを実現することを
特徴とする。
第２の発明の演算装置は、 並列演算器を構成する演算素子を１次元アレイ状に配
列した演算素子アレイを、ボード内に複数個配列し、前
記ボードを複数枚配列し、前記各演算素子を多段に配線
し、ａ枚目のボード内のｂ段目の演算素子アレイのｃ番
目の演算素子の出力先が、ａ枚目のボード内の（ｂ＋
１）段目の演算素子アレイのｄ番目の演算素子であると
き、前記配線手段は、ａ枚目のボード内のｂ段目の演算
素子アレイのｃ番目の演算素子の出力先が、ａ枚目のボ
ード内の、（ｂ＋１）段目の演算素子アレイのｄ番目の
演算素子で、かつ、（ａ＋１）枚目のボードの演算素子
アレイのｂ段目の演算素子アレイのｄ番目の演算素子に
接続されるように配線することを特徴とする。
列した演算素子アレイを、ボード内に複数個配列し、前
記ボードを複数枚配列し、前記各演算素子を多段に配線
し、ａ枚目のボード内のｂ段目の演算素子アレイのｃ番
目の演算素子の出力先が、ａ枚目のボード内の（ｂ＋
１）段目の演算素子アレイのｄ番目の演算素子であると
き、前記配線手段は、ａ枚目のボード内のｂ段目の演算
素子アレイのｃ番目の演算素子の出力先が、ａ枚目のボ
ード内の、（ｂ＋１）段目の演算素子アレイのｄ番目の
演算素子で、かつ、（ａ＋１）枚目のボードの演算素子
アレイのｂ段目の演算素子アレイのｄ番目の演算素子に
接続されるように配線することを特徴とする。
この発明の原理を、第３図から第８図を用いて説明す
る。
る。
第３図は、電子デバイスが実装された２枚のボードを
光で配線するモジュールの原理を示したものである。ボ
ード104,105上には、光源と受光素子、およびこれらの
駆動回路が集積されたOEIC（Opto−Electronics IC）10
1,103が実装されている。
光で配線するモジュールの原理を示したものである。ボ
ード104,105上には、光源と受光素子、およびこれらの
駆動回路が集積されたOEIC（Opto−Electronics IC）10
1,103が実装されている。
ボード104のOEIC101の光源から出射した光は、光接続
デバイス102によって偏向および集光され、ボード105の
OEIC103の受光素子に入射する。
デバイス102によって偏向および集光され、ボード105の
OEIC103の受光素子に入射する。
光接続デバイス102は、ホログラム，レンズアレイ等
から構成され、例えば、シャッフルやバンヤン等の層構
造ネットワークの配線規則に従って、光を偏向させる。
から構成され、例えば、シャッフルやバンヤン等の層構
造ネットワークの配線規則に従って、光を偏向させる。
ホログラムを用いたインタコネクションの詳細は、例
えば、雑誌「アプライド オプティックス（Applied Op
tics）」第25巻,1530〜1531頁に掲載された論文「光学
的なパーフェクトシャッフル（Optical Perfect Schuff
le）」に述べられている。
えば、雑誌「アプライド オプティックス（Applied Op
tics）」第25巻,1530〜1531頁に掲載された論文「光学
的なパーフェクトシャッフル（Optical Perfect Schuff
le）」に述べられている。
また、レンズアレイを用いたインタコネクションの詳
細は、例えば、雑誌「エスピーアイイー（SPIE）」第96
3巻,270〜282頁に掲載された論文「パーフェクトシャッ
フルの光学系（Geometries for Optical Implementatio
ns of the Perfect Schuffle）」に延べられている。
細は、例えば、雑誌「エスピーアイイー（SPIE）」第96
3巻,270〜282頁に掲載された論文「パーフェクトシャッ
フルの光学系（Geometries for Optical Implementatio
ns of the Perfect Schuffle）」に延べられている。
バンヤンネットワークの詳細は、例えば、雑誌「プロ
シーディング ファースト アンニュアル シンポジウ
ム オブ コンピュータ アーキテクチャ（Proceeding
1st Annual Symposium of Computer Architecture）」
1975年,21〜28頁に記載の論文「並列処理システムを接
続するためのバンヤンネットワーク（Banyan Networks
for Pertitioning myltiprocessor systems）」に延べ
られている。
シーディング ファースト アンニュアル シンポジウ
ム オブ コンピュータ アーキテクチャ（Proceeding
1st Annual Symposium of Computer Architecture）」
1975年,21〜28頁に記載の論文「並列処理システムを接
続するためのバンヤンネットワーク（Banyan Networks
for Pertitioning myltiprocessor systems）」に延べ
られている。
第４図は、第１の発明の原理を説明するための図であ
る。このモジュールは、例えば、第６図に示すようなバ
ンヤンネットワークに従って配線されているプロセッサ
201が実装されている複数のボードから構成される。こ
れらのボードを入力層202,半中間層203,半出力層206の
ように多層に配置すれば、従来の多段接続ネットワーク
が３次元的に展開される。この場合、中間層203は、入
射した信号をスイッチングする２×２または４×４の複
数のクロスバスイッチ204から構成される。
る。このモジュールは、例えば、第６図に示すようなバ
ンヤンネットワークに従って配線されているプロセッサ
201が実装されている複数のボードから構成される。こ
れらのボードを入力層202,半中間層203,半出力層206の
ように多層に配置すれば、従来の多段接続ネットワーク
が３次元的に展開される。この場合、中間層203は、入
射した信号をスイッチングする２×２または４×４の複
数のクロスバスイッチ204から構成される。
このようなシステムでは、従来、Ｎプロセッサ間の接
続であったものを、４×４のスイッチを用いれば、Nlog
2Nの接続にすることができる。例えば、4096個のプロセ
ッサを接続するのに、従来は、12回のスイッチングが必
要であったが、この発明では、４×４のスイッチを用い
て、６回のスイッチングで接続される。
続であったものを、４×４のスイッチを用いれば、Nlog
2Nの接続にすることができる。例えば、4096個のプロセ
ッサを接続するのに、従来は、12回のスイッチングが必
要であったが、この発明では、４×４のスイッチを用い
て、６回のスイッチングで接続される。
第５図は、レンズを用いて、３次元的にバンヤンネッ
トワークを構成する光接続デバイス205の光学系を横か
ら眺めた図である。入力と出力のプロセッサの数が16×
16である場合、ｋ段目のレンズから出力層までの距離
を、レンズから入力層までの距離8/2(4-k)倍にし、最も
中心にあるレンズのピッチを光源のピッチの｛2(4-k)＋
６｝／｛2(4-k)＋２｝倍にし、他のレンズのピッチを光
源のピッチの２倍にすれば、第６図のバンヤンネットワ
ークと等価な配線が実現される。
トワークを構成する光接続デバイス205の光学系を横か
ら眺めた図である。入力と出力のプロセッサの数が16×
16である場合、ｋ段目のレンズから出力層までの距離
を、レンズから入力層までの距離8/2(4-k)倍にし、最も
中心にあるレンズのピッチを光源のピッチの｛2(4-k)＋
６｝／｛2(4-k)＋２｝倍にし、他のレンズのピッチを光
源のピッチの２倍にすれば、第６図のバンヤンネットワ
ークと等価な配線が実現される。
第７図は、第２の発明の装置の原理を示す図である。
このシステムは、例えば、第６図に示すようなバンヤン
型の接続ネットワークで配線されているマイクロプロセ
ッサ301を実装した複数のボードから構成されている。
図中、302は第１面のボードを、303は中間面のボード
を、304は最終面のボードを、305は光接続面を示してい
る。
このシステムは、例えば、第６図に示すようなバンヤン
型の接続ネットワークで配線されているマイクロプロセ
ッサ301を実装した複数のボードから構成されている。
図中、302は第１面のボードを、303は中間面のボード
を、304は最終面のボードを、305は光接続面を示してい
る。
バンヤン型の接続ネットワークとして、すでにループ
型のネットワークが提案されている。ループ型接続ネッ
トワークの詳細は、例えば、雑誌「情報処理学会論文
誌」第25巻873頁に記載されている論文「論理シミュレ
ーションマシンのハードウェア構成」に述べられてい
る。これらの従来のネットワークは、２次元に配置され
たプロセッサ間の２次元の配線であったが、この発明に
よれば、３次元に配置されたプロセッサ間を３次元配線
することができる。
型のネットワークが提案されている。ループ型接続ネッ
トワークの詳細は、例えば、雑誌「情報処理学会論文
誌」第25巻873頁に記載されている論文「論理シミュレ
ーションマシンのハードウェア構成」に述べられてい
る。これらの従来のネットワークは、２次元に配置され
たプロセッサ間の２次元の配線であったが、この発明に
よれば、３次元に配置されたプロセッサ間を３次元配線
することができる。
第８図は、このネットワークを各方向から眺めた展開
図である。ボード内は電気的に、ボード間は光で配線さ
れている。従来のループ型ネットワークでは、最終段の
プロセッサの出力が、１段目のプロセッサの入力になる
が、このネットワークでは、最終面304の出力を第１面3
02に入力するには、光ファイバ等の配線が必要で、並列
数が多い場合には、複雑である。
図である。ボード内は電気的に、ボード間は光で配線さ
れている。従来のループ型ネットワークでは、最終段の
プロセッサの出力が、１段目のプロセッサの入力になる
が、このネットワークでは、最終面304の出力を第１面3
02に入力するには、光ファイバ等の配線が必要で、並列
数が多い場合には、複雑である。
そこで、データの通信を双方向にすることによって、
この問題を解決した。第８図において、最終段に記され
ている三角形は、受光した信号を１段前のプロセッサに
戻す偏向素子を表す。これは、一方のポートから入射し
た光を他方のポートから発光させる役目を持ち、プロセ
ッサの機能を持たない。バンヤンネットワークが双方向
にセルフルーティングであるので、このような方法を用
いても、単方向の場合と同じプロセッサにデータを送る
ことができる。
この問題を解決した。第８図において、最終段に記され
ている三角形は、受光した信号を１段前のプロセッサに
戻す偏向素子を表す。これは、一方のポートから入射し
た光を他方のポートから発光させる役目を持ち、プロセ
ッサの機能を持たない。バンヤンネットワークが双方向
にセルフルーティングであるので、このような方法を用
いても、単方向の場合と同じプロセッサにデータを送る
ことができる。
従来の方法では、受信側に隣接するプロセッサにデー
タを送るのに、ネットワークの段数だけ要したが、この
方法では、双方向であるため、１回でデータを送ること
ができる。このように、従来の方法に比べ、通信長の期
待値が半分になる。この時、発光と受光の機能を有す
る、例えばVSTEP等の光機能素子を用いれば、双方向の
通信に対して、配線は１組で良い。VSTEPの詳細は、例
えば、雑誌「アプライド フィジィクス レター（Appl
ied Physics Letter）」第54巻679頁から681頁に記載さ
れた論文「光出力チャンネルを可変にした面入出力光電
融合素子（Vertical Surfaca Transmission Electropho
tonic Device with selectable output light channel
s）」に述べられている。
タを送るのに、ネットワークの段数だけ要したが、この
方法では、双方向であるため、１回でデータを送ること
ができる。このように、従来の方法に比べ、通信長の期
待値が半分になる。この時、発光と受光の機能を有す
る、例えばVSTEP等の光機能素子を用いれば、双方向の
通信に対して、配線は１組で良い。VSTEPの詳細は、例
えば、雑誌「アプライド フィジィクス レター（Appl
ied Physics Letter）」第54巻679頁から681頁に記載さ
れた論文「光出力チャンネルを可変にした面入出力光電
融合素子（Vertical Surfaca Transmission Electropho
tonic Device with selectable output light channel
s）」に述べられている。
この方法によれば、従来、Nlog2Nプロセッサ間の接続
であったものを、Ｎ（log2N）２プロセッサ間の接続に
拡張できる。例えば、従来、2048個の任意のプロセッサ
間を最大15回のスイッチングによって接続していたのに
対し、この方法によれば、2304個の任意のプロセッサ間
の接続を最大11回のスイッチングによって接続でき、通
信長の期待値が半分になる。
であったものを、Ｎ（log2N）２プロセッサ間の接続に
拡張できる。例えば、従来、2048個の任意のプロセッサ
間を最大15回のスイッチングによって接続していたのに
対し、この方法によれば、2304個の任意のプロセッサ間
の接続を最大11回のスイッチングによって接続でき、通
信長の期待値が半分になる。
以下に、この発明の実施例を説明する。
第１図は、第１の発明の演算装置の一実施例を示す斜
視図である。この装置は、複数のマイクロプロセッサが
集積された複数のアレイプロセッサ１と、例えば、面型
半導体レーザ等の光源およびこれを駆動する電子デバイ
スが実装されたアレイ光源２とが実装されたボードから
なる入力面３と、４×４のクロスバスイッチが集積され
たスイッチアレイ４と、例えばシリコンフォトダイオー
ド等の面型受光素子およびこれを駆動する電子デバイス
とが実装された受光素子アレイ５と、アレイ光源２と同
じ構造をもつアレイ光源６とが、両側に実装されたボー
ドから成る複数の中間面７と、アレイプロセッサ１と同
じ構造をもつアレイプロセッサ８と、受光素子アレイ５
と同じ構造を持つ受光素子アレイ９が実装されたボード
からなる出力面10と、入力面と中間面、あるいは中間面
と中間面、あるいは中間面と出力面を接続する、例え
ば、平板マイクロレンズアレイからなる複数の光接続面
11から構成される。例えば、256個のプロセッサ間を接
続する場合には、中間面は、少なくとも３枚必要であ
る。
視図である。この装置は、複数のマイクロプロセッサが
集積された複数のアレイプロセッサ１と、例えば、面型
半導体レーザ等の光源およびこれを駆動する電子デバイ
スが実装されたアレイ光源２とが実装されたボードから
なる入力面３と、４×４のクロスバスイッチが集積され
たスイッチアレイ４と、例えばシリコンフォトダイオー
ド等の面型受光素子およびこれを駆動する電子デバイス
とが実装された受光素子アレイ５と、アレイ光源２と同
じ構造をもつアレイ光源６とが、両側に実装されたボー
ドから成る複数の中間面７と、アレイプロセッサ１と同
じ構造をもつアレイプロセッサ８と、受光素子アレイ５
と同じ構造を持つ受光素子アレイ９が実装されたボード
からなる出力面10と、入力面と中間面、あるいは中間面
と中間面、あるいは中間面と出力面を接続する、例え
ば、平板マイクロレンズアレイからなる複数の光接続面
11から構成される。例えば、256個のプロセッサ間を接
続する場合には、中間面は、少なくとも３枚必要であ
る。
本実施例の演算装置において、入力面３のアレイ光源
２から出射した光は、光接続面11によって偏向され、中
間面７の受光素子アレイ５上に集光される。受光された
信号光は、電気変換され、スイッチアレイ４に集積され
ているクロスバスイッチによってスイッチングされ、ア
レイ光源６を駆動する。同様の手順を３回繰り返すと、
信号光は、出力面10の受光素子アレイ９上に到達し、25
6個のプロセッサ間を接続できる。
２から出射した光は、光接続面11によって偏向され、中
間面７の受光素子アレイ５上に集光される。受光された
信号光は、電気変換され、スイッチアレイ４に集積され
ているクロスバスイッチによってスイッチングされ、ア
レイ光源６を駆動する。同様の手順を３回繰り返すと、
信号光は、出力面10の受光素子アレイ９上に到達し、25
6個のプロセッサ間を接続できる。
このとき、アレイ光源のピッチをａとして、第１段目
の中心のレンズは、1.4aのピッチで配列されており、第
２段目の中心のレンズは、全体を４等分して、その各部
分の中心のレンズが1.4aのピッチで配列されており、第
２段目の中心のレンズは、全体を16等分して、その各部
分の中心のレンズが1.4aのピッチで配列されており、他
のレンズは2aのピッチで配列されている。
の中心のレンズは、1.4aのピッチで配列されており、第
２段目の中心のレンズは、全体を４等分して、その各部
分の中心のレンズが1.4aのピッチで配列されており、第
２段目の中心のレンズは、全体を16等分して、その各部
分の中心のレンズが1.4aのピッチで配列されており、他
のレンズは2aのピッチで配列されている。
入力面３から出力面10までの距離をｂとすると、第１
段目のレンズは、入力面からb/9、出力面から8b/9の位
置にあり、第２段目のレンズは、入力面からb/5、出力
面から4b/5の位置にあり、第３段目のレンズは、入力面
からb/3、出力面から2b/3の位置にある。このような構
成によって、発光素子から出射した光は、第８図に示し
たような配線規則に従って、受光素子上に集光される。
段目のレンズは、入力面からb/9、出力面から8b/9の位
置にあり、第２段目のレンズは、入力面からb/5、出力
面から4b/5の位置にあり、第３段目のレンズは、入力面
からb/3、出力面から2b/3の位置にある。このような構
成によって、発光素子から出射した光は、第８図に示し
たような配線規則に従って、受光素子上に集光される。
以上、256個のプロセッサの例について述べたが、容
易に、任意の配線に拡張できる。
易に、任意の配線に拡張できる。
第２図は、第２の発明の演算装置の一実施例を示す斜
視図である。この装置は、複数のマイクロプロセッサが
集積された複数のアレイプロセッサ51と、例えば、面型
の半導体レーザ等の光源およびこれを駆動する電子デバ
イスが実装されたアレイ光源52と、例えばシリコンフォ
トダイオード等の受光素子およびこれを駆動する電子デ
バイスが実装された受光素子アレイ53と、アドレスを解
読してスイッチング先を決定する回路から構成されるル
ータ54とが実装されているボードからなる第１面55と、
第１面と同じ構成要素が面側に実装されたボードよりな
る中間面56と、アレイ光源52および受光素子アレイ53が
実装されたボードからなる最終面57と、第１面と中間
面、あるいは中間面と中間面、あるいは中間面と最終面
を接続する、例えば、平板マイクロレンズアレイからな
る複数の光接続面58とから構成される。
視図である。この装置は、複数のマイクロプロセッサが
集積された複数のアレイプロセッサ51と、例えば、面型
の半導体レーザ等の光源およびこれを駆動する電子デバ
イスが実装されたアレイ光源52と、例えばシリコンフォ
トダイオード等の受光素子およびこれを駆動する電子デ
バイスが実装された受光素子アレイ53と、アドレスを解
読してスイッチング先を決定する回路から構成されるル
ータ54とが実装されているボードからなる第１面55と、
第１面と同じ構成要素が面側に実装されたボードよりな
る中間面56と、アレイ光源52および受光素子アレイ53が
実装されたボードからなる最終面57と、第１面と中間
面、あるいは中間面と中間面、あるいは中間面と最終面
を接続する、例えば、平板マイクロレンズアレイからな
る複数の光接続面58とから構成される。
例えば、64個のプロセッサが実装されている第１面お
よび３枚の中間面を用いて、256個のプロセッサ間を接
続する場合について考える。各面のプロセッサは、第６
図に示すような従来のバンヤン型接続ネットワークと同
じ構成を持つ。この場合、従来のように、最終段のルー
タの出力を第１段のルータの入力としたループ型接続ネ
ットワークの構成にすることもできる。第１面と中間
面、中間面と中間面、中間面と最終面の間は、第１の発
明の装置のように、レンズアレイを用いて光接続され
る。
よび３枚の中間面を用いて、256個のプロセッサ間を接
続する場合について考える。各面のプロセッサは、第６
図に示すような従来のバンヤン型接続ネットワークと同
じ構成を持つ。この場合、従来のように、最終段のルー
タの出力を第１段のルータの入力としたループ型接続ネ
ットワークの構成にすることもできる。第１面と中間
面、中間面と中間面、中間面と最終面の間は、第１の発
明の装置のように、レンズアレイを用いて光接続され
る。
次に、ルータの駆動方法について述べる。各面のプロ
セッサは、16列４段構成になっており、従来のように、
列が４ビット，段が２ビットのアドレスで表されてい
る。さらに、装置全体では、層に対して２ビットのアド
レスが割り当てられ、全体で８ビットのアドレスを有す
る。ここで、出力先のプロセッサの、列のアドレスをa0
a1a2a3、段のアドレスをb0b1、層のアドレスをc0c1、着
目しているルータが接続されているプロセッサのアドレ
スA0A1A2A3、段のアドレスをB0B1、層のアドレスをC0C1
で表す。
セッサは、16列４段構成になっており、従来のように、
列が４ビット，段が２ビットのアドレスで表されてい
る。さらに、装置全体では、層に対して２ビットのアド
レスが割り当てられ、全体で８ビットのアドレスを有す
る。ここで、出力先のプロセッサの、列のアドレスをa0
a1a2a3、段のアドレスをb0b1、層のアドレスをc0c1、着
目しているルータが接続されているプロセッサのアドレ
スA0A1A2A3、段のアドレスをB0B1、層のアドレスをC0C1
で表す。
第９図は、ルータの動作を流れ図で示したものであ
る。まず、アドレスc0c1とアドレスC0C1を比較して（ス
テップS1）、異なっていれば、隣の面のルータにデータ
を送る（ステップS4）。等しければ、アドレスa0a1a2a3
とアドレスA0A1A2A3のB0B1ビット目を比較して（ステッ
プS2）、異なっていれば、異なった列のルータにデータ
を送る（ステップS5）。等しければ、アドレスa0a1a2a3
とアドレスA0A1A2A3およびアドレスb0b1とアドレスB0B1
を比較し、（ステップS7）、等しければ接続されている
プロセッサにデータを送り（ステップS7）、異なってい
れば、同じ列のルータにデータを送る（ステップS6）。
ただし、最終面の１つ手前の中間面にあるルータは、ア
ドレスc0c1とアドレスC0C1を比較して、等しい場合に
は、最終面の２つ手前の中間面にあるルータにデータを
送る。
る。まず、アドレスc0c1とアドレスC0C1を比較して（ス
テップS1）、異なっていれば、隣の面のルータにデータ
を送る（ステップS4）。等しければ、アドレスa0a1a2a3
とアドレスA0A1A2A3のB0B1ビット目を比較して（ステッ
プS2）、異なっていれば、異なった列のルータにデータ
を送る（ステップS5）。等しければ、アドレスa0a1a2a3
とアドレスA0A1A2A3およびアドレスb0b1とアドレスB0B1
を比較し、（ステップS7）、等しければ接続されている
プロセッサにデータを送り（ステップS7）、異なってい
れば、同じ列のルータにデータを送る（ステップS6）。
ただし、最終面の１つ手前の中間面にあるルータは、ア
ドレスc0c1とアドレスC0C1を比較して、等しい場合に
は、最終面の２つ手前の中間面にあるルータにデータを
送る。
第９図の流れ図の他に、アドレスc0c1とアドレスC0C1
の大小を比較して、大きい場合には最終面側の面に、小
さい場合には第１面側の面にデータを送ることができれ
ば、通信長を半分にすることができる。
の大小を比較して、大きい場合には最終面側の面に、小
さい場合には第１面側の面にデータを送ることができれ
ば、通信長を半分にすることができる。
この発明の演算装置を用いれば、大規模な超並列プロ
セッサを構築することができる。
セッサを構築することができる。
第１図は、第１の発明の演算装置の一実施例を説明する
ための図、 第２図は、第２の発明の演算装置の一実施例を説明する
ための図、 第３図は、この発明の原理を説明するための図、 第４図は、第１の発明の演算装置の原理を説明するため
の図、 第５図は、この発明の演算装置の光学系を説明するため
の図、 第６図は、バンヤンネットワークのネットワーク構成
図、 第７図は、第２の発明の演算装置の原理を説明するため
の図、 第８図は、第２の発明の演算装置のネットワークの展開
図、 第９図は、ルータの動作流れ図を示したものである。 1,8,51……アレイプロセッサ 2,6,52……アレイ光源 ３……入力面 ４……スイッチアレイ 5,9,53……受光素子アレイ 7,56……中間面 10……出力面 11,58……光接続面 54……ルータ 55,302……第１面 57,304……最終面 101,103……OEIC 102,205……光接続デバイス 104,105……ボード 201……プロセッサ 202……入力層 203……中間層 204……クロスバスイッチ 206……出力層 301……マイクロプロセッサ
ための図、 第２図は、第２の発明の演算装置の一実施例を説明する
ための図、 第３図は、この発明の原理を説明するための図、 第４図は、第１の発明の演算装置の原理を説明するため
の図、 第５図は、この発明の演算装置の光学系を説明するため
の図、 第６図は、バンヤンネットワークのネットワーク構成
図、 第７図は、第２の発明の演算装置の原理を説明するため
の図、 第８図は、第２の発明の演算装置のネットワークの展開
図、 第９図は、ルータの動作流れ図を示したものである。 1,8,51……アレイプロセッサ 2,6,52……アレイ光源 ３……入力面 ４……スイッチアレイ 5,9,53……受光素子アレイ 7,56……中間面 10……出力面 11,58……光接続面 54……ルータ 55,302……第１面 57,304……最終面 101,103……OEIC 102,205……光接続デバイス 104,105……ボード 201……プロセッサ 202……入力層 203……中間層 204……クロスバスイッチ 206……出力層 301……マイクロプロセッサ
Claims (2)
- 【請求項１】プロセッサと発光素子と受光素子とがそれ
ぞれ１対１に配線された演算素子が複数個配線されてい
る、複数の配列された並列演算器と、 任意の第１の並列演算器の演算素子を構成する発光素子
から出射した光が、前記第１の並列演算器と異なった平
面上にある、任意の第２の並列演算器の演算素子を構成
する受光素子へ入射するように、前記発光素子から出射
した光を回折または屈折または反射させる複数の配線手
段とから構成され、 立体的な構造を持ったネットワークを実現することを特
徴とする演算装置。 - 【請求項２】請求項１に記載の並列演算器を構成する演
算素子を１次元アレイ状に配列した演算素子アレイを、
ボード内に複数個配列し、前記ボードを複数枚配列し、
前記各演算素子を多段に配線し、ａ枚目のボード内のｂ
段目の演算素子アレイのｃ番目の演算素子の出力先が、
ａ枚目のボード内の（ｂ＋１）段目の演算素子アレイの
ｄ番目の演算素子であるとき、前記配線手段は、ａ枚目
のボード内のｂ段目の演算素子アレイのｃ番目の演算素
子の出力先が、ａ枚目のボード内の（ｂ＋１）段目の演
算素子アレイのｄ番目の演算素子で、かつ、（ａ＋１）
枚目のボードの演算素子アレイのｂ段目の演算素子アレ
イのｄ番目の演算素子に接続されるように配線すること
を特徴とする演算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046319A JP2643521B2 (ja) | 1990-02-27 | 1990-02-27 | 演算装置 |
| US07/656,321 US5095380A (en) | 1990-02-16 | 1991-02-19 | Photoelectronic interconnection network for high-speed information processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2046319A JP2643521B2 (ja) | 1990-02-27 | 1990-02-27 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248258A JPH03248258A (ja) | 1991-11-06 |
| JP2643521B2 true JP2643521B2 (ja) | 1997-08-20 |
Family
ID=12743841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2046319A Expired - Lifetime JP2643521B2 (ja) | 1990-02-16 | 1990-02-27 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643521B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2867763B2 (ja) * | 1991-10-07 | 1999-03-10 | 日本電気株式会社 | 光接続並列プロセッサ装置 |
| JP3184940B2 (ja) * | 1992-02-21 | 2001-07-09 | 光技術研究開発株式会社 | 光接続並列マイクロプロセッサーシステム |
| JP2848279B2 (ja) * | 1995-06-30 | 1999-01-20 | 日本電気株式会社 | 光接続素子及び光接続装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61155964U (ja) * | 1985-03-18 | 1986-09-27 | ||
| JPH01316787A (ja) * | 1988-06-16 | 1989-12-21 | Ricoh Co Ltd | 並列光画像処理プロセッサ |
-
1990
- 1990-02-27 JP JP2046319A patent/JP2643521B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03248258A (ja) | 1991-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5162944A (en) | Optical space switch and network for such optical space switches | |
| Louri et al. | An optical multi-mesh hypercube: a scalable optical interconnection network for massively parallel computing | |
| JPH07101876B2 (ja) | Ｎ個の入口とｍ個の出口とを有するネットワーク通信システム | |
| JPH06214278A (ja) | 光インターコネクションネットワーク | |
| EP0397368B1 (en) | Method of controlling a space-division switching network | |
| US5036512A (en) | Optical apparatus for combining light beam arrays having different wavelengths | |
| Louri et al. | A spanning multichannel linked hypercube: a gradually scalable optical interconnection network for massively parallel computing | |
| US4917456A (en) | Optical crossover network | |
| JP2643521B2 (ja) | 演算装置 | |
| JPS61179424A (ja) | 並列光演算子 | |
| Marchand et al. | Optically augmented 3-D computer: system technology and architecture | |
| US5111414A (en) | Method and apparatus for truth table based noncontending optical crossbar switch | |
| JP2560507B2 (ja) | 接続装置 | |
| Guilfoyle et al. | Free-space interconnects for high-performance optoelectronic switching | |
| US4979138A (en) | High fan factor modified crossbar architecture and method for optical digital computing | |
| JP2570894B2 (ja) | 光接続装置 | |
| Marchand et al. | Optically augmented 3-D computer: technology and architecture | |
| Interconnections | L’Université de Haute Alsace | |
| JP2699700B2 (ja) | 光接続装置 | |
| Yajima | Optoelectronics Technology for Real World Computing | |
| Eshaghian et al. | Massively parallel architectures with optical interconnection networks | |
| JP2926753B2 (ja) | 光接続装置 | |
| JPH04213716A (ja) | 光接続装置 | |
| Fey et al. | 14 Theory of interconnection networks | |
| JPS63293666A (ja) | 信号処理装置 |