JP2634807B2 - Inverter device - Google Patents

Inverter device

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JP2634807B2
JP2634807B2 JP62006491A JP649187A JP2634807B2 JP 2634807 B2 JP2634807 B2 JP 2634807B2 JP 62006491 A JP62006491 A JP 62006491A JP 649187 A JP649187 A JP 649187A JP 2634807 B2 JP2634807 B2 JP 2634807B2
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signal
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雅人 大西
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Matsushita Electric Works Ltd
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Description

【発明の詳細な説明】 (技術分野) 本発明は、一対のスイッチング素子を有し、一方のス
イッチング素子と同電位の発振回路から電位の異なる他
方のスイッチング素子のドライブ回路へトランス等の絶
縁素子を介さずに信号伝達を行うようにしたインバータ
装置に関するものである。
Description: TECHNICAL FIELD The present invention relates to an insulating element such as a transformer having a pair of switching elements, and from an oscillation circuit having the same potential as one switching element to a drive circuit of another switching element having a different potential. The present invention relates to an inverter device that transmits a signal without passing through an inverter.

(背景技術) 第8図は従来のインバータ装置の回路図である。直流
電源Vの両端には、スイッチング素子Q1,Q2の直列回路
が接続されている。スイッチング素子Q1,Q2は例えば電
力用のMOSトランジスタやダイオードを逆並列接続され
た電力用のバイポーラトランジスタにて構成される。各
スイッチング素子Q1,Q2はドライブ回路1,2の出力V1,V2
によりそれぞれオンオフ駆動される。一方のスイッチン
グ素子Q2の両端には、インダクタンスL0を介して、負荷
ZとコンデンサC0との並列回路が接続されている。負荷
Zとしては、例えば放電灯が用いられる。
(Background Art) FIG. 8 is a circuit diagram of a conventional inverter device. A series circuit of switching elements Q 1 and Q 2 is connected to both ends of the DC power supply V. The switching elements Q 1 and Q 2 are composed of, for example, power MOS transistors or power bipolar transistors in which diodes are connected in anti-parallel. Each switching element Q 1 , Q 2 is connected to the output V 1 , V 2
Are driven on and off, respectively. The one ends of the switching element Q 2, via the inductance L 0, a parallel circuit of the load Z and the capacitor C 0 is connected. As the load Z, for example, a discharge lamp is used.

スイッチング素子Q1の両端に接続された抵抗R1,コン
デンサC1の直列回路は上側ドライブ回路1の電源回路で
あり、直流電源Vの両端に接続された抵抗R2,コンデン
サC2の直列回路は下側ドライブ回路2の電源回路であ
る。コンデンサC2にて給電される発振回路3は、2つの
信号VA,VBを出力している。信号VAはドライブ回路2に
入力され、信号VBは信号伝達回路を介して、ドライブ回
路1に入力される。
The series circuit of the resistor R 1 and the capacitor C 1 connected to both ends of the switching element Q 1 is the power supply circuit of the upper drive circuit 1, and the series circuit of the resistor R 2 and the capacitor C 2 connected to both ends of the DC power supply V Is a power supply circuit of the lower drive circuit 2. Oscillation circuit 3 fed by the capacitor C 2, the two signals V A, and outputs the V B. Signal V A is input to the drive circuit 2, the signal V B via the signal transmission circuit, is inputted to the drive circuit 1.

信号伝達回路は、トランジスタTr1,Tr2、ダイオードD
1、ツェナダイオードZD及び抵抗R3〜R6よりなり、トラ
ンス等の絶縁素子を用いないで信号伝達を行っている。
信号伝達回路のトランジスタTr2は抵抗R5,R6を直列に接
続されて、コンデンサC1の両端に接続されている。トラ
ンジスタTr2のベース・エミッタ間には、抵抗R4が接続
されている。トランジスタTr2のベースはツェナダイオ
ードZDを介して、トランジスタTr1のコレクタに接続さ
れている。信号VBが高レベルのときには、抵抗R3を介し
てトランジスタTr1にベース電流が流れて、トランジス
タTr1がオンする。このとき、ツェナダイオードZDを介
して電流が流れ、抵抗R4に生じる電圧により、トランジ
スタTr2がオンし、抵抗R5,R6に電流I3が流れ、抵抗R5,R
6の接続点に電圧V3が生じて、ドライブ回路1に高レベ
ルの信号が入力される。信号VBが低レベルのときには、
トライブ回路1に低レベルの信号が入力される。なお、
ツェナダイオードZDはトランジスタTr1とTr2の電圧差を
分担するために用いられており、そのツェナ電圧は電源
電圧とほぼ同じ電圧に設定されている。また、ダイオー
ドD1はトランジスタTr1がオフしたときに、ツェナダイ
オードZDの浮遊容量等による蓄積電荷を放出するバイパ
ス経路を形成して、トランジスタTr1のベース・エミッ
タ間逆電圧を低減するために設けられている。
The signal transmission circuit is composed of transistors Tr 1 and Tr 2 , diode D
1, consists of Zener diodes ZD and a resistor R 3 to R 6, and performs signal transmission without using an insulating element of transformer or the like.
Transistor Tr 2 of the signal transmission circuit is connected to the resistor R 5, R 6 in series, is connected across the capacitor C 1. Between the base and emitter of the transistor Tr 2, the resistance R 4 is connected. The base of the transistor Tr 2 via the Zener diode ZD, is connected to the collector of the transistor Tr 1. Signal V B is at a high level, the base current flows through the transistor Tr 1 via the resistor R 3, the transistor Tr 1 is turned on. At this time, current flows through the Zener diode ZD, the voltage generated in the resistor R 4, the transistor Tr 2 is turned on, the current I 3 flows through the resistor R 5, R 6, resistor R 5, R
A voltage V 3 is generated at the connection point 6 , and a high-level signal is input to the drive circuit 1. When the signal V B is low,
A low-level signal is input to the drive circuit 1. In addition,
Zener diode ZD is used to share the voltage difference of the transistor Tr 1 and Tr 2, the Zener voltage is set to approximately the same voltage as the power supply voltage. The diode D 1 when the transistor Tr 1 is turned off, to form a bypass path for releasing accumulated charges due to the stray capacitance of the Zener diode ZD, in order to reduce the base-emitter reverse voltage of the transistor Tr 1 Is provided.

第9図は第8図回路の動作説明図である。時刻t0で信
号VA(第9図(a))が高レベルになると、ドライブ回
路2の出力V2(第9図(h))によって、スイッチング
素子Q2がオンする。このとき、信号VBが低レベルである
ので、トランジスタTr1には電流IBが流れない。このた
め、抵抗R4における電圧降下は生じないので、トランジ
スタTr2はオフし、電圧V3は低レベルとなって、ドライ
ブ回路1の出力V1によって、スイッチング素子Q1はオフ
となる。
FIG. 9 is an explanatory diagram of the operation of the circuit in FIG. When the time t 0 in the signal V A (Figure 9 (a)) goes high, the output V 2 of the drive circuit 2 (FIG. 9 (h)), the switching element Q 2 is turned on. At this time, since the signal V B is at a low level, no current flows through I B is the transistor Tr 1. Therefore, since the voltage drop does not occur in the resistor R 4, the transistor Tr 2 is turned off, the voltage V 3 becomes low level, the output V 1 of the drive circuit 1, the switching element Q 1 is turned off.

次に、時刻t1で信号VAが低レベルになると、ドライブ
回路2の出力V2によって、スイッチング素子Q2はオフと
なる。一方、信号VB(第9図(b))が高レベルとなる
ので、トランジスタTr1に電流IB(第9図(c))が流
れる。この電流IBによって、抵抗R4に電圧降下VR4(第
9図(d))が生じ、トランジスタTr2にベース電流が
流れて、トランジスタTr2がオンする。これによってト
ランジスタTr2に電流I3(第9図(e))が流れ、抵抗R
5,R6の直列回路に電圧が印加され、その分圧点の電圧V3
(第9図(f))が高レベルとなって、ドライブ回路1
の出力V1(第9図(g))により、スイッチング素子Q1
がオンする。以下、同様の動作を繰り返し、これによっ
て、負荷回路には第9図(i)に示すような交番する電
圧VLが供給されて、第9図(j)(k)に示すようなス
イッチング素子電流I1,I2が流れ、第9図(l)に示す
ような負荷電流IZが流れる。なお、負荷Zが放電灯であ
るときに、インダクタンスL0、コンデンサC0の共振回路
を用いるのは、放射ノイズ等の関係から負荷電流IZの波
形を正弦波状にするためである。
Next, when the signal V A becomes a low level at time t 1, the output V 2 of the drive circuit 2, switching element Q 2 is turned off. On the other hand, the signal V B (FIG. 9 (b)) becomes high level, the transistor Tr 1 current I B (Figure 9 (c)) flows. This current I B, the resistance R 4 to the voltage drop V R4 (FIG. 9 (d)) occurs, the base current flows through the transistor Tr 2, the transistor Tr 2 is turned on. This current I 3 (FIG. 9 (e)) to the transistor Tr 2 flows, the resistance R
5 , a voltage is applied to the series circuit of R 6 , and the voltage V 3 at the voltage dividing point is applied.
(FIG. 9 (f)) becomes high level and the drive circuit 1
The output V 1 (FIG. 9 (g)) of the switching element Q 1
Turns on. Hereinafter, the same operation is repeated, whereby an alternating voltage VL as shown in FIG. 9 (i) is supplied to the load circuit, and the switching element as shown in FIGS. 9 (j) and 9 (k). The currents I 1 and I 2 flow, and the load current I Z flows as shown in FIG. 9 (l). When the load Z is a discharge lamp, the reason for using the resonance circuit of the inductance L 0 and the capacitor C 0 is to make the waveform of the load current I Z into a sine wave from the relation of radiation noise and the like.

ここで、それぞれのスイッチング素子Q1,Q2の電流I1,
I2は、時刻t0,t1,t2に示すように、負方向から始まり、
正方向で遮断している。これは、インダクタンスL0、コ
ンデンサC0における共振回路の共振周波数を、第10図に
示すようにf0とすると、スイッチング素子のドライブ周
波数fdが共振周波数f0よりも高いところに設定されてい
るためである。このようにすると、例えば時刻t0でスイ
ッチング素子Q1がオフしたとすると、負荷回路による共
振電流は、スイッチング素子Q2をまず負方向に流れるこ
とになり、続いてスイッチング素子Q2が正方向にオンす
る。スイッチング素子Q2がオフする時にも同様に、スイ
ッチング素子Q1にまず負方向の電流が流れ、続いてスイ
ッチング素子Q1が正方向にオンする。この時、夫々のス
イッチング素子Q1,Q2の電圧は、夫々がオフする時に高
電圧へ移行する。オフ時の素子電圧上昇時にはドライブ
回路1,2によって逆バイアスされ、確実にオフ状態をと
り続けるので、素子電圧変化によっても安定したオン・
オフ動作ができる。
Here, each of the currents I 1 of the switching element Q 1, Q 2,
I 2 starts in the negative direction, as shown at times t 0 , t 1 , t 2 ,
It shuts off in the forward direction. This is because if the resonance frequency of the resonance circuit in the inductance L 0 and the capacitor C 0 is f 0 as shown in FIG. 10, the drive frequency fd of the switching element is set to be higher than the resonance frequency f 0 . That's why. In this way, for example, when the switching element Q 1 at time t 0 is assumed that the off-resonance current by the load circuit, will be passing through the switching element Q 2 is first in the negative direction, it followed switching element Q 2 in the positive direction Turn on. Similarly, when the off switching element Q 2, the negative direction of the current flows first to the switching element Q 1, followed by the switching element Q 1 is turned on in the forward direction. At this time, the voltage of each switching element Q 1 , Q 2 shifts to a high voltage when each turns off. When the element voltage rises at the time of off, it is reverse-biased by the drive circuits 1 and 2 and keeps the off state without fail.
Can be turned off.

一方、ドライブ周波数fdを共振周波数f0よりも低い周
波数f1にすると、スイッチング素子の電流は、第11図に
示すような波形になる。この場合には、一方のスイッチ
ング素子がオンする時に、他方のスイッチング素子には
負方向の電流が流れている。したがって、一方のスイッ
チング素子がオンする瞬間に負方向の電流が流れていた
素子に急に高電圧が加わるために負方向電流によるリカ
バリー電流等が流れることから、2つのスイッチング素
子が同時にオンして貫通電流が流れ、第11図に示すよう
な電流波形となる。このため、ロスが増大する等の不都
合があり、これを回避するためには、ドライブ周波数fd
を共振周波数f0よりも高くして、第9図のスイッチング
素子電流I1,I2のような波形が得られるようにする必要
がある。
On the other hand, when the drive frequency fd in the low frequency f 1 than the resonance frequency f 0, the current of the switching element, a waveform as shown in FIG. 11. In this case, when one of the switching elements is turned on, a negative current flows through the other switching element. Therefore, since a high voltage is suddenly applied to the element in which the negative current flows at the moment when one of the switching elements is turned on, a recovery current or the like due to the negative current flows, so that the two switching elements are simultaneously turned on. A through current flows, resulting in a current waveform as shown in FIG. For this reason, there are disadvantages such as an increase in loss. To avoid this, the drive frequency fd
Must be higher than the resonance frequency f 0 so that a waveform such as the switching element currents I 1 and I 2 in FIG. 9 can be obtained.

この従来例では、ベースドライブ用のトランスや、フ
ォトカプラ等の絶縁素子を用いないで、下側の発振回路
3から、上側の電位の異なるドライブ回路1へ信号を伝
達できるため、IC化に適した方式と言える。しかしなが
ら、時刻t1において、スイッチング素子Q2がオフした瞬
間に、負荷回路の電流がスイッチング素子Q1を通して直
流電源Vへ回生しようとするが、このときトランジスタ
Tr1はオン状態で信号伝達用の電流IBが流れているの
で、スイッチング素子Q1を介して直流電源Vに戻る経路
の他に、コンデンサC1からトランジスタTr2、ツェナダ
イオードZD、トランジスタTr1を通る分流電流IXの経路
が出来る。これはその瞬間の電流が大きく、コンデンサ
C1が高周波的には低インターフェイスと考えられるから
である。これにより、トランジスタTr2、ツェナダイオ
ードZD、トランジスタTr1に対して、大きなストレスが
加わり、損失が増大し、また、電圧V3にも影響を与える
ことになるのでドライブ回路1の動作が不安定になると
いう不都合があった。
In this conventional example, signals can be transmitted from the lower oscillation circuit 3 to the upper drive circuit 1 having a different potential without using a transformer for a base drive or an insulating element such as a photocoupler. It can be said that the method. However, at time t 1, at the moment when the switching element Q 2 is turned off, the current in the load circuit is to regenerated to the DC power source V through the switching element Q 1, this time the transistor
Because Tr 1 is the current I B for signal transmission in the ON state flows to other routes through the switching element Q 1 back to the DC power supply V, the transistor Tr 2 from the capacitor C 1, the Zener diode ZD, the transistor Tr A path for the shunt current IX through 1 is created. This is because the current at that moment is large and the capacitor
C 1 is the high frequency is considered to lower interface. As a result, a large stress is applied to the transistor Tr 2 , the zener diode ZD, and the transistor Tr 1 , the loss increases, and the voltage V 3 is affected, so that the operation of the drive circuit 1 is unstable. There was an inconvenience of becoming.

(発明の目的) 本発明は上述のような点に鑑みてなされたものであ
り、その目的とするところは、信号伝達回路に分流する
回生電流の影響を減少させて、回路素子に加わるストレ
スを低減し、信頼性を高くしたインバータ装置を提供す
るにある。
(Object of the Invention) The present invention has been made in view of the above-mentioned points, and an object of the present invention is to reduce the effect of regenerative current shunted to a signal transmission circuit to reduce the stress applied to circuit elements. An object of the present invention is to provide an inverter device with reduced reliability and higher reliability.

(発明の開示) 本発明に係るインバータ装置の構成を、第1図実施例
について説明すると、直流電源Vに接続される第1及び
第2のスイッチング素子Q1,Q2の直列回路と、第1及び
第2のスイッチング素子Q1,Q2にてスイッチングされた
出力により交流駆動されるLC回路を含む負荷回路と、負
極側が両スイッチング素子Q1,Q2の接続点に接続される
第1の電源用コンデンサC1と、この第1の電源用コンデ
ンサC1に接続され第1のスイッチング素子Q1を駆動する
第1のドライブ回路1と、負極側が第2のスイッチング
素子Q2と同電位に接続される第2の電源用コンデンサC2
と、この第2の電源用コンデンサC2に接続され第2のス
イッチング素子Q2を駆動する第2のドライブ回路2と、
この第2の電源用コンデンサC2に接続され第1及び第2
のドライブ回路1,2にドライブ信号を出力する発振回路
3と、この発振回路3から第1のドライブ回路1の信号
入力端間にドライブ信号を伝達する信号伝達回路を備え
て成るインバータ装置において、前記信号伝達回路は、
発振回路3の出力を受けオン・オフされる第3のスイッ
チング素子(トランジスタTr1)と、前記第3のスイッ
チング素子の出力信号を受けて連動動作し、前記第1の
電源用コンデンサC1の正極側と第1のドライブ回路1の
信号入力端との間に介挿される第4のスイッチング素子
(トランジスタTr2)と、前記第3及び第4のスイッチ
ング素子の間の信号伝達経路中に介挿される限流素子
(抵抗R0)とを備えて成るものである。
(Disclosure of the Invention) The configuration of the inverter device according to the present invention will be described with reference to the embodiment of FIG. 1. A series circuit of first and second switching elements Q 1 and Q 2 connected to a DC power supply V, A load circuit including an LC circuit that is AC-driven by outputs switched by the first and second switching elements Q 1 and Q 2 , and a first circuit whose negative side is connected to a connection point between the two switching elements Q 1 and Q 2 . a power supply capacitor C 1, the first first the drive circuit 1, the negative electrode side second switching element Q 2 at the same potential which is connected to the power supply capacitor C 1 for driving the first switching element Q 1 The second power supply capacitor C 2 connected to
When, a second drive circuit 2 for driving the second of the second is connected to the power supply capacitor C 2 of the switching element Q 2,
Is the connected second to the power supply capacitor C 2 first and second
An inverter device comprising: an oscillation circuit 3 for outputting a drive signal to the drive circuits 1 and 2; and a signal transmission circuit for transmitting a drive signal from the oscillation circuit 3 to a signal input terminal of the first drive circuit 1. The signal transmission circuit,
A third switching element (transistor Tr 1 ), which is turned on / off by receiving the output of the oscillation circuit 3, and operates in conjunction with the output signal of the third switching element to operate the first switching capacitor C 1 A fourth switching element (transistor Tr 2 ) inserted between the positive electrode side and the signal input terminal of the first drive circuit 1; and a fourth switching element (transistor Tr 2 ) interposed in a signal transmission path between the third and fourth switching elements. And a current limiting element (resistance R 0 ) to be inserted.

本発明にあっては、このように、発振回路3と電位の
異なる側のスイッチング素子Q1のドライブ信号を絶縁素
子を介さずに伝達する経路中に、抵抗R0のような限流素
子を挿入したので、発振回路3と同電位側のスイッチン
グ素子Q2がオフして負荷側から電源側への回生電流が信
号伝達経路に分流しても、限流素子によって限流される
ので、従来例のような大きな分流電流が流れることはな
く、回路素子に加わるストレスは低減されるものであ
る。
In the present invention, thus, in the path for transmitting the drive signal of the switching element to Q 1 different sides of the oscillation circuit 3 and the potential not through the insulating element, a current limiting element such as a resistor R 0 since inserted, even branched into regenerative current signal transmission path from the load side switching element Q 2 is turned off in the oscillation circuit 3 the same potential side to the power source side, since the flow limited by the limiting device, conventional Such a large shunt current does not flow, and the stress applied to the circuit element is reduced.

以下、本発明の実施例について説明する。なお、実施
例回路において、従来例回路と同一の機能を有する部分
には同一の符号を付して重複する説明は省略する。
Hereinafter, examples of the present invention will be described. In the circuit of the embodiment, portions having the same functions as those of the circuit of the conventional example are denoted by the same reference numerals, and redundant description will be omitted.

実施例1 第1図は本発明の一実施例の回路図である。第2図は
本実施例の動作説明図であり、第9図と共通の部分につ
いては図示を省略してある。本実施例にあっては、第8
図従来例において、信号伝達経路中のツェナダイオード
ZDと直列に限流素子として抵抗R0を挿入したものであ
る。第8図従来例においては、ツェナ電圧をほぼ電源電
圧近くに設定していたので、ツェナ電圧を越える電源か
らの電流に対しては限流する要素がなく、非常に低イン
ピーダンスとなって、大きな分流電流IXが流れていたも
のであるが、本実施例にあっては、抵抗R0を設けたこと
によって不都合な電流IXが従来例に比べて大幅に減少
し、損失の少ない安定な動作が可能となるものである。
Embodiment 1 FIG. 1 is a circuit diagram of one embodiment of the present invention. FIG. 2 is an explanatory diagram of the operation of the present embodiment, and illustration of parts common to FIG. 9 is omitted. In the present embodiment, the eighth
In conventional example, Zener diode in signal transmission path
A resistor R0 is inserted as a current limiting element in series with ZD. In the prior art shown in FIG. 8, since the zener voltage is set to be close to the power supply voltage, there is no element for limiting the current from the power supply exceeding the zener voltage, the impedance becomes very low, and the Although the shunt current IX was flowing, in the present embodiment, the disadvantageous current IX is significantly reduced by providing the resistor R0 as compared with the conventional example, and the stable current with less loss is obtained. The operation becomes possible.

ここで、抵抗R0の抵抗値は、前述の不都合な電流IX
抑圧する程度に高インピーダンスに設定されている。こ
の抵抗R0の限流作用によって電流IBが減少するので、抵
抗R4の抵抗値を大きくして、トランジスタTr2の動作を
安定させている。また、抵抗R0の挿入に伴って、ツェナ
ダイオードZDのツェナ電圧を低い値に変更している。そ
の他の構成及び動作については、第8図及び第9図に示
す従来例と同様である。
Here, the resistance value of the resistor R0 is set to a high impedance to the extent that the above-mentioned inconvenient current IX is suppressed. Since decreasing the current I B by limiting action of the resistor R 0, by increasing the resistance of the resistor R 4, and to stabilize the operation of the transistor Tr 2. Further, with the insertion of the resistor R0 , the zener voltage of the zener diode ZD is changed to a low value. Other configurations and operations are the same as those of the conventional example shown in FIGS. 8 and 9.

なお、本実施例にあっては、時刻t0,t2においてトラ
ンジスタTr2のベース・エミッタ間に加わる逆電圧を抵
抗R0によって低減させることができるので、この逆電圧
をバイパスするためのダイオードD1を省略しても構わな
い。以下の実施例においても同様である。
In the present embodiment, the reverse voltage applied between the base and the emitter of the transistor Tr 2 at times t 0 and t 2 can be reduced by the resistor R 0 , and a diode for bypassing the reverse voltage is used. D 1 may be omitted. The same applies to the following embodiments.

実施例2 第3図は本発明の第2実施例の要部回路図である。本
実施例にあっては、第1図実施例の回路において、ツェ
ナダイオードZDを省略し、代わりに、抵抗R0の抵抗値を
より高インピーダンスとしたものである。スイッチング
素子Q2がオフしている時刻t1〜t2においては、負荷回路
の電圧VLが高レベルであるので、コンデンサC1の電圧V
C1と電圧VLとの和の電圧がほぼ安定している。したがっ
て、抵抗R0と抵抗R4の値を適切に選べば、ツェナダイオ
ードZDを省略しても、時刻t1〜t2の間に安定に信号を伝
達することができるものである。また、抵抗R0がより高
インピーダンスであることにより、前述の不都合な電流
IXも一層抑圧できるものである。
Embodiment 2 FIG. 3 is a main part circuit diagram of a second embodiment of the present invention. In this embodiment, the Zener diode ZD is omitted from the circuit of the embodiment shown in FIG. 1, and the resistance value of the resistor R0 is made higher instead. At time t 1 ~t 2 the switching element Q 2 is turned off, the voltage V L of the load circuit is high level, the voltage V of the capacitor C 1
The voltage of the sum of C1 and voltage VL is almost stable. Therefore, if properly choose a resistor R 0 the value of the resistor R 4, be omitted Zener diode ZD, it is capable of transmitting a stable signal between times t 1 ~t 2. In addition, the higher impedance of the resistor R0 causes the above-mentioned disadvantageous current
I X can be further suppressed.

実施例3 第4図は本発明の第3実施例の回路図である。本実施
例にあっては、トランジスタTr1を飽和領域で動作させ
ないで、能動領域で動作させるものであり、発振回路3
の出力によりトランジスタTr3に流れる電流によって決
まる一定の電流をトランジスタTr1にも流して、この定
電流を信号伝達用に用いたものである。したがって、負
荷回路の電圧VLやコンデンサC1の電圧の変動等によって
も信号伝達用の電流値がほぼ一定となり、安定な信号伝
達が可能となるものである。
Embodiment 3 FIG. 4 is a circuit diagram of a third embodiment of the present invention. In the present embodiment, not operate the transistor Tr 1 in the saturation region, which is operated in the active region, the oscillation circuit 3
A constant current determined by the current flowing through the transistor Tr 3, the output flowing in transistor Tr 1, and those using the constant current for signal transmission. Therefore, nearly constant current value for signal transmission by fluctuation of voltage V L and the voltage of the capacitor C 1 of the load circuit, in which it is possible to stable signal transmission.

なお、第8図従来例回路においても、トランジスタTr
1とTr3よりなるカレントミラー回路を用いることによ
り、分流電流IXの定電流化を図ることができるが、現実
には100%完全なミラー効果が簡単には得られないた
め、不都合な電流IXの影響をより完全に除去するには、
本発明の構成を採ることが必要となるものである。
In the conventional circuit of FIG. 8, the transistor Tr
By using a current mirror circuit consisting of 1 and Tr 3 , the shunt current IX can be made constant, but in reality, 100% perfect Miller effect cannot be easily obtained. To more completely eliminate the effects of IX ,
It is necessary to adopt the configuration of the present invention.

実施例4 第5図は本発明の第4実施例の回路図である。本実施
例にあっては、第4図の実施例において、抵抗R4に代え
てトランジスタTr4をカレントミラー回路を構成するよ
うに接続し、トランジスタTr2に流れる電流をも定電流
化したものである。これにより、信号伝達用の各トラン
ジスタTr1,Tr2が飽和領域ではなく能動領域で動作する
ため、より高速な動作を行うに際して有効な方式であ
る。この場合にも、信号伝達経路中に高インピーダンス
の抵抗R0を挿入することにより、負荷回路からの回生電
流による不都合な分流電流を抑圧することができる。こ
こで、本実施例において、抵抗R0に流れる電流によって
抵抗R0に生じる電圧降下値は、スイッチング素子Q2のオ
フ時における電圧VLとコンデンサC1の電圧VC1との和の
電圧からトランジスタTr1のコレクタ・エミッタ間電圧V
CEの最小値とトランジスタTr4のベース・エミッタ間電
圧の和を引いた電圧よりも大きくなってならない。
Embodiment 4 FIG. 5 is a circuit diagram of a fourth embodiment of the present invention. In the present embodiment, in the embodiment of FIG. 4, in place of the resistor R 4 is connected to the transistor Tr 4 so as to constitute a current mirror circuit, those constant-Ryuka also the current flowing through the transistor Tr 2 It is. Thereby, since the transistors Tr 1 and Tr 2 for signal transmission operate not in the saturation region but in the active region, this is an effective method for performing higher-speed operation. Also in this case, by inserting a high-impedance resistor R0 in the signal transmission path, it is possible to suppress an undesired shunt current due to a regenerative current from the load circuit. In the present embodiment, the voltage drop value generated in the resistor R 0 by the current flowing through the resistor R 0 is the voltage of the sum of the voltage V L and the voltage V C1 of the capacitor C 1 at the time of the off-switching element Q 2 Collector-emitter voltage V of transistor Tr 1
Do not larger than the voltage obtained by subtracting the sum of the minimum value and the base-emitter voltage of the transistor Tr 4 of the CE.

なお、第5図に示す実施例回路において、下側のスイ
ッチング素子Q2とそのドライブ回路2とを除去して、第
6図に示すような一石式のインバータ回路とした場合に
おいても、発振回路3とグランドレベルが異なるスイッ
チング素子Q1のドライブ回路1にドライブ信号VBを伝達
する際に、信号伝達経路中に抵抗R0を挿入しておけば、
負荷回路からの回生電流の分流電流を抑圧できるもので
ある。もっとも、第6図に示すような一石式インバータ
回路においては、ドライブ回路1の動作電源を供給して
いるコンデンサC1の側に発振回路3を設ければ信号伝達
の必要がなくなる。したがって、本発明は第5図回路に
示すように、グランドレベルの異なる2つのスイッチン
グ素子Q1,Q2を1つの発振回路3により駆動する場合に
特に有効となるものである。
Incidentally, in the embodiment circuit shown in FIG. 5, to remove the lower switching element Q 2 and the drive circuit 2, even when the Ichiseki type inverter circuit as shown in FIG. 6, the oscillation circuit when 3 and the ground level is transmitted to different switching elements to Q 1 drive circuit 1 in drive signal V B, if by inserting a resistor R 0 in the signal transduction pathway,
It is possible to suppress the shunt current of the regenerative current from the load circuit. However, in the Ichiseki formula inverter circuit as shown in FIG. 6, the need for signaling it is eliminated by providing the oscillator 3 on the side of the capacitor C 1 which supplies the operating power to the drive circuit 1. Therefore, the present invention is particularly effective when two switching elements Q 1 and Q 2 having different ground levels are driven by one oscillation circuit 3 as shown in the circuit of FIG.

実施例5 第7図は本発明の第5実施例の回路図である。本実施
例にあっては、フルブリッジ構成のインバータ回路、つ
まり、第3及び第4のスイッチング素子Q3,Q4の直列回
路を直流電源Vと並列に接続し、負荷回路を第1及び第
2スイッチング素子Q1,Q2の接続点と第3及び第4のス
イッチング素子Q3,Q4の接続点との間に接続し、互いに
対角方向のスイッチング素子Q1,Q4とQ2,Q3を同時にオン
オフし、負荷回路に交番する電流を供給するようにした
インバータ回路を用いている。本実施例にあっては、ス
イッチング素子Q4のドライブ回路5の動作電源は、ドラ
イブ回路2と同様にコンデンサC2から得ているが、スイ
ッチング素子Q3のドライブ回路4の動作電源は、スイッ
チング素子Q3の両端に接続された抵抗R7とコンデンサC3
その直列回路により得ている。これは、負荷回路が介在
することにより、コンデンサC1の電源電圧を使用できな
いからである。トランジスタTr5〜Tr8、ダイオードD2
抵抗R8〜R10よりなるスイッチング素子Q3の信号伝達回
路の構成及び動作については、スイッチング素子Q1の信
号伝達回路の場合と同様であるので、重複する説明は省
略する。
Embodiment 5 FIG. 7 is a circuit diagram of a fifth embodiment of the present invention. In the present embodiment, a full-bridge inverter circuit, that is, a series circuit of the third and fourth switching elements Q 3 and Q 4 is connected in parallel with the DC power supply V, and the load circuits are connected to the first and fourth switching elements. 2 switching elements Q 1, Q connection point 2 and is connected between a connection point of the third and fourth switching elements Q 3, Q 4, the switching elements to Q 1 diagonal directions, Q 4, Q 2 , and an inverter circuit which is adapted to supply a current to turn on and off the Q 3 at the same time, alternating to the load circuit. In the present embodiment, the operating power supply of the driving circuit 5 of the switching element Q 4 are, although from the capacitor C 2 in the same manner as the drive circuit 2, the operation power supply of the driving circuit 4 of the switching element Q 3 are switched connected to both ends of the element Q 3 resistor R 7 and capacitor C 3
It is obtained by the series circuit. This is because the load circuit is interposed, it can not be used to supply the voltage of the capacitor C 1. Transistors Tr 5 to Tr 8 , diode D 2 ,
The configuration and operation of the signal transmission circuit of the switching element Q 3 consisting of resistors R 8 to R 10, are the same as those of the signal transmission circuit of the switching element Q 1, a repetition of the same explanation is avoided.

本実施例においても、発振回路3と異電位側のドライ
ブ回路1,4へドライブ信号を伝達する信号伝達経路に抵
抗R0,R10をそれぞれ挿入することにより、負荷回路から
の回生電流による不都合な分流電流を抑制できるもので
ある。
Also in this embodiment, by inserting the resistors R 0 and R 10 in the signal transmission paths for transmitting the drive signals to the oscillation circuit 3 and the drive circuits 1 and 4 on the different potential side, respectively, the inconvenience due to the regenerative current from the load circuit is caused. It is possible to suppress a large shunt current.

(発明の効果) 本発明は上述のように、発振回路と電位の異なる側の
スイッチング素子のドライブ信号を絶縁素子を介さずに
伝達する経路中に、限流素子を挿入したので、発振回路
と同電位側のスイッチング素子がオフして負荷側から電
源側への回生電流が信号伝達経路に分流しても、限流素
子によって限流されるので、大きな分流電流が流れるこ
とはなく、回路素子に加わるストレスが少なく、動作が
安定で、信頼生の高いインバータ装置を提供できるとい
う効果がある。
(Effect of the Invention) As described above, in the present invention, the current limiting element is inserted in the path for transmitting the drive signal of the switching element having a different potential from the oscillation circuit without passing through the insulating element. Even if the switching element on the same potential side is turned off and the regenerative current from the load side to the power supply side is shunted to the signal transmission path, the current is limited by the current limiting element, so that a large shunt current does not flow and the circuit element There is an effect that it is possible to provide a highly reliable inverter device with less applied stress, stable operation, and high reliability.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の第1実施例の回路図、第2図は同上の
動作説明図、第3図は本発明の第2実施例の要部回路
図、第4図は本発明の第3実施例の回路図、第5図は本
発明の第4実施例の回路図、第6図は同上の変形例の回
路図、第7図は本発明の第5実施例の回路図、第8図は
従来例の回路図、第9図は同上の動作説明図、第10図は
負荷回路の共振特性を示す図、第11図はスイッチング素
子に流れる電流波形を示す図である。 R0は抵抗である。
FIG. 1 is a circuit diagram of a first embodiment of the present invention, FIG. 2 is an explanatory diagram of the operation of the first embodiment, FIG. 3 is a main part circuit diagram of a second embodiment of the present invention, and FIG. FIG. 5 is a circuit diagram of a fourth embodiment of the present invention, FIG. 6 is a circuit diagram of a modification of the above embodiment, FIG. 7 is a circuit diagram of a fifth embodiment of the present invention, 8 is a circuit diagram of a conventional example, FIG. 9 is an operation explanatory diagram of the above example, FIG. 10 is a diagram showing resonance characteristics of a load circuit, and FIG. 11 is a diagram showing a current waveform flowing through a switching element. R 0 is a resistor.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】直流電源に接続される第1及び第2のスイ
ッチング素子の直列回路と、 第1及び第2のスイッチング素子にてスイッチングされ
た出力により交流駆動されるLC回路を含む負荷回路と、 負極側が両スイッチング素子の接続点に接続される第1
の電源用コンデンサと、 この第1の電源用コンデンサに接続され第1のスイッチ
ング素子を駆動する第1のドライブ回路と、 負極側が第2のスイッチング素子と同電位に接続される
第2の電源用コンデンサと、 この第2の電源用コンデンサに接続され第2のスイッチ
ング素子を駆動する第2のドライブ回路と、 この第2の電源用コンデンサに接続され第1及び第2の
ドライブ回路にドライブ信号を出力する発振回路と、 この発振回路から第1のドライブ回路の信号入力端間に
ドライブ信号を伝達する信号伝達回路を備えて成るイン
バータ装置において、 前記信号伝達回路は、 発振回路の出力を受けオン・オフされる第3のスイッチ
ング素子と、 前記第3のスイッチング素子の出力信号を受けて連動動
作し、前記第1の電源用コンデンサの正極側と第1のド
ライブ回路の信号入力端との間に介挿される第4のスイ
ッチング素子と、 前記第3及び第4のスイッチング素子の間の信号伝達経
路中に介挿される限流素子とを備えて成ることを特徴と
するインバータ装置。
1. A series circuit of first and second switching elements connected to a DC power supply, and a load circuit including an LC circuit that is AC-driven by an output switched by the first and second switching elements. A first side in which the negative electrode side is connected to a connection point of the two switching elements;
A first drive circuit connected to the first power supply capacitor for driving the first switching element; and a second power supply capacitor having a negative electrode side connected to the same potential as the second switching element. A capacitor; a second drive circuit connected to the second power supply capacitor for driving a second switching element; and a drive signal connected to the second power supply capacitor for the first and second drive circuits. An inverter device comprising: an oscillation circuit that outputs a signal; and a signal transmission circuit that transmits a drive signal from the oscillation circuit to a signal input terminal of a first drive circuit. A third switching element to be turned off, and an interlocking operation in response to an output signal of the third switching element, and the first power supply capacitor A fourth switching element interposed between the positive electrode side and a signal input terminal of the first drive circuit; and a current limiting element interposed in a signal transmission path between the third and fourth switching elements. An inverter device comprising:
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