JP2629316B2

JP2629316B2 - 自動焦点調節装置

Info

Publication number: JP2629316B2
Application number: JP27284188A
Authority: JP
Inventors: 徳治石田; 寿夫糊田
Original assignee: ミノルタ株式会社
Priority date: 1988-10-27
Filing date: 1988-10-27
Publication date: 1997-07-09
Anticipated expiration: 2012-07-09
Also published as: JPH02908A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は自動焦点調節装置に関するものであり、複数
の焦点検出領域を有する自動焦点検出機能付きの一眼レ
フカメラに特に適するものである。

［従来の技術］従来、特開昭60−4914号公報に開示されているよう
に、撮影レンズの予定焦点面の後方に、コンデンサレン
ズと第１及び第２の再結像レンズを配置し、撮影レンズ
の予定焦点面からのずれ量（デフォーカス量）を、第１
及び第２の再結像レンズによって再結像された第１及び
第２の像の像間隔の変位量として検出し、その検出結果
に応じて撮影レンズを駆動するようにした、いわゆるTT
L位相差検出方式による自動焦点調節装置は公知のもの
となっている。このような自動焦点調節装置において
は、第１及び第２の像の像間隔を検出するために、CCD
撮像素子列のような電荷蓄積型の光電変換素子列が用い
られることが多い。

［発明が解決しようとする課題］上述の従来技術において、自動焦点調節のためにレン
ズ駆動が行われているときには、電荷蓄積時間中にもレ
ンズが駆動されていることになるが、光電変換素子列に
よる電荷蓄積時点と、光電変換素子列の出力に基づく焦
点検出演算の結果、さらなるレンズ駆動量が算出された
時点との間には時間差があり、この間のレンズ駆動量の
補正を行う必要がある。ところが、焦点検出領域が複数
個存在する場合には、各焦点検出領域はそれぞれ明るさ
の異なる被写体を見ることになり、したがって、各焦点
検出領域に対応する各光電変換素子列の電荷蓄積時間は
それぞれ異なる。このため、各焦点検出領域について個
別にレンズ駆動量の補正を行うには、各光電変換素子列
の電荷蓄積完了のタイミングを知る必要がある。

本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、複数の焦点検出領域を有する
自動焦点調節装置において、レンズ駆動中に焦点検出動
作を行っても、各焦点検出領域について個別にレンズ駆
動量を補正可能とすることにある。

［課題を解決するための手段］本発明にあっては、上記の課題を解決するために、第
１図に示すように、撮影レンズ１と、撮影レンズ１を通
過した光像を受光する複数の電荷蓄積型の光電変換素子
列2a,2b,2cと、各光電変換素子列2a,2b,2cの出力より撮
影画面の複数の領域IS1,IS2,IS3のデフォーカス量DFIS
1,DFIS2,DFIS3を算出するデフォーカス量算出手段３
と、レンズ駆動中の焦点検出時にデフォーカス量算出手
段３の出力を補正する補正手段４と、補正手段４の出力
に基づいて撮影レンズ１を駆動するレンズ駆動手段５と
を備える自動焦点調節装置において、各光電変換素子列
2a,2b,2cに入射する光量に応じて各光電変換素子列2a,2
b,2cの電荷蓄積時間を個別に制御する電荷蓄積制御手段
６を備え、電荷蓄積制御手段６は各光電変換素子列2a,2
b,2cの電荷蓄積のタイミングを示す情報を補正手段４に
知らせるタイミング告知手段７を含むことを特徴とする
ものである。

電荷蓄積のタイミングを示す情報としては、例えば、
各光電変換素子列2a,2b,2cの電荷蓄積動作が同時に開始
されるものとすると、電荷蓄積完了のタイミングを告知
すれば良い。

ここで、第１図に示すように、複数の光電変換素子列
2a,2b,2cと電荷蓄積制御手段６が第１のチップCP1に含
まれ、デフォーカス量算出手段３と補正手段４が第２の
チップCP2に含まれる場合には、電荷蓄積制御手段６に
含まれるタイミング告知手段７は第１及び第２のチップ
間を結ぶ１ラインADTを介して伝送されるパルス信号に
より電荷蓄積完了のタイミングを順次告知する手段とす
ることが好ましい。

また、第１のチップCP1は、電荷蓄積完了順序を記憶
する順序記憶手段８と、順序記憶手段８に記憶された電
荷蓄積完了順序をシリアルデータとして第２のチップCP
2に伝送するシリアル出力手段９を含むものとすること
が好ましい。

［作用］以下、第１図により本発明の作用について説明する。
被写体からの光は撮影レンズ１を通過し、複数の電荷蓄
積型の光電変換手段2a,2b,2cにて受光され、その出力よ
りデフォーカス量算出手段３により、撮影画面Ｓの複数
の領域IS1,IS2,IS3について、デフォーカス量DFIIS1,DF
IS2,DFIS3が算出される。撮影レンズ１が移動中でない
場合には、このデフォーカス量DFIS1,DFIS2,DFIS3から
撮影レンズ駆動用の１つのデフォーカス量を選択すると
ころであるが、撮影レンズ１が移動中であれば、上記の
デフォーカス量DFIS1,DFIS2,DFIS3は現在の撮影レンズ
１のデフォーカス量を示すものではなく、電荷蓄積型の
光電変換素子列2a,2b,2cの電荷蓄積時間帯におけるデフ
ォーカス量を示すものであるから、電荷蓄積時間帯とデ
フォーカス量算出時点との間のレンズ移動量分を補正す
る必要がある。そして、各領域IS1,IS2,IS3についての
電荷蓄積時間帯は電荷蓄積制御手段６により個別に制御
されており、一般に同じではないので、補正すべきレン
ズ移動量は同じではない。そこで、デフォーカス量DFIS
1,DFIS2,DFIS3が算出された各領域IS1,IS2,IS3における
電荷蓄積完了のタイミングを、電荷蓄積制御手段６に含
まれるタイミング告知手段７から補正手段４に知らせ
る。補正手段４では、電荷蓄積完了のタイミングから、
各領域での電荷蓄積時間帯とデフォーカス量算出時点と
の間のレンズ移動量を算出して、このレンズ移動量分を
相殺するように、各デフォーカス量DFIS1,DFIS2,DFIS3
の補正を行う。レンズ駆動手段５では、補正手段４の出
力に基づいて撮影レンズ１を駆動する。

このようにすれば、各領域IS1,IS2,IS3について電荷
蓄積完了のタイミングがそれぞれ異なっていても、各領
域毎に個別にレンズ駆動量の補正を行うことが可能とな
るものである。

ところで、第１図に示すように、複数の光電変換素子
列2a,2b,2cと電荷蓄積制御手段６が第１のチップCP1に
含まれ、デフォーカス量算出手段３と補正手段４が第２
のチップCP2に含まれる場合には、電荷蓄積完了のタイ
ミングを知らせるための信号ラインを各領域毎に設ける
と、第１及び第２のチップ間を結ぶ信号ラインの本数が
著しく増加することになる。そこで、第１図に示す構成
では、電荷蓄積完了のタイミングが一般に同じでないこ
とに着目し、いずれかの領域で電荷蓄積が完了する度
に、１つの信号ラインADTを介してパルス信号を順次伝
送し、全ての電荷蓄積動作の完了後に、各パルス信号が
どの領域に対応していたかを示すデータをシリアルに伝
送するようにしている。このようにすれば、第１及び第
２のチップ間を結ぶ信号ラインの本数を少なくすること
ができるものである。

［実施例］本発明の一実施例としての自動焦点検出機能付きの一
眼レフカメラにおける焦点検出用光学系について第２図
及び第３図により説明する。一眼レフカメラのカメラ本
体には、光軸10上に撮影レンズ11が設けられ、該撮影レ
ンズ11の後方に主ミラー12が上向き45度に設けられ、主
ミラー12の後方にフィルム露光面13が設けられていて、
撮影レンズ11を通過した撮影用光束が主ミラー12で上方
に反射されて、焦点板で結像され、ペンタプリズムを介
してファインダー光学系に導かれるようになっている。

主ミラー12は、少なくとも一部がハーフミラーに形成
されていて、主ミラー12のハーフミラー部とフィルム露
光面13との間には、主ミラー12の背面部に回動軸が枢着
された副ミラー14が下向き45度に設けられ、主ミラー12
のハーフミラー部を透過した焦点検出用光束を副ミラー
14で下方に反射して、カメラ本体のミラーボックス下部
に配置された焦点検出装置15に導くようになる。

撮影時には、主ミラー12及び副ミラー14は、前上方に
回動されて光軸10上から退避し、撮影レンズ11を通過し
た撮影用光束はフィルム露光面13に結像して、フィルム
露光面13に画像的露光を与えるようになる。

上記焦点検出装置15には、３個の光電変換素子列16a,
16b,16cを備えるAFセンサー17が設けられている。光電
変換素子列16a〜16cのうち、１個の光電変換素子列16a
は、光軸10を含む水平位置に配置され、２個の光電変換
素子列16b,16cは、光電変換素子列16aの両側方で光軸10
を含まない垂直位置に配置されている。光電変換素子列
16b,16cは、光電変換素子列16aに対して略90度に配向さ
れている。

AFセンサー17の前方にはセパレータレンズ板18が設け
られ、セパレータレンズ板18には、光電変換素子列16a
〜16cに対応するセパレータレンズ18a〜18cが一体的に
形成されている。セパレータレンズ板18の直前には絞り
マスク19が設けられ、絞りマスク19には、セパレータレ
ンズ18a〜18cに対応する開口19a〜19cが形成されてい
る。絞りマスク19と副ミラー14とに対向する反射ミラー
20が設けられ、反射ミラー20は副ミラー14で下方へ反射
された焦点検出用光束を、絞りマスク開口19a〜19c、セ
パレータレンズ18a〜18cを介して光電変換素子列16a〜1
6cに導くようになっている。反射ミラー20と副ミラー14
との間には、絞りマスク開口19a〜19cに対向するコンデ
ンサレンズ21a〜21cが設けられ、コンデンサレンズ21a
〜21cの上面には、焦点検出用光束を、位置と方向が異
なる光電変換素子列16a〜16cに対応させるように分離す
るための開口22a〜22cを有する視野マスク22が設けられ
ている。

焦点検出の原理はTTL位相差検出方式であって、撮影
レンズ11の射出瞳面の互いに異なる領域11aと11b、11c
と11dを通過する基準部光束ａ（第３図の破線で示す）
と参照部光束ｂ（第３図の実線で示す）とを、各光電変
換素子列16a〜16cにおける基準部Ａ及び参照部Ｂでそれ
ぞれ受光して、像の光分布パターンを電気信号に変換
し、それらの相関関係を相関器（図示せず）で求めて自
動焦点検出を行い、相関器からのずれ信号に基づいて駆
動機構で撮影レンズ11を前後動させることにより、自動
焦点調節を行うものである。

第２図の焦点検出光学系では、水平位置の光電変換素
子列16aに加えて、垂直位置の光電変換素子列16b,16cが
設けられているので、水平方向と垂直方向の焦点検出が
同時に行えることにより、水平線などの焦点検出も可能
となったのである。

第４図は本実施例のAFセンサー17を用いたカメラの撮
影画面に対する焦点検出エリア及びファインダー内の表
示を示している。この例では撮影画面Ｓに対して画面中
央部の実線で示す３つの領域IS1、IS2、IS3（以下、夫
々第１アイランド、第２アイランド、第３アイランドと
呼ぶ）の被写体に対して焦点検出を行うことができる。
図中破線で示している長方形の枠AFは、焦点検出を行っ
ている領域を撮影者に示すべく表示されるものである。
撮影画面Ｓの外に示されている表示Lbは焦点検出状態を
示し、合焦時に点灯する。

第５図は、この焦点検出装置に用いるCCDの受光部
（受光部と蓄積部と転送部を含めてCCDと呼ぶことにす
る）を示している。第５図の各アイランドIS1、IS2、IS
3に対して、基準部及び参照部を夫々設けており、ま
た、夫々のアイランドIS1、IS2、IS3にCCDの蓄積部への
積分時間を制御するためのモニター用の受光素子MPD1、
MPD2、MPD3を夫々設けている。各アイランドIS1、IS2、
IS3の基準部及び参照部の画素数（X,Y）は、アイランド
IS1では（34,44）、アイランドIS2では（44,52）、アイ
ランドIS3では（34,44）となっている。これらは、全て
ワンチップ上に形成されている。

本実施例における焦点検出装置では、上述の３つのア
イランドIS1〜IS3のCCDにおける基準部を複数のブロッ
クに分割し、この分割したブロックの基準部と参照部の
全てとを比較して焦点検出を行う。各アイランドでは分
割したブロックで得られた焦点検出の結果のうち、最も
後ピンのデータを各アイランドの焦点検出データとし、
さらに各アイランドの焦点検出データを元にカメラの焦
点検出データを算出する。

この分割する範囲及び分割したブロックのデフォーカ
ス範囲を第６図乃至第８図に示し、説明する。第６図
は、第４図に示した撮影画面Ｓ上での焦点検出エリアを
拡大して示したものである。焦点検出用の各アイランド
IS1、IS2、IS3は、第５図に示した基準部の領域であ
る。なお、第６図において、各アイランドに示している
数値は、第５図に示したCCDの画素の３つ置きの差分を
取った差分データの数を示す（差分データは、２つ又は
１つ置きでも良い。但し、このとき上記数値は異な
る。）。したがって、各アイランドにおける基準部と参
照部の差分データの数（X,Y）は、アイランドIS1では
（30,40）、アイランドIS2では（40,48）、アイランドI
S3では（30,40）となる。各アイランドでの分割である
が、アイランドIS1では２つに分け、上端の差分データ
から（１〜20），（11〜30）とし、夫々第１ブロックBL
1、第２ブロックBL2とする。アイランドIS2では３つに
分け、左端の差分データから（１〜20）、（11〜30）、
（21〜40）とし、夫々第３ブロックBL3、第４ブロックB
L4、第５ブロックBL5とする。また、全画素について７
つ置きに差分を取ったデータの隣接データの和（１〜3
5）を第６ブロックBL6とし、このデータ列の前部（１〜
25）を第７ブロックBL7、後部（11〜35）を第８ブロッ
クBL8とする。アイランドIS3では、上端の差分データか
ら（１〜20）、（11〜30）の２つとし、夫々第９ブロッ
クBL9、第10ブロックBL10とする。

この位相差検出方式の焦点検出では、基準部と参照部
との像が一致したときの像間隔が所定の間隔よりも大き
いときには後ピン、小さいときには前ピン、所定の間隔
で合焦となる。したがって、分割されたブロックでのデ
フォーカス範囲は、各アイランドの光学中心から離れた
ブロックほど後ピン側を受け持つことになる。差分デー
タを取った後を示す第７図に基づいて具体的に説明す
る。第７図はアイランドIS2の基準部と参照部とを示
し、今、ブロック分けした第４ブロックBL4のデフォー
カス範囲を考える。このとき合焦となるのは、参照部に
おいて、左端から15番目乃至34番目の像（15′〜34′）
と、第４ブロックBL4の像（11〜30）とが一致したとき
である。これより像の一致が参照部の左側になると前ピ
ンとなり、このとき最大の前ピンのずれデータ数（以下
ずれピッチという）は14、像の一致が参照部の右側にな
ると後ピンとなり、このとき最大の後ピンのずれピッチ
は14となる。他の各アイランドでのブロック分けしたデ
フォーカス範囲も同様であり、これを第８図に示すと、
第３ブロックBL3では、前ピン側ずれピッチが４、後ピ
ン側ずれピッチが24、第５ブロックBL5では、前ピン側
ずれピッチが24、後ピン側ずれピッチが４である。アイ
ランドIS1、IS3については、ブロックBL1、BL9では前ピ
ン側ずれピッチが５、後ピン側ずれピッチが15、ブロッ
クBL2、BL10では前ピン側ずれピッチが15、後ピン側ず
れピッチが５となる。第６ブロックBL6では後ピン、前
ピン側共に４ピッチであり、第７ブロックBL7では後ピ
ン側に４から14ピッチである。また、第８ブロックBL8
では前ピン側に４から14ピッチである。

第９図は上述の光電変換装置をカメラの焦点検出装置
に用いた例として、AFセンサー17及びAFコントローラ30
と、その周辺回路を開示している。AFコントローラ30は
１チップのマイクロコンピュータで形成され、その中に
前記AFセンサー17のアナログ信号出力ラインVoutから得
られるアナログ信号をデジタル信号に変換するA/D変換
部31と、撮影レンズ（交換レンズ）のROMを含むレンズ
データ出力部40から、それぞれのレンズで異なるデフォ
ーカス量−レンズ繰り出し量変換係数K_L、色温度デフォ
ーカス量dF_L等のデータを予め入力し、且つA/D変換部31
からのデジタルデータを逐一格納する。RAMで形成され
たメモリ部32と、前記メモリ部32の出力に基づいて焦点
を検出する焦点検出部33と、前記検出された焦点データ
とレンズデータ等から補正量を算出する補正演算部34
と、その補正量に基づいてレンズを駆動するための信号
をレンズ駆動回路42に送出すると共に、レンズの移動状
況のデータをエンコーダ44から受けるレンズ駆動制御部
35と、AFセンサー17での積分値（「電荷蓄積」のことを
以下「積分」とも呼ぶ）が所定時間内に所定値まで達す
るか否かを監視するための計時用のタイマー回路36と、
AFセンサー17と信号の送受を行うAFセンサー制御部37と
を有する。なお、43はレンズ駆動用のモータ、41はAFコ
ントローラ30によって制御される表示回路である。AFセ
ンサー17と前記AFコントローラ30は、それぞれ１チップ
ずつ別個に形成されており、したがって、AFシステムと
しては合計２チップで構成されていることになる。Vref
はAFコントローラ30のA/D変換部31とAFセンサー17のア
ナログ基準電圧、Vccは電源ライン、GNDはアースライン
である。

AFセンサー17とAFコントローラ30の間は、MD1,MD2,IC
G,SHM,CP,ADT,Voutの７つの信号ラインで接続されてい
る。上述の７つの信号ラインのうち、MD1,MD2はAFコン
トローラ30からAFセンサー17へロジック信号を出力する
信号ラインであり、AFセンサー17の動作モードを設定す
る。AFセンサー17の動作モードには、イニシャライズモ
ード、低輝度積分モード、高輝度積分モード、データダ
ンプモードの４つがあり、信号ラインMD1,MD2のロジッ
クレベルの組み合わせにより動作モードの設定が行われ
る。信号ラインICG,SHMは双方向性であり、前述のデー
タダンプモードにおいては、AFセンサー17からAFコント
ローラ30への出力ロジックラインとなり、各アイランド
における被写体の輝度並びに積分完了順序に関する情報
を出力する。その他のモードにおいては、信号ラインIC
GはAFセンサー17の新たな積分開始を指示するICG信号
を、信号ラインSHMはAFセンサー17にデータの要求を指
示するSHM信号を、AFコントローラ30からAFセンサー17
へ供給するロジックラインとなる。信号ラインCPはAFコ
ントローラ30からAFセンサー17へ基本クロックを供給す
るラインである。この信号ラインCPから供給される基本
クロックは、AFコントローラ30の内部でON/OFF制御可能
であり、この基本クロックをOFF状態とすることによりA
Fセンサー17の動作を一時的に凍結させて、AFコントロ
ーラ30が他の回路部分、例えば、レンズ駆動回路42等の
制御を行うことも可能である。信号ラインADTは、デー
タダンプモードにおいてはAFセンサー17の１画素データ
の出力完了を示し、AFコントローラ30内のA/D変換部31
にA/D変換開始を指示するADT信号を供給する。他のモー
ドにおいては、AFセンサー17の各アイランドにおいて適
正レベルまで電荷蓄積が行われた時点でAFセンサー17か
らAFコントローラ30へ積分の完了を示すための割込信号
を出力する。最後に、信号ラインVoutはアナログ信号ラ
インであり、AFセンサー17における光電変換素子列16a
〜16cの出力をアナログ信号処理した後、AFセンサー17
からAFコントローラ30内のA/D変換部31に供給する。こ
のVout信号は前述のADT信号に同期して１画素毎に出力
され、A/D変換された後、AFセンサー17より得られた被
写体像情報としてAFコントローラ30に取り込まれるもの
である。

次に、第10図を用いてAFセンサー17の具体的構成を説
明する。図中、左側に光電変換素子列16a〜16cを、右側
にAFコントローラ30とのI/O部分を示す。まず、光電変
換素子列16a〜16cは上述の第４図のファインダー内表示
に示されたように、Ｈ字形に配置された３つのアイラン
ドIS1〜IS3に分けられ、原則的には、それぞれ別個に制
御される。光電変換素子列16a〜16cの詳細な構成につい
ては、第11図乃至第13図に示される。このうち、ホトダ
イオードPDやシフトレジスタSR等の主要構成要素を含む
部分について説明する。第11図に示すように、ホトダイ
オードアレイ部50は、複数の画素用ホトダイオードPD
と、その間に配されたモニター用ホトダイオードMPDと
を交互に有する形を成している。各画素用ホトダイオー
ドPDの長手方向の一端はバリアゲートを形成する第１の
MOSトランジスタTR1のソースに結合されている。このMO
SトランジスタTR1のドレインは次段の蓄積部STに結合さ
れ、ゲートはBG信号（バリアゲート信号）の供給ライン
に結合されている。蓄積部STはアルミニウム膜で遮光さ
れており、光の照射を受けないが、いわゆる暗時電荷を
生じる。蓄積部STの出力端は積分クリアゲートICGを形
成する第２のMOSトランジスタTR2のソースと、シフトゲ
ートSHを形成する第３のMOSトランジスタTR3のソースに
結合されている。第２のMOSトランジスタTR2のドレイン
は電源ラインVccに結合され、ゲートはICG信号（積分ク
リアゲート信号）の供給ラインに結合されている。一
方、第３のMOSトランジスタTR3のドレインはシフトレジ
スタSRを構成するセグメントに結合され、ゲートはSH信
号（シフトゲート信号）の供給ラインに結合されてい
る。

モニター用ホトダイオードMPDは、図の上端部側で互
いに接続されており、したがってモニター出力は、これ
らの接続された複数のモニター用ホトダイオードMPDの
総合出力となる。このように複数個のモニター用ホトダ
イオードMPDを結合することによって、広範囲の視野を
有する被写体輝度モニター用ホトダイオードを実現でき
ることになる。

前述ホトダイオードアレイ部50の物理的構造の概略
は、第11図におけるＣ−Ｃ′線断面を示す第12図のごと
く、シリコン基板51に拡散法によって形成されたＰ型領
域52と注入法によって形成されたＮ型領域53と、画素用
ホトダイオードPD及びモニター用ホトダイオードMPDを
区切るために上部Ｎ型領域53に施されたP⁺（Ｐ型の高濃
度不純物拡散領域）よりなるチャンネルストッパ54と、
各ホトダイオードPDの暗時出力を抑制するために表面に
設けられて表面空乏層の抑制を行うN⁺膜55とから成って
いる。シリコン基板51には外部からプラス電位が与えら
れ、中間のＰ型領域52にはアース電位が与えられる。な
お、Ｎ型領域53はリン注入により、またＰ型領域52はホ
ウ素の拡散により形成される。

前述した第11図における画素用ホトダイオードPD、モ
ニター用ホトダイオードMPD、バリアゲートBG用の第１
のMOSトランジスタTR1、蓄積部ST、積分クリアゲートIC
G用の第２のMOSトランジスタTR2、シフトゲートSH用の
第３のMOSトランジスタTR3、及びシフトレジスタSRの縦
続結合体が横方向に多数配列されており、例えばシフト
レジスタSRのセグメント数で数えれば128個存在する。

ただし、第13図に示す配列の右端に見られるように、
画素用ホトダイオードPD、モニター用ホトダイオードMP
D、バリアゲート用のMOSトランジスタTR1、蓄積部ST、
積分クリアゲート用のMOSトランジスタTR2及びシフトゲ
ート用のMOSトランジスタTR3のセグメント数は、右端側
において、シフトレジスタSRに比べて５個少ない。逆に
言えば、シフトレジスタSRのセグメント数だけが右端側
で多く形成されていることになる。これら５個のセグメ
ントは、単に光電荷の転送路として機能するに過ぎない
ものである。

第13図において、画素用ホトダイオードPD、モニター
用ホトダイオードMPDのうち、右端の５個、及び左端の
３個には斜線で示すようにアルミニウム膜による遮光が
施されている。これらの遮光されたホトダイオードPDは
例えば画素用ホトダイオードPDの出力の暗時補正に用い
られる暗時電荷を発生する。ホトダイオードアレイ部
は、その一部分が基準部Ａ、他の一部分が参照部Ｂとし
て割り当てられる。例えば、基準部Ａは44個分、参照部
Ｂは52個分の画素用ホトダイオードPDとモニター用ホト
ダイオードPDの組み合わせ体を含む。ただし、構造的に
は基準部Ａと参照部Ｂの区別はなく、後述するAFコント
ローラ30でのソフトウェア処理により、それらを区別し
ている。

前記基準部Ａと参照部Ｂとの間の不要と考えられる部
分については、シフトレジスタSRのみを残し、他の画素
用ホトダイオードPD、モニター用ホトダイオードMPD、
バリアゲート用のMOSトランジスタTR1、蓄積部ST、積分
クリアゲート用のMOSトランジスタTR2及びシフトゲート
用のMOSトランジスタTR3の一部乃至全部が削除されてい
る。この削除部分に対応するシフトレジスタSRの各セグ
メントのピッチは、他の部分のピッチよりも大きくなる
ように形成し、全画素出力の転送に必要な転送クロック
数を減少させて総電荷転送時間を短縮できるようにして
いる。

モニター用ホトダイオードMPDは基準部Ａ（並びに要
すれば参照部Ｂ）に位置するもののみが利用されるよう
に互いに接続されており、他の部分に存在するものは利
用されない。ただし、その不使用のモニター用ホトダイ
オードMPDも、電源ラインVccに接続して安定化しておく
ことが望ましい。これは電気的に浮いていると、他の画
素用ホトダイオードPDからの誘導を受けたり、他の画素
用ホトダイオードPDへの誘導を起こしたりして、結局、
他の画素用ホトダイオードPDに影響を与えるからであ
る。モニター用ホトダイオードMPDの出力は、MOSトラン
ジスタQ₅を介してコンデンサC₂に一旦与えられ、ここで
保持されてソースフォロアSF₂よりなるバッファを介し
て自動利得制御出力信号AGCOSとして出力される。MOSト
ランジスタQ₂はコンデンサC₂の初期化用である。この自
動利得制御出力信号AGCOSの電源変動並びに温度依存成
分除去のため、前記コンデンサC₂の初期化用のMOSトラ
ンジスタQ₂と同一構成のMOSトランジスタQ₁によって初
期化されるコンデンサC₁からのドリフト出力信号DOSが
同時に発生される。このコンデンサC₁には、モニター用
ホトダイオードMPDの総面積と略同一面積のドリフト成
分検出用のダイオードMDが、MOSトランジスタQ₄を介し
て接続される。ダイオードMDはアルミニウム膜で遮光さ
れている。初期化用のMOSトランジスタQ₁,Q₂はICG信号
（積分クリアゲート信号）の印加期間に同時にオンされ
る。

ここで、このAFセンサー17の光電変換素子列16a〜16c
の電荷積分モードについて、第14図乃至第16図を用いて
説明する。第14図は従来の一般的な１次元の光電変換素
子列のポテンシャル分布図である。１画素分の光電変換
素子はオーバーフローゲートOGを伴ったホトダイオード
PDと、一定ポテンシャルにセットされたバリアゲートB
G、蓄積部STを有している。まず積分クリアゲートSTICG
への電圧印加により、蓄積部ST及び光電変換用のホトダ
イオードPDは、第14図（ａ）に示すように、それ以前に
蓄積された電荷をオーバーフロードレインODに排出す
る。このオーバーフロードレインODは、電源ラインVcc
と共通に設計されている。この不要電荷の排出によりホ
トダイオードPD、蓄積部STに残された電荷は無くなり、
各画素は初期化されたことになる。次に、この積分クリ
アゲートSTICGへの電圧を除去することにより積分クリ
アゲートICGのポテンシャルレベルは上昇し、蓄積部ST
からオーバーフロードレインODへの電荷の流出は停止さ
れ、ホトダイオードPDへ入射した光強度に応じて発生す
る光電荷は、以後、第14図（ｂ）に示すように、バリア
ゲートBGを介して蓄積部STに流入し、ここで蓄えられる
ことになる。これが電荷蓄積動作（積分動作）である。
ここで、蓄積部STに蓄えられた電荷の各画素についての
平均値が後段の処理回路及び処理演算に適正なレベルま
で達するか、又はAFコントローラ30からのデータ要求が
あった場合には、積分完了動作を行う。この積分完了動
作は、第14図（ｃ）に示すように、シフトゲートSHに電
圧印加を行い、このゲートのポテンシャル準位を下げる
ことにより、光入射によりホトダイオードPDにて発生
し、蓄積部STにそれまでに蓄積された電荷を、対応する
シフトレジスタSRへと注入するものである。

ここで、蓄積部STを設けているのは、以下の理由によ
るところが大である。AFセンサー17においては、低輝度
域においても使用可能とするために、画素面積の大きい
高感度なホトダイオードPDが用いられ、その長さl_PHが
数100μｍに達するものが一般的である。一方、蓄積部S
Tの長さl_STは飽和電圧等の要求条件より50μｍ程度が一
般的である。ここで、今、積分完了動作で電荷をシフト
レジスタSRに移送する必要時間について考えると、蓄積
部STから電荷を移送する場合には約３〜５μsecを要す
る。これは電荷の移送速度に依存する値であり、またそ
の移動距離の２乗に正比例して増加することが知られて
いる。したがって、もしこの蓄積部STを設けずに、ホト
ダイオードPDにおいて電荷の蓄積を行った場合には、電
荷移送時間τ_SHは、l_PH＝200μｍ、l_ST＝50μｍとし
て、 τ_SH＝５×（l_PH/l_ST）^２＝80μsec となり、積分開始直後に積分完了動作を開始するべくシ
フトゲートSHに電圧印加を行った場合でも80μsecの間
はその状態を継続する必要があり、最短積分時間の制限
を受けることになる。この結果、高輝度時のダイナミッ
クレンジの低下を招く。このような観点から、蓄積部ST
を設けて、積分終了時の電荷移動長の短縮を図り、積分
終了動作の応答性改善を図っているものである。

上述の積分完了動作が終了し、シフトゲートSHに印加
された電圧が除去されると、前回の積分完了動作の終了
後から今回の積分完了動作の終了までの間に、ホトダイ
オードPD及び蓄積部STで発生した電荷が対応するシフト
レジスタSRに並列に移送されたこととなる。

以後、これらの像情報である電荷はシフトレジスタSR
に供給される転送クロックφ₁,φ_２に同期して順次シフ
トレジスタSR内を転送され、電荷量−電圧変換手段とな
るコンデンサC₃、ソースフォロアSF₃よりなるバッファ
を介して、第13図の出力信号ラインOSよりアナログ電圧
として読み出されることになる。なお、MOSトランジス
タQ₃はコンデンサC₃の初期化用である。

ところが、この積分動作においては、次のような問題
が生じる。

まず、暗時出力の問題がある。これは光入射が無い状
態においても熱励起等により、それぞれの部位でそのポ
テンシャルレベルに応じた電荷が発生する。そこで、通
常、ホトダイオードPDのポテンシャルレベルが高く設定
され、電荷の流入条件から蓄積部STのポテンシャルレベ
ルを低く設定する必要が生じるため、極めて極小な暗時
出力にも拘わらず、この蓄積部STのみの暗時出力はホト
ダイオードPDのそれと比較して数倍乃至数10倍となるこ
とが一般的である。このため、ノイズ成分となる暗時出
力の大部分は実際に光電変換とは関係の無い蓄積部STで
発生することになり、一般のホトダイオードPDと比較し
てS/N比の低下が生じる。

また、前述のように光電変換の高感度化の要請に伴
い、より短時間の積分時間制御が必要となる。先に説明
した通り、積分最短時間はシフトパルスSHのパルス幅に
制限を受けるのみならず、このシフトパルスSHの発生が
シフトレジスタSRに供給される転送クロックφ₁,φ_２の
位相関係にも制限を与える。

そこで、本実施例においては、これらの暗時出力の低
減とより高速な積分完了を実現するために、２つの積分
モードをそれぞれの使用条件により切り替えることで対
応している。

ST積分モード（高輝度積分モード）まず、高速な積分完了の要求される高輝度被写体の像
情報を入力する場合においては、前述の信号ラインMD1,
MD2のロジックの組み合わせによって、第15図に示したS
T積分モードが選択される。第15図（ａ）に示す積分ク
リア動作及び積分動作については、先に第14図（ａ）に
示し説明した通りの動作で実施される。ST積分モードに
おいては、積分完了動作のみが異なる。本実施例の光電
変換素子列16a〜16cにおいては、ホトダイオードPDと蓄
積部STの間に配置されたバリアゲートBGのポテンシャル
を制御可能なものに設計してある。第15図（ａ）に示す
積分クリア動作中及び積分動作中は、ホトダイオードPD
と蓄積部STの間の電荷移動を可能とするべく、バリアゲ
ートBGに所定電圧印加を行い、そのポテンシャルを低い
レベルに設定しておく。各画素の蓄積電荷の平均レベル
が後段の処理回路に適正なレベルに達したか、又はAFコ
ントローラ30からのデータ要求が生じた場合には、その
信号により、それまで印加されていたバリアゲートBGの
電圧を除去することで、第15図（ｂ）に示すように、バ
リアゲートBGのポテンシャルを高いレベルに上昇させ
て、ホトダイオードPDと蓄積部STの間の電荷移動を停止
し、以後、ホトダイオードPDで光入射により発生する電
荷の蓄積部STへの流入を禁止することで、積分動作の完
了が実現される。その後、第15図（ｂ）に示すように、
蓄積部STのポテンシャルを高いレベルに上昇させて、ホ
トダイオードPDからの電荷を蓄積部STで保持している間
における蓄積部STでの暗時電荷の発生を抑制し、像情報
が蓄積部STで発生する暗時電荷により損なわれないよう
にしている。この状態の後、AFコントローラ30からのデ
ータ要求信号SHMの発生に伴い、第15図（ｃ）に示すよ
うに、シフトゲートSHに電圧印加を行い、このゲートの
ポテンシャル準位を下げることにより、蓄積部STとシフ
トレジスタSRの間の電荷移送を行う。

このようにして、データ読出と積分完了動作を別個に
行い、バリアゲートBGのポテンシャルを低いレベルから
高いレベルに変化させるだけで積分完了動作を実現する
ことにより、積分完了動作の極めて高い応答性を実現し
ている。

PD積分モード（低輝度積分モード）次に、暗時出力の低減が要求される低輝度被写体に対
するホトダイオードPDの積分モードについて、第16図を
用いて説明する。このホトダイオードPDの積分モード
は、低暗時出力のホトダイオードPDで電荷蓄積（積分）
を行い、この積分中に蓄積部STで発生した不要な暗時出
力を積分クリアゲートSTICGを介して排出した後、十分
な時間をかけて、ホトダイオードPDから蓄積部STへ、ホ
トダイオードPDのみの発生電荷を移送した後、シフトレ
ジスタSRへ移送し、順次読み出すモードである。このモ
ードでは、前述の電荷移動速度の制限を受けるので、積
分完了動作に約100μsecの時間は必要となるが、極めて
低い暗時出力で像情報の読み出しが可能となる。

積分クリア動作は、第14図（ａ）に示したのと全く同
様に行われる。次に、積分開始時であるが、第16図
（ａ）に示すように、前述の第14図に示す積分モードや
第15図に示すST積分モードとは異なり、ホトダイオード
PDと蓄積部STの間にあるバリアゲートBGのポテンシャル
を十分に高レベルに設定し、蓄積部STではなくホトダイ
オードPDで電荷蓄積を行う。このホトダイオードPDで蓄
積された電荷が適正なレベルに達するか、又はAFコント
ローラ30からのデータ要求信号SHMにより積分完了動作
を行うときには、まず蓄積部STで発生し蓄積部STに蓄積
された不要な暗時出力電荷の排出を行う。これはバリア
ゲートBGのポテンシャルを“High"レベルに維持したま
まで、第16図（ｂ）に示すように、積分クリアゲートST
ICGのポテンシャルを操作することで、蓄積部STに残さ
れた不要電荷の排出を行うものである。こうして蓄積部
STの不要電荷を排出した後、第16図（ｃ）に示すよう
に、積分クリアゲートSTICGのポテンシャルの元の高い
レベルに戻し、その後、バリアゲートBGのポテンシャル
を低いレベルとし、ホトダイオードPDと蓄積部ST間の電
荷移送を行う（第16図（ｃ）参照）。この電荷移送は、
前述のように、約100μsec程度に時間を必要とし、AFセ
ンサー17内で計時し操作する。こうしてホトダイオード
PDで積分された電荷の移送を完了した後に、バリアゲー
トBGのポテンシャルを再び高いレベルに戻すことで、積
分完了動作を終了する。

また、この積分完了動作の終了後に、第16図（ｄ）に
示すように、蓄積部STのポテンシャルを高レベルとし、
暗時電荷の発生を抑制していることは前述のST積分モー
ドの終了後と同様である。この状態で待機した後、AFコ
ントローラ30からのデータ要求信号SHMによりシフトゲ
ートSHが操作されて蓄積部STからシフトレジスタSRへ並
列に電荷が移送され、以後、順次、像情報として読み出
される動作についても前述の通りである。

以上で第10図のブロック図に示した光電変換素子列16
a〜16cの各単体についての説明を終わり、次にこれらの
光電変換素子列16a〜16cが本実施例において、どのよう
に制御されているかについて説明する。第10図に示すよ
うに、３つの各光電変換素子列16a〜16cにおけるモニタ
ー用ホトダイオードMPD1〜MPD3の各出力AGCOS1〜AGCOS3
に対してそれぞれCCD積分時間制御部171〜173を設けら
れ、各アイランドIS1〜IS3のバリアゲートBG1〜BG3、蓄
積部ST1〜ST3、積分クリアゲートSTICG1〜STICG3が制御
される。また、CCDクロック発生部174が全アイランドに
対して１つ存在し、全アイランドのシフトレジスタSRの
共通の転送クロックφ₁,φ_２及び各アイランドのシフト
ゲートSH1〜SH3の制御を行うものである。

以下、高輝度被写体に対するST積分モードについて、
第17図（ａ）のタイムチャートを用いて説明する。ま
ず、AFコントローラ30は、高輝度積分モードにセットす
るために、信号ラインMD1を“Low"レベル、信号ラインM
D2を“High"レベルとする。次に、AFセンサー17に積分
を開始させるべく、ICG信号（積分クリアゲート信号）
の供給を行う。このICG信号は、第10図のI/O制御部175
を介して、各CCD積分時間制御部171〜173に供給され
る。各CCD積分時間制御部171〜173から各光電変換素子
列16a〜16cに前述の電荷排出に十分な時間（約100μse
c）、STICG信号（ST積分クリアゲート信号）として供給
される。この間、各アイランドの光電変換素子列16a〜1
6cのバリアゲートBG1〜BG3にも“High"レベルの電圧が
供給され、ホトダイオードPDで発生した電荷はバリアゲ
ートBG、蓄積部ST、積分クリアゲートSTICGを介してオ
ーバーフロードレインODに全て排出される。この時間
（約100μsec）の計時後に、STICG信号のみが“Low"レ
ベルとなり、ST積分クリアゲートSTICGのポテンシャル
は高レベルとなり、ホトダイオードPDで発生した電荷は
蓄積部STで蓄積開始されることになる。一方、このSTIC
G信号により、モニター用ホトダイオードMPD1〜MPD3の
各出力AGCOS1〜AGCOS3も積分開始される。この詳細につ
いて、以下、説明する。

第18図は、モニター用ホトダイオードMPD1〜MPD3の各
出力AGCOS1〜AGCOS3を積分し、電圧フラグ信号V_FLG1〜V
_FLG3を得るためのAGC信号処理回路60の詳細を示してお
り、第19図はそのタイムチャートである。このAGC信号
処理回路60は、各CCD積分時間制御部171〜173に設けら
れている。ICG信号が入力されると、まず、ドリフト出
力信号DOSを得るためのコンデンサC₁の初期化信号DOSRS
と、自動利得制御出力信号AGCOSを得るためのコンデン
サC₂の初期化信号AGCRSとに、“High"レベルの信号を供
給し、コンデンサC₁及びC₂の電圧ΔV_DOS及びΔV_AGCの初
期化が行われる。同時に、動作点設定パルスφ_Ｆで反転
増幅部64の動作点設定を行い、初期化パルスφ_Ｓで基準
出力保持部65の容量C₆の初期化が、また、初期化パルス
φ_FLGRSで比較回路部66の容量C₇の初期化が行われる。
コンデンサC₁及びC₂の電圧ΔV_DOS及びΔV_AGCはソースフ
ォロアを組み合わせて成る差動増幅部61において差動増
幅され、ドリフト出力信号を差し引いた自動利得制御電
圧V_AGC＝0.8×（ΔV_AGC−ΔV_DOS）＋V₀が得られる。こ
こで、V₀はオフセット値である。差動増幅部61から得ら
れる自動利得制御電圧V_ACGと、基準電圧発生部62から得
られる基準電圧Vrとは、同じ容量のコンデンサC₄,C₅を
組む電圧合成回路部63にて合成される。この電圧合成回
路部63の出力電圧Vxには、 0.8×｛（ΔV_AGC−ΔV_DOS）−Vr｝/2 の変動成分が得られる。自動利得制御出力信号をAGCOS
とすると、ΔV_AGC＝ΔV_DOS＋V₁−AGCOSとなる。ここ
で、V₁はオフセット値である。これより、V_AGC＝0.8×
（−AGCOS）＋V₂となる。ここで、V₂（＝V₀＋0.8×V₁）
もオフセット値である。また、電圧合成回路部63の出力
電圧Vxには、｛0.8×（−AGCOS）−Vr｝/2 の変動成分が得られる。初期状態では基準電圧切換パル
スφａが“High"レベル、φｂ〜φｅが“Low"レベルで
あるので、基準電圧Vrには最小基準電圧Va（＝0.375V）
が供給されている。このときの電圧合成回路部62の出力
電圧Vxを反転増幅部64にて反転増幅した電圧V_Y＝（−1
0）×V_Xが電圧フラグ信号V_FLG反転のスレシュホールド
レベルとなり、この電圧V_Yは初期化パルスφ_Ｓの立ち下
がりのタイミングで基準出力保持部65の容量C₆に保持さ
れ、レベルV_YMとして供給され続ける。次に、初期化パ
ルスφ_Ｆが立ち下がり、電圧合成回路部63の容量C₄,C₅
にはこのときの電荷がトータルで保持される。その後
は、電圧合成回路部63の各入力電圧V_AGC及びVrにおける
各電圧変動分の半分のレベル変動が出力電圧Vxのレベル
変動となる。次に、AFコントローラ30は、基準電圧Va
（＝0.375）を得るためのパルスφａと、初期化パルスD
OSRSを“Low"レベルとした後、基準電圧Ve（＝3.375V）
を得るためのパルスφｅを“High"レベルとし、電圧V
_AGCの変動が（Ve−Va）だけ生じたか否かのモニターを
開始するために、初期化パルスφ_FLGRSを“Low"レベル
とし、初期化パルスAGCRSを“Low"レベルとしてモニタ
ー出力の積分を開始する。モニター用ホトダイオードMP
Dに入射した光は光電変換され、発生電子は容量C₂に充
電された電圧ΔV_AGCを初期値Vccから徐々に低下させ
る。そして、電圧合成回路部63の出力電圧Vxにおける初
期値よりの変動は、｛−Va＋0.8×AGCOS＋Ve｝/2 となり、この式の値が０となったときに反転増幅部64の
出力電圧V_Yは初期値V_YMと同電位となり、さらにV_Y＞V_SB
≒0.8×V_YMになると、比較回路部66の容量C₇に蓄えられ
た電荷はMOSトランジスタQ₆を介してリークし、電圧フ
ラグ信号V_FLGが反転し、積分の適正レベルを示す信号と
して出力される。

このような回路により、AGC信号処理回路60が構成さ
れているが、本実施例のAFセンサー17においては、各ア
イランドにおける画素用ホトダイオードPDの面積を共通
化して、各CCD画素の感度を共通化すると共に、各アイ
ランドにおけるモニター用ホトダイオードMPDの総面積
をも共通化することにより、各アイランドにおける画素
用ホトダイオードPDとモニター用ホトダイオードMPDと
の感度比を共通化し、これによって、第18図に示すAGC
信号処理回路60における基準電圧発生部62を各アイラン
ドについて共通化し、分圧抵抗群Ｒにおける消費電力の
省電力化、並びにAFセンサー17のチップ面積の低減を可
能としている。

また、このAGC信号処理回路60は、各アイランドにお
けるCCD画素列の積分時間制御を行うのみならず、積分
が不十分な状態でシステムの最大許容積分時間を計時し
たときにも、各アイランドからのモニター信号に応じて
それぞれ適正なゲインを与える。このゲインの決定もこ
のAGC信号処理回路60の役割である。

AFコントローラ30からデータ読出開始のためのSHM信
号が供給されると、CCD積分時間制御部171〜173は積分
動作の強制的な完了動作を開始し、バリアゲートBG1〜B
G3、蓄積部ST1〜ST3、ST積分クリアゲートSTICG1〜STIC
G3の操作を開始する。ST積分モード時においては、バリ
アゲートBG1〜BG3の操作のみで瞬時に、また、PD積分モ
ード時においては、SHM信号の印加後、ST積分クリアゲ
ートSTICG1〜STICG3、バリアゲートBG1〜BG3の操作によ
り約100μsecが経過した後、各々、積分完了動作を終了
する。引き続き、まず第２アイランドの蓄積部STからシ
フトレジスタSRに電荷移送を行うためにシフトパルスSH
2が発生される。この時点で各アイランドのゲインをメ
モリーする必要がある。そこで、このシフトパルスSH2
の発生に引き続き、各アイランドのモニター用基準電圧
Vrを基準電圧切換用のパルスφｅ、φｄ、φｃ、φｂを
用いて順次切り換えて、電圧フラグ信号V_FLGの反転をチ
ェックし、どの時点で電圧フラグ信号V_FLGの反転が生じ
たかに応じて各アイランドの光電変換信号読出時のゲイ
ンを決定し、メモリーする。Vr＝Ve（3.375V）で電圧フ
ラグ信号V_FLGの反転が既に生じていたり、Vr＝Vd（1.87
5V）に切り換えた時点で電圧フラグ信号V_FLGの反転が生
じた場合には、×１のゲインがメモリーされ、Vr＝Vdか
らVr＝Vc（1.125V）に切り換えた時点で電圧フラグ信号
V_FLGの反転が生じた場合には×２のゲインがメモリーさ
れ、Vr＝VcからVr＝Vb（0.75V）に切り換えた時点で電
圧フラグ信号V_FLGの反転が生じた場合には、×４のゲイ
ンがメモリーされ、Vr＝Vbに切り換えた時点でも、電圧
フラグ信号V_FLGの反転が生じない場合には、×８のゲイ
ンがメモリーされる。こうして、第１、第２、第３の各
アイランドのAGC信号処理回路60で同時にゲインが決定
され、メモリーされた後、各アイランドの画素データの
読出時に、このメモリーされたゲインがそれぞれ第20図
に示されたAGCアンプ74に供給され、それぞれのアイラ
ンドの出力に対し、最も適正なゲインが供給される。ま
た、これらの各アイランドのゲイン情報は、ICG、SHM信
号ラインよりAFコントローラ30へのデータダンプの開始
直後にADT信号と同期してデジタルデータとして出力さ
れる。

以上のようなAGC信号処理回路60は、各CCD積分時間制
御部171〜173にそれぞれ設けられており、各モニター出
力AGCOS1〜AGCOS3は、適正レベルに達したか否かをAGC
信号処理回路60により常時モニタリングされ、所定のレ
ベル変動が生じ、適正レベルに達したことがCCD積分時
間制御部171〜173のいずれかで検出されると、その度
に、そのアイランドIS1〜IS3の電圧フラグ信号V_FLG1〜V
_FLG3が反転する。第17図の動作例では、まず第２アイラ
ンドで電圧フラグ信号V_FLG2の反転が生じている。この
時点でCCD積分時間制御部172は、積分クリア動作から
“High"レベルの信号を出力していたバリアゲート信号B
G2を“Low"レベルに反転させ、ホトダイオードPDと蓄積
部STの間の電荷流入を遮断し、積分完了動作を行うと共
に、積分クリア時点から“High"レベルを保っていたADT
信号に“Low"レベルのパルス信号を供給することで、１
つのアイランドの積分完了をAFコントローラ30に知らせ
る。AFコントローラ30は、このADT信号の立ち下がりを
割込信号として入力し、ADT割込処理（第25図で後述）
を行うことで、１つのアイランドの積分完了を認識する
ことができるものである。

他のアイランド、つまり第17図（ａ）の場合には、第
１及び第３アイランドについては、第２アイランドの動
作とは無関係に、バリアゲート信号BG1,BG3は“High"レ
ベルの状態を保ち、積分の継続を行う（この動作はST積
分モードの場合に限るものであり、後述のPD積分モード
では、全アイランドの積分を同時に停止する。）。第17
図（ａ）の動作例では、第２アイランドの次に第１アイ
ランドの電圧フラグ信号V_FLG1の反転が生じている。こ
の場合も、先の第２アイランドの場合と同様に、ADT信
号に“Low"レベルのパルスを出力し、バリアゲート信号
BG1を反転させ、ホトダイオードPDと蓄積部STの間を遮
断し、積分完了動作を行う。AFコントローラ30は、この
ATD信号の立ち下がりで２つ目のアイランドの積分完了
を認識する。最後に第３アイランドの電圧フラグ信号V
_FLG3が最大許容積分時間（ST積分モードでは20msec）の
経過前に反転した場合には、ADT信号を“Low"レベルに
保持し、バリアゲート信号BG3を“Low"レベルとし、ホ
トダイオードPDと蓄積部STの間を遮断し、積分完了を行
う。AFコントローラ30は、第１及び第２の積分完了を示
すパルス幅よりも若干長い周期でこのADT信号を繰り返
しセンスすることで、“Low"レベルの信号が続けて出力
されていることを検出し、全アイランドの積分が完了し
たことを認識し得るものである。

この時点で全アイランドの光電変換素子列16a〜16cの
蓄積部には後段のアナログ信号処理部176に適したレベ
ルの電荷量が用意され、保持された状態となる。

次に、AFコントローラ30はデータ要求信号となるSHM
信号をAFセンサー17に供給する。このSHM信号は、第10
図のI/O制御部175を介し、各CCD積分時間制御部171〜17
3及びCCDクロック発生部174に供給される。第17図のタ
イムチャートに示すように、全アイランドでSHM信号の
供給以前にCCD積分時間制御部171〜173により積分動作
が自動的に完了している場合には、CCD積分時間制御部1
71〜173はこのSHM信号に対して動作しない。一方、CCD
クロック発生部174は、このSHM信号により内部カウンタ
を初期化し、この時点から入力パルスCPのカウントを開
始すると共に、転送クロックφ_１を“High"レベルに、
転送クロックφ_２を“Low"レベルにセットし、まずシフ
トゲートパルスSH2を供給する。このシフトゲートパル
スSH2の印加により第２アイランドの各蓄積部ST2に保持
された電荷が第２アイランドのシフトレジスタSR2へ移
送される。シフトゲートパルスSH2の印加完了後、転送
クロックφ₁,φ_２が再開され、この転送クロックφ₁,φ
_２に同期して順次CCDのシフトレジスタSR2は、第２アイ
ランドの光電変換部で発生された光電荷を出力信号OS2
として転送する。CCDクロック発生部174は、このCCDの
転送クロック数をカウントし、アナログ信号処理部176
に送る。さらに、第13図に示した７〜９番画素であるCC
D暗時出力画素からのアナログ信号出力時に、この暗時
出力レベルをA/D変換基準電圧Vrefにクランプさせるべ
く、アナログ信号処理部176にレベルクランプ用の制御
信号を供給する。

このアナログ信号処理部176の詳細を第20図に、その
動作タイミングを第21図に示す。アナログ信号処理部17
6は、各光電変換素子列16a〜16cの出力信号OS1〜OS3を
受け入れるバッファ71〜73を備え、各バッファ71〜73の
出力のうち、いずれか１つが出力タイミングに応じてア
ナログスイッチAS1〜AS3にて選択されて、AGCアンプ74
に入力される。AGCアンプ74の出力はサンプルホールド
回路75にてサンプルホールドされ、レベルクランプ回路
76にて基準電圧Vrefに基準レベルをクランプされ、出力
信号Vosとして出力される。レベルクランプ回路76は、C
CDクロック発生部174からレベルクランプ用の制御信号C
E1、CE2、ARS3、ARS4、CL1、CL2を供給される。

また、CCDクロック発生部174はADT信号をI/O制御部17
5を介して出力する。このADT信号はCCDデータの一画
素、一画素の切替わりを示す信号として出力され、A/D
変換部31はこのADT信号の立ち下がりでA/D変換を開始す
る。これらのCCD転送クロックφ₁,φ_２及びこれに同期
した各信号の動作を示すタイムチャートを第22図に示
す。なお、このADT信号は、第17図（ａ）に示すよう
に、各アイランドの積分完了時点を示す立ち下がりパル
スの出力時と、ICG及びSHM信号ラインを用いたデジタル
データ出力時と、有効画素出力時にのみCCD転送クロッ
クに同期した信号として出力され、無効画素出力時には
CCDクロック発生部174内でのカウンタの値によりマスキ
ングされ、出力されない。このため、AFコントローラ30
の側では、有効画素が無効画素かの判別を行うことなく
A/D変換データの取り込みが可能となる。

こうして、第２アイランドで光電変換された画像信号
が出力信号Vosとして基準部、参照部の順で出力され
る。この画像信号は、第２アイランドの積分時間中に発
生した暗時出力レベルを基準電圧Vrefにクランプされた
出力となる。次に第１アイランドで光電変換された画像
信号を読み出す必要がある。そこで、第22図に示すよう
に、第２アイランドにおける参照部出力の第48番目の画
素データの出力時のクロックφ_１が“High"レベルの位
相でSH1信号を発生する。このタイミングもCCDクロック
発生部174内のカウンタの値により導き出される。この
時点でSH1信号を発生するのは、CCD出力の先頭に、第13
図に示すように画素を持たない空送り画素が存在するた
めで、この空送り画素の出力時間を短縮するためであ
る。このSH1信号の発生後、第２アイランドにおける参
照部の52番目の画素データの出力が完了すると、CCDク
ロック発生部174はアナログ信号処理部176におけるアナ
ログスイッチAS2の開閉制御用のAS2信号を“High"レベ
ルから“Low"レベルに、AS1信号を“Low"レベルから“H
igh"レベルに切り替え、第１アイランドのデータをアナ
ログ信号処理部176へ供給する。この後は第２アイラン
ドのデータ出力時と同様に、暗時出力のサンプルホール
ドを行った後、アナログ信号Voutより第１アイランドの
積分時間中に発生した暗時出力レベルをA/D変換基準電
圧Vrefにクランプされた出力として基準部、参照部の順
で出力される。次に第２アイランドから第１アイランド
への出力切換時と全く同様の処理を行うことで、第１ア
イランドから第３アイランドへの出力切換を行い、第３
アイランドのデータ出力を行う。以上で、データの出力
を完了し、次の積分へと移行する。

この第20図に示したアナログ信号処理部176におい
て、積分時間中及び暗時出力レベルのクランプ動作中に
おいては、出力信号Vosが不定となるため、外部に供給
する信号としては適さない。このため、これらの位相時
には、A/D変換基準電圧Vrefを温度係数の異なる抵抗で
分圧した温度データV_TEMPを出力信号VoutとするようにC
CDクロック発生部174は制御している。温度データV_TEMP
は、第10図に示す温度検出部177からアナログ信号処理
部176に供給されている。

次に、低輝度被写体に対するPD積分モードでは、低輝
度で長い積分時間を有するため、システム全体のスピー
ドを優先し、第17図（ｂ）のように、最大積分時間（10
0msec）の経過後、又は１回目のADT信号がAFセンサー17
からAFコントローラ30へ入力された時点で、AFコントロ
ーラ30からAFセンサー17にSHM信号が供給され、全アイ
ランドIS1〜IS3における積分動作が同時に完了する。こ
の点を除いては、上述のST積分モードと大略同じ動作が
なされるので、重複する説明は省略し、以上でST積分モ
ード及びPD積分モードの各動作説明を終える。

ところで、上述のAGC信号処理回路60における各アイ
ランドの電圧フラグ信号V_FLG1〜V_FLG3は、ADT信号の立
ち下がりとして出力され、AFコントローラ30に積分完了
のタイミングを認識させる。しかし、AFコントローラ30
はADT信号によりいずれかのアイランドで積分完了動作
がなされたことを認識し得るに過ぎず、その積分完了動
作のなされたアイランドがどのアイランドであるかにつ
いては、ADT信号のみから認識することはできない。そ
こで、後のデータダンプ時のデジタルデータを用いて、
各アイランドの積分完了の順番をAFコントローラ30に認
識させる。これによって、AFコントローラ30は、各アイ
ランドでの積分完了のタイミングと、積分完了の順番と
を知ることができ、これらの情報に基づいて、積分時間
中及び焦点検出演算中のレンズ移動量の補正を行うこと
ができる。つまり、自動焦点調節のためのレンズ移動時
においては、AFセンサー17による積分時点と、AFセンサ
ー17の有効画素出力に基づく焦点検出演算の結果、さら
なるレンズ駆動量が算出された時点との間には時間差が
あり、この間のレンズ移動量の補正を行う必要がある。
積分完了時点が各アイランド毎に異なるST積分モードで
は、レンズ移動量の補正量は各アイランド毎に異なる。

以下、第23図のタイムチャートを用いてレンズ駆動中
の焦点検出動作について説明する。今、レンズが等速で
駆動されている状態においては、AFセンサー17上に投影
される像も、そのレンズ駆動に従って随時遷移した像が
投影され、その像間隔も遷移した像間隔が算出される
が、その像間隔は被写体輝度に変化が無い限り、そのAF
センサー17の積分区間の中点で得られる像間隔と一致す
る。今、時刻t₀から積分を開始され、時刻t₁で第１アイ
ランド、時刻t₂で第３アイランド、時刻t₃で第２アイラ
ンドの積分がそれぞれ完了したとすると、時刻t₄で算出
される焦点検出演算の結果は、各アイランドで異なる時
点での像間隔を元にしたデフォーカス量df₁〜df₃として
算出される。つまり、第１アイランドでは時刻I1＝（t₀
＋t₁）/2、第２アイランドでは時刻I2＝（t₀＋t₃）/2、
第３アイランドでは時刻I3＝（t₀＋t₂）/2の時点での像
間隔を元に、各アイランド毎にそのデフォーカス量df₁
〜df₃が算出される。この値df₁〜df₃に基づいて駆動パ
ルス数に換算すると、それぞれN1〜N3が算出される。と
ころが、ここで算出された駆動パルス数N1〜N3はそれぞ
れ前述の各アイランド別の積分中心（積分区間の中点の
時刻I1〜I3）での必要駆動パルス数であるため、これを
まず焦点検出演算完了時点t₄での残り駆動パルス数R1〜
R3に換算する必要がある。そこで、時刻t₀,t₁,t₂,t₃の
それぞれにおけるレンズ駆動量を示すパルスカウント値
をカウンタレジスタCT（１）〜CT（４）にメモリーして
おく必要がある。各点でのレンズ駆動量を示すパルスカ
ウント値をＰ（t₀）、Ｐ（t₁）、Ｐ（t₂）、Ｐ（t₃）、
現状でのレンズ駆動量を示すパルスカウント値をＰ
（t₄）とすると、各アイランドIS1〜IS3での残り駆動パ
ルス数R1〜R3は、各積分中心I1〜I3から焦点検出演算完
了時点t₄までにそれぞれ駆動されたパルスカウント値
を、焦点検出演算により算出された駆動パルス数N1〜N3
から差し引いた値となり、それぞれ次式のようになる。

R1＝N1＋Ｐ（t₄）−｛Ｐ（t₀）＋Ｐ（t₁）｝/2 R2＝N2＋Ｐ（t₄）−｛Ｐ（t₀）＋Ｐ（t₃）｝/2 R3＝N3＋Ｐ（t₄）−｛Ｐ（t₀）＋Ｐ（t₂）｝/2 こうして初めて同一ポイントから見た各アイランドIS
1〜IS3のデフォーカス量（この時点ではパルスカウント
数R1〜R3に換算されている）が算出され、各アイランド
IS1〜IS3のうち、どのアイランドのデフォーカス量に従
いレンズ駆動を行うか、この時点で判別される。

第23図のタイムチャートでは先に説明を加えたよう
に、AFセンサー17とAFコントローラ30の間を伝送される
ICG信号、SHM信号と、AFセンサー17中の電圧フラグ信号
V_FLG1〜V_FLG3の変化を示している。

ここで、各アイランドの積分完了信号はタイミングと
しては、ADT信号の立ち下がり時点として、AFコントロ
ーラ30に認識され、さらにADT信号の３回の“Low"レベ
ルへの変化を検出し、その後、ADT信号が“Low"レベル
の状態で保持されていることを検出して、全アイランド
の積分完了をAFコントローラ30は認識する。この時点で
電圧フラグ信号V_FLG1〜V_FLG3の全ては反転し、I/O制御
部175に設けられた６つのＤフリップフロップFF12,FF1
3,FF21,FF23,FF31,FF32に積分完了の順がメモリーされ
る。第23図に示す動作例では、時刻t₁にて電圧フラグ信
号V_FLG1が“High"レベルから“Low"レベルに反転し、こ
のとき、ＤフリップフロップFF21、FF31のクロック入力
CKが“Low"レベルから“High"レベルに立ち上がって、
そのデータ入力Ｄに印加された電圧フラグ信号V_FLG2,V
_FLG3の“High"レベルの信号が各出力Ｑにラッチされ
る。これによって、ＤフリップフロップFF21、FF31は第
１アイランドの積分完了時点が第２、第３アイランドの
積分完了時点よりも早いことをメモリーする。次に、時
刻t₂にて電圧フラグ信号V_FLG3が“High"レベルから“Lo
w"レベルに反転し、このとき、ＤフリップフロップFF1
3、FF23のクロック入力CKが“Low"レベルから“High"レ
ベルに立ち上がって、そのデータ入力Ｄに印加された電
圧フラグ信号V_FLG1の“Low"レベルの信号と、電圧フラ
グ信号V_FLG2の“High"レベルの信号が各出力Ｑにラッチ
される。これによって、ＤフリップフロップFF13、FF23
は第３アイランドの積分完了時点が第１アイランドの積
分完了時点よりも遅く、第２アイランドの積分完了時点
よりも早いことをメモリーする。さらに、時刻t₃にて電
圧フラグ信号V_FLG2が“High"レベルから“Low"レベルに
反転し、このとき、ＤフリップフロップFF12、FF32のク
ロック入力CKが“Low"レベルから“High"レベルに立ち
上がって、そのデータ入力Ｄに印加された電圧フラグ信
号V_FLG1,V_FLG3の“Low"レベルの信号が出力Ｑにラッチ
される。これによって、ＤフリップフロップFF12、FF32
は第２アイランドの積分完了時点が第１、第３アイラン
ドの積分完了時点よりも遅いことをメモリーする。

これらの６つのＤフリップフロップの出力Ｑは、各ア
イランドのゲイン情報と共にデータダンプ開始直後にデ
ジタルデータとして信号ラインICG、SHMを介してAFセン
サー17からAFコントローラ30に伝送される。

上述のレンズ移動量補正を行うためのフローチャート
を第25図に示し説明する。まず、１回目の焦点検出を開
始した場合には、レンズ駆動は無く、各カウンタレジス
タCT（Ｉ）のメモリー値は同値であるので、レンズ移動
量補正は行われず、デフォーカス量df₁〜df₃に従って、
駆動パルス数N1〜N3が算出され、そのままレンズ駆動用
のパルスカウンタにセットされ、レンズ駆動が開始され
る。その後、２回目のAFセンサー17の積分が開始され
る。第25図は、この２回目以降のレンズ駆動中のAF開始
後の処理を示している。レンズ駆動用のパルスカウンタ
はエンコーダ44からレンズ駆動量に応じたパルスが得ら
れる度に、そのパルスカウント値を１つずつデクリメン
トされる。AFコントローラ30はAFセンサー17の積分開始
時刻t₀に、まずこのパルスカウント値Ｐ（t₀）を第１の
カウンタレジスタCT（１）にメモリーした後、積分完了
を認識するためのADT信号による割込を許可し、ST積分
モード時には20msec、PD積分モード時には100msecの最
大積分時間が経過したかどうかのチェックを行い続ける
（＃１、＃２）。被写体が明るいST積分モードの場合に
は、各アイランドが次々に自動的に積分を完了し、蓄積
部STに電荷を保持する状態となり、その都度ADT信号が
“Low"レベルとなり、ADT信号による割込ルーチンが呼
び出される。このADT割込のルーチンでは、まず、ST積
分モードか、PD積分モードかの判定がなされる（＃1
5）。これは、既に説明したように、ST積分モードでは
それぞれの光電変換素子列16a〜16cのモニター出力AGCO
S1〜AGCOS3に従い、異なる積分時間で電荷蓄積され、AD
T信号は３つのアイランドIS1〜IS3がそれぞれ積分完了
するタイミングで立ち下がり、ADT信号の割込ルーチン
が呼び出されるが、PD積分モードでは最も明るいアイラ
ンドISnからのADT信号の立ち下がり時点に従い、同一の
積分時間で電荷蓄積されるため、ADT信号の割込ルーチ
ンは一度しか呼び出されないためである。

なお、この積分モードの切換については、第25図中、
＃20〜＃25に示してある。図中、TINTは積分時間を意味
する。まず、AF開始されると、光電変換素子列のイニシ
ャライズが行われた後、最大積分時間20msecのPD積分モ
ードに設定される。そして、その積分が1msec以内で終
了した場合には、PD積分の電圧フラグ信号V_FLG反転後の
積分完了動作による過剰積分量が多いために、積分モー
ドをST積分モードとして再積分を行う（＃20,＃21）。
次に積分時間が10msec以下の場合には、以後の積分モー
ドをST積分モードとし、焦点検出演算へと向かう（＃2
2,＃23）。また、全アイランドのゲイン情報が全て２倍
以上の場合には積分モードはPD積分モードのままで最大
積分時間を100msecに変更し、焦点検出演算に向かう
（＃24,＃25）。最後に、これらのどの条件も満たさな
い場合には、積分モードはそのままで焦点検出演算に向
かう。

これらの積分モードの切換は、光電変換素子列の積分
が終了する度に行われ、一度ST積分モードとなった場
合、すなわち積分時間が10msec以下となった場合には、
全アイランドの積分時間が20msecとなり、ゲインが２倍
以上となるまで、そのST積分モードを継続し、一度PD積
分モードとなった場合、すなわち全アイランドが積分時
間20msecでゲインが２倍以上となった場合には、１つの
アイランドの積分時間が10msecを切るまでPD積分モード
を継続する。

このように、一度その積分モードに突入した場合、そ
の積分モードが継続されるように切換条件にヒステリシ
スを設けることで、同一積分モードで安定したデータが
得られる。

まず、ST積分モードの場合には、第１回目のADT割込
時、第２回目のADT割込時には、割込発生時t₁,t₂の残り
駆動パルス数Ｐ（t₁）,P（t₂）を第２のカウンタレジス
タCT（２）、第３のカウンタレジスタCT（３）にそれぞ
れ格納し（＃16）、カウンタレジスタの番号Ｉを１つイ
ンクリメントした後、＃２の最大積分時間経過のチェッ
クに戻る（＃17、＃18）。３度目のADT割込が発生し、
全アイランドの積分が完了すると、第４のカウンタレジ
スタCT（４）にそのときの残り駆動パルス数Ｐ（t₃）を
格納した後、データダンプを開始するべくSHM信号の供
給（＃３）へと進む。

一方、PD積分モード時には最初のADT割込発生時に全
アイランドの積分完了動作がなされるので、ADT信号の
割込が生じた場合には第２、第３及び第４のカウンタレ
ジスタCT（２）〜CT（４）にADT割込発生時刻ｔでのパ
ルスカウント値Ｐ（ｔ）をメモリーした後（＃19）、デ
ータダンプのためのSHM信号の供給（＃３）へと進む。
一方、＃２で最大積分時間が経過しても全アイランドの
積分が完了しない場合には、＃３でデータダンプのため
のSHM信号の供給を行い、＃４でADT信号が“Low"レベル
となっていることを認識し、＃５〜＃７で第２〜第４カ
ウンタレジスタCT（２）〜CT（４）のうち、まだメモリ
ーされていないレジスタに、その時点でのパルスカウン
ト値をメモリーして、データダンプ（＃８）に進む。

次にAFセンサー17は、ADT信号に同期して信号ラインI
CG、SHMからAGCデータと、各アイランドの積分完了順を
示すデジタルデータを出力するので、AFコントローラ30
はそのデジタルデータを入力する。その後、AFセンサー
17から各光電変換素子16a〜16cのアナログ信号出力が、
アナログ信号ラインVoutより出力されるので、AFコント
ローラ30はADT信号に同期して、このアナログ信号出力
をA/D変換し、順次入力する（＃８）。AFセンサー17か
らの全出力をA/D変換し、データ入力が完了すると、こ
の光電変換素子列16a〜16cの出力に従い、各アイランド
毎に焦点検出演算を行い、各アイランドのデフォーカス
量d1〜df3の算出を行う（＃９）。次に、各アイランド
の算出されたデフォーカス量df1〜df3に対してレンズ駆
動中の移動分補正を行うべく、AFセンサー17からのデジ
タルデータに基づいて、各アイランドの積分完了順を判
定する（＃10）。次に、各アイランド毎に算出されたデ
フォーカス量df1〜df3をレンズデータ（変換係数K_L）を
用いて駆動パルス数N1〜N3に変換する（＃11）。次に、
各アイランドの積分中心I1〜I3からこの焦点検出演算完
了までの駆動パルス数を算出する。これは各アイランド
の積分完了順より第２〜第４のカウンタCT（２）〜CT
（４）のうちいずれか１つCT（Ｉ）を選択し、レンズ移
動補正量ΔＮ（Ｉ）＝CT（５）−｛CT（１）＋CT
（Ｉ）｝/2をそれぞれ算出する。このΔＮ（Ｉ）の符号
は負である。第23図の動作例では、第１、第２、第３ア
イランドの駆動パルス数N1、N2、N3に対するレンズ移動
補正量ΔＮ（Ｉ）は、ΔＮ（２）、ΔＮ（４）、ΔＮ
（３）となる。このレンズ移動補正量ΔＮ（Ｉ）を各ア
イランドの駆動パルス数N1〜N3に加えて、各アイランド
の残り駆動パルスR1〜R3を算出する（＃12）。そして、
これらの残り駆動パルス数R1〜R3より、次のレンズ駆動
のための駆動パルス数R0を選択する（＃13）。この駆動
パルス数R0に応じて、レンズ駆動（＃14）を行い、次回
のCCD積分（＃１）を開始する。

［発明の効果］本発明は上述のように、撮影画面の複数の領域につい
て焦点検出を行うための複数個の電荷蓄積型の光電変換
素子列を備えるTTL方式の自動焦点調節装置において、
各光電変換素子列に入射する光量に応じて各光電変換素
子列の電荷蓄積時間を個別に制御し、レンズ駆動中の焦
点検出時におけるデフォーカス量算出手段の出力を補正
する補正手段に、各光電変換素子列の電荷蓄積のタイミ
ングを示す情報を知らせるようにしたので、レンズ駆動
中に焦点検出動作を行っても、各焦点検出領域について
電荷蓄積時間帯とデフォーカス量算出時点との時間差を
個別に求めることができ、したがって、各焦点検出領域
についてレンズ駆動量の補正を個別に行うことができる
という効果がある。

また、本発明の自動焦点調節装置を、光電変換用の第
１のチップと演算処理用の第２のチップとで構成する場
合には、いずれかの領域の電荷蓄積動作が完了する度
に、そのタイミングを１ライン上のパルス信号により告
知し、全ての電荷蓄積動作の完了後に、各パルス信号が
どの領域に対応していたかを示すデータをシリアルに伝
送するように構成すれば、チップ間を結ぶ信号ラインの
本数を少なくすることができるので好都合である。

【図面の簡単な説明】

第１図は本発明の概略構成図、第２図は本発明の自動焦
点調節装置の一実施例としての自動焦点カメラにおける
焦点検出光学系の斜視図、第３図は同上の焦点検出光学
系の原理説明図、第４図は同上のカメラにおけるファイ
ンダー内表示を示す図、第５図は同上の焦点検出光学系
における光電変換装置に用いるCCDチップの詳細を示す
説明図、第６図は同上のCCDチップにおける基準部の分
割領域を示す説明図、第７図は同上のCCDチップにおけ
る中央部の詳細を示す説明図、第８図は同上のCCDチッ
プにおける各分割領域についてのシフト量を示す説明
図、第９図は同上の光電変換装置を実現するAFセンサー
とAFコントローラのブロック回路図、第10図は同上のAF
センサーのブロック回路図、第11図は同上に用いる光電
変換素子列の要部構成を示す図、第12図は同上のＣ−
Ｃ′線についての断面図、第13図は同上の光電変換素子
列の全体構成を示す図、第14図乃至第16図は同上の光電
変換装置の異なる積分モードを示す説明図、第17図
（ａ）は同上の光電変換装置のST積分モードとデータダ
ンプモードの動作波形図、第17図（ｂ）は同上の光電変
換装置のPD積分モードとデータダンプモードの動作波形
図、第18図は同上のAFセンサーに用いるAGC信号処理回
路の回路図、第19図は同上の動作波形図、第20図は同上
のAFセンサーに用いるアナログ信号処理部の回路図、第
21図及び第22図は同上の動作波形図、第23図は同上のAF
センサーとAFコントローラ間の信号伝送を説明するため
の動作波形図、第24図は同上のAFセンサーに用いる積分
完了順序記憶回路の回路図、第25図は同上のAFコントロ
ーラの要部動作を示すフローチャートである。１は撮影レンズ、2a,2b,2cは光電変換素子列、３はデフ
ォーカス量算出手段、４は補正手段、５はレンズ駆動手
段、６は電荷蓄積制御手段、７はタイミング告知手段で
ある。

フロントページの続き (56)参考文献特開昭62−189415（ＪＰ，Ａ) 特開昭62−269913（ＪＰ，Ａ) 特開平１−189619（ＪＰ，Ａ) 特開昭62−188918（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】撮影レンズと、撮影レンズを通過した光像
を受光する複数の電荷蓄積型の光電変換素子列と、各光
電変換素子列の出力より撮影画面の複数の領域のデフォ
ーカス量を算出するデフォーカス量算出手段と、レンズ
駆動中の焦点検出時にデフォーカス量算出手段の出力を
補正する補正手段と、補正手段の出力に基づいて撮影レ
ンズを駆動するレンズ駆動手段とを備える自動焦点調節
装置において、各光電変換素子列に入射する光量に応じ
て各光電変換素子列の電荷蓄積時間を個別に制御する電
荷蓄積制御手段を備え、電荷蓄積制御手段は各光電変換
素子列の電荷蓄積のタイミングを示す情報を補正手段に
知らせるタイミング告知手段を含むことを特徴とする自
動焦点調節装置。
【請求項２】電荷蓄積制御手段は各光電変換素子列の電
荷蓄積動作を同時に開始する手段であり、電荷蓄積制御
手段に含まれるタイミング告知手段は各光電変換素子列
の電荷蓄積完了のタイミングを告知する手段であること
を特徴とする請求項１記載の自動焦点調節装置。
【請求項３】複数の光電変換素子列と電荷蓄積制御手段
は第１のチップに含まれ、デフォーカス量算出手段と補
正手段は第２のチップに含まれ、電荷蓄積制御手段に含
まれるタイミング告知手段は第１及び第２のチップ間を
結ぶ１ラインを介して伝送されるパルス信号により電荷
蓄積完了のタイミングを順次告知する手段であることを
特徴とする請求項２記載の自動焦点調節装置。
【請求項４】第１のチップは、電荷蓄積完了順序を記憶
する順序記憶手段と、順序記憶手段に記憶された電荷蓄
積完了順序をシリアルデータとして第２のチップに伝送
するシリアル出力手段を含むことを特徴とする請求項３
記載の自動焦点調節装置。