JP2625158B2 - Interface circuit - Google Patents
Interface circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置間を接続するインタフエース
回路に係り、特に少ない信号線数でデータ転送を実施す
る装置間インタフエース回路に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an interface circuit for connecting data processing devices, and more particularly to an interface circuit for performing data transfer with a small number of signal lines. .
従来、この種の装置間インタフエース回路では、送信
すべきデータ量のビツト数に対した信号線を用意し、デ
ータを並列に転送することにより装置を結合していた。Heretofore, in this type of inter-device interface circuit, signal lines corresponding to the number of bits of the amount of data to be transmitted have been prepared, and the devices have been coupled by transferring data in parallel.
上述した従来の装置間インタフエース回路は、データ
量に対応した信号線を持つていたため信号線の数が多
く、信号線の数だけ必要となる送受信回路のハードウエ
ア量も多いという課題があり、高価格なインタフエース
回路となつた。また、複数のデータを並列に転送するた
め、信号間の伝ぱんに時間差が生じ（これをスキユーと
いう）、このため転送の繰り返し周期が高速にできない
という課題があつた。The conventional inter-device interface circuit described above has a problem that the number of signal lines is large because it has signal lines corresponding to the data amount, and the amount of hardware of the transmitting and receiving circuits required by the number of signal lines is also large, It became a high-priced interface circuit. Further, since a plurality of data are transferred in parallel, a time difference occurs in the propagation between the signals (this is called skew), so that there is a problem that the repetition period of the transfer cannot be made high.
〔課題を解決するための手段〕 本発明のインタフエース回路は、データ処理装置間を
接続するインタフエース回路において、送出データを複
数のビツト群に分割する手段と、この手段により分割さ
れたデータ各々に対応して設けられそのデータを並直列
変換して送信する手段と、この手段によつて得られたシ
リアルデータを転送する手段と、この手段により転送さ
れたデータを受信し直並列変換する手段と、この手段に
より並列に変換されたデータを受信しスタツクする手段
と、各スタツク手段の情報を同期して取り出す手段を有
するものである。[Means for Solving the Problems] An interface circuit according to the present invention comprises, in an interface circuit connecting data processing devices, means for dividing transmission data into a plurality of bit groups, and each of the data divided by this means. Means for parallel-to-serial conversion of the data, means for transmitting the serial data obtained by this means, means for receiving the data transferred by this means and for serial-parallel conversion And means for receiving and stacking the data converted in parallel by this means, and means for synchronously extracting the information of each stack means.
本発明においては、データをグループ毎に各々独立に
シリアルに転送する。In the present invention, data is serially transferred independently for each group.
以下、図面に基づき本発明の実施例を詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図は本発明の一実施例を示すブロツク図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.
図において、１は送信回路、２は受信回路で、ｎバイ
トのデータをこの送信回路１より受信回路２に送出する
ように構成されている。３は処理回路である。４はデー
タ・レジスタ、51,52……5nは１バイト並列転送パス
で、これらは送出データを複数のビツト群に分割する分
割手段を構成している。61,62……6nは並直列変換回路
で、この並直列変換回路61〜6nは上記分割手段により分
割されたデータ各々に対応して設けられそのデータを並
直列変換して送信する送信手段を構成している。71,72
……7nは直列転送パスで、この直列転送パス71〜7nは上
記送信手段によつて得られたシリアルデータを転送する
転送手段を構成している。81,82……8nは直並列変換回
路で、この直並列変換回路81〜8nは上記転送手段により
転送されたデータを受信し直並列変換する直並列変換手
段を構成している。91,92……9nは１バイトスタツク回
路で、この１バイトスタツク回路91〜9nは上記直並列変
換手段により並列に変換されたデータを受信しスタツク
する手段を構成している。10は同期回路、11はデータ・
レジスタで、これらは各スタツク手段の情報を同期して
取り出す手段を構成している。12はデータ・レジスタ11
の出力を入力とする処理回路である。In the figure, reference numeral 1 denotes a transmission circuit, and 2 denotes a reception circuit, which is configured to transmit n-byte data from the transmission circuit 1 to the reception circuit 2. 3 is a processing circuit. Numeral 4 is a data register, and 5 1 , 5 2 ... 5n are 1-byte parallel transfer paths, which constitute division means for dividing transmission data into a plurality of bit groups. In 6 1, 6 2 ...... 6n is parallel-serial conversion circuit, the parallel-serial converter circuit 6 1 ~6n transmits the data provided corresponding to the data, each divided by the dividing means by the serializer It constitutes transmission means. 7 1 , 7 2
...... 7n in serial transfer path, the serial transfer path 7 1 ~7n constitutes a transfer means for transferring the serial data obtained Te cowpea to the transmission means. In 8 1, 8 2 ...... 8n is serial-parallel conversion circuit, the serial-parallel conversion circuit 8 1 ~8n constitutes a serial-parallel conversion means for receiving serial-parallel converts the data transferred by said transfer means. 9 1, 9 2 ...... 9n 1 Baitosutatsuku circuit, the 1 Baitosutatsuku circuit 9 1 ～9N constitutes a means for Sutatsuku receives the converted data in parallel by the serial-parallel conversion means. 10 is a synchronous circuit, 11 is data
These registers constitute a means for synchronously extracting information of each stack means. 12 is the data register 11
Is a processing circuit that receives the output of the input.
つぎにこの図に示す実施例の動作を説明する。 Next, the operation of the embodiment shown in FIG.
まず、データ・レジスタ４は送信すべきデータをスタ
ツクしておくレジスタであり、処理回路３より送信デー
タを与えられ、そのデータを１バイト並列転送パス51〜
5nを経て各々バイトごとに並直列変換回路61〜6nに送出
する。そして、この並直列変換回路61〜6nはデータ・レ
ジスタ４から１バイト単位で並列に送られてきたデータ
を直列に変換し、直列転送パス71〜7nを介して受信回路
２に送出する。First, the data register 4 is a register for stacking data to be transmitted. The data register 4 receives transmission data from the processing circuit 3 and transfers the data to the 1-byte parallel transfer paths 51 to 1 .
Each through 5n sends each byte serializer circuit 6 1 ~6n. Then, the parallel-serial converter circuit 6 1 ～6N converts the data transmitted in parallel in units of one byte from the data register 4 in series, and sends to the receiving circuit 2 via the serial transfer path 7 1 ～7N .
つぎに、直並列変換回路81〜8nは直列転送パス71〜7n
を通して送信回路１から送られてきたデータを直列から
並列に変換し、１バイトスタツク回路91〜9nにそれぞれ
送出する。そして、この１バイトスタツク回路91〜9nは
直並列変換回路81〜8nによつて１バイト単位の並列にさ
れたデータをスタツクしておく。Then, the serial-parallel conversion circuit 8 1 ~8n the serial transfer path 7 1 ~7n
The data transmitted from the transmission circuit 1 is converted from serial to parallel and transmitted to the 1- byte stack circuits 91 to 9n. Then, the 1 Baitosutatsuku circuit 9 1 ～9N is keep Sutatsuku the data in parallel Yotsute 1 byte to serial-parallel conversion circuit 8 1 ~8n.
つぎに、同期回路10は、１バイトスタツク回路91〜9n
に全バイトのデータが揃つたかどうかをチエツクする回
路で、全バイトが揃うとデータ・レジスタ11に各々の１
バイトスタツク回路91〜9nよりデータを格納する。そし
て、このデータ・レジスタ11は転送されたデータを格納
し、処理回路12にこれを渡す。Next, the synchronization circuit 10, 1 Baitosutatsuku circuit 9 1 ～9N
Is a circuit for checking whether all the bytes of data have been collected.
Storing data from Baitosutatsuku circuit 9 1 ~9n. The data register 11 stores the transferred data and passes it to the processing circuit 12.
以上説明したように本発明は、データをグループ毎に
各々に独立にシリアルに転送することにより、少い信号
線数により転送サイクルの速いインタフエースを実現す
ることができる効果がある。また、本発明は、受信回路
に受信データを同期して取り出す手段を備えることによ
り、ケーブルの遅延時間のばらつきを意識する必要がな
い、インタフエース回路を実現することができる効果が
ある。As described above, the present invention has an effect of realizing an interface with a short transfer cycle with a small number of signal lines by independently and serially transferring data to each group. Further, according to the present invention, by providing a receiving circuit with a means for synchronously extracting received data, there is an effect that an interface circuit can be realized without having to be aware of variations in cable delay time.
図は本発明の一実施例を示すブロツク図である。 １……送信回路、２……受信回路、３……処理回路、４
……データ・レジスタ、51〜5n……１バイト並列転送パ
ス、61〜6n……並直列変換回路、71〜7n……直列転送パ
ス、81〜8n……直並列変換回路、91〜9n……１バイトス
タツク回路、10……同期回路、11……データ・レジス
タ、12……処理回路。FIG. 1 is a block diagram showing one embodiment of the present invention. 1 ... transmitting circuit, 2 ... receiving circuit, 3 ... processing circuit, 4
...... data register, 5 1 through 5n ...... 1 byte parallel transfer paths, 6 1 ~6n ...... serializer circuit, 7 1 ~7n ...... serial transfer path, 8 1 ~8n ...... P converter, 9 1 to 9n: 1-byte stack circuit, 10: synchronous circuit, 11: data register, 12: processing circuit.
Claims (1)
ス回路において、送出データを複数のビツト群に分割す
る手段と、この手段により分割されたデータ各々に対応
して設けられ該データを並直列変換して送信する手段
と、この手段によつて得られたシリアルデータを転送す
る手段と、この手段により転送されたデータを受信し直
並列変換する手段と、この手段により並列に変換された
データを受信しスタツクする手段と、各スタツク手段の
情報を同期して取り出す手段を有することを特徴とする
インタフエース回路。1. An interface circuit for connecting data processing devices, means for dividing outgoing data into a plurality of bit groups, and data provided by the means are provided in correspondence with each of the divided data, and the data is subjected to parallel / serial conversion. Means for transmitting the serial data obtained by this means, means for receiving the data transferred by this means and serial-to-parallel conversion, and means for converting the data converted in parallel by this means. An interface circuit comprising: means for receiving and stacking; and means for synchronously extracting information of each stacking means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15922688A JP2625158B2 (en) | 1988-06-29 | 1988-06-29 | Interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15922688A JP2625158B2 (en) | 1988-06-29 | 1988-06-29 | Interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0210460A JPH0210460A (en) | 1990-01-16 |
| JP2625158B2 true JP2625158B2 (en) | 1997-07-02 |
Family
ID=15689096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15922688A Expired - Fee Related JP2625158B2 (en) | 1988-06-29 | 1988-06-29 | Interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2625158B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3496294B2 (en) * | 1994-11-07 | 2004-02-09 | 株式会社リコー | Serial data transfer device |
-
1988
- 1988-06-29 JP JP15922688A patent/JP2625158B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0210460A (en) | 1990-01-16 |
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Legal Events
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