JP2620528B2 - ネストカスコード入出力段を有する絶縁ゲート電界効果トランジスタの電流ミラー増幅器 - Google Patents
ネストカスコード入出力段を有する絶縁ゲート電界効果トランジスタの電流ミラー増幅器Info
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Classifications
-
- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
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Description
【０００１】
【産業上の利用分野】本発明は絶縁ゲート電界効果トラ
ンジスタで構成される電流ミラー増幅器に関し、特に、
ネストカスコード（nested-cascode) 入出力手段で構成
される電流ミラー増幅器に関するものである。
ンジスタで構成される電流ミラー増幅器に関し、特に、
ネストカスコード（nested-cascode) 入出力手段で構成
される電流ミラー増幅器に関するものである。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタ（以
下、“ＩＧＦＥＴ”とする）を使用した一番簡単な電流
ミラー増幅器（以下、“ＣＭＡ”とする）の構造は、た
いていＣＭＡの入出力端子にそれぞれ接続されるそれぞ
れのドレイン電極と、ＣＭＡの共通端子に接続されるそ
れぞれのソース電極と、相互接続点を有するそれぞれの
ゲート電極とを有する相互に類似している第１及び第２
ＩＧＦＥＴを使用する。第１ＩＧＦＥＴはＣＭＡの入力
端子から第１及び第２ＩＧＦＥＴのゲート電極間の相互
接続点の接続によるドレイン−ゲート帰還が提供され
る。ＩＧＦＥＴは、バイポーラトランジスタのような電
流制御素子でない電荷制御素子である。したがって、Ｉ
ＧＦＥＴを使用するこのようなＣＭＡ構造では、バイポ
ーラトランジスタを使用する構造的に類似したＣＭＡと
対照してみるとき、何の静的帰還電流エラーも存在する
ことはない。
下、“ＩＧＦＥＴ”とする）を使用した一番簡単な電流
ミラー増幅器（以下、“ＣＭＡ”とする）の構造は、た
いていＣＭＡの入出力端子にそれぞれ接続されるそれぞ
れのドレイン電極と、ＣＭＡの共通端子に接続されるそ
れぞれのソース電極と、相互接続点を有するそれぞれの
ゲート電極とを有する相互に類似している第１及び第２
ＩＧＦＥＴを使用する。第１ＩＧＦＥＴはＣＭＡの入力
端子から第１及び第２ＩＧＦＥＴのゲート電極間の相互
接続点の接続によるドレイン−ゲート帰還が提供され
る。ＩＧＦＥＴは、バイポーラトランジスタのような電
流制御素子でない電荷制御素子である。したがって、Ｉ
ＧＦＥＴを使用するこのようなＣＭＡ構造では、バイポ
ーラトランジスタを使用する構造的に類似したＣＭＡと
対照してみるとき、何の静的帰還電流エラーも存在する
ことはない。
【０００３】一番簡単なこのようなＣＭＡ構造におい
て、第１ＩＧＦＥＴはドレイン−ゲート帰還接続により
自動調節されるソース−ゲート電位を有する“マスタ”
トランジスタで、第２ＩＧＦＥＴは“マスタ”トランジ
スタのソース−ゲート電位と共に調節されるソースゲー
ト電位を有する“スレーブ”トランジスタである。ＩＧ
ＦＥＴは正常にバイポーラトランジスタよりアーリ効果
（Early effect) に影響を受ける。そこで、“マスタ”
及び“スレーブ”トランジスタとしてＩＧＦＥＴを使用
するＣＭＡにおいて、時々“スレーブ”トランジスタは
カスコード出力段で共通ゲート増幅器トランジスタが続
く共通ソース増幅器トランジスタとして使用される。Ｉ
ＧＦＥＴを使用するさらに複雑なＣＭＡでも帰還によっ
て調節される“マスタ”トランジスタを識別できるの
で、ＣＭＡの入力電流に比例する各ＣＭＡの出力電流を
伝導させるために、ＣＭＡの入力電流とこれによって調
節されるそれぞれの“スレーブ”トランジスタを伝導さ
せる。
て、第１ＩＧＦＥＴはドレイン−ゲート帰還接続により
自動調節されるソース−ゲート電位を有する“マスタ”
トランジスタで、第２ＩＧＦＥＴは“マスタ”トランジ
スタのソース−ゲート電位と共に調節されるソースゲー
ト電位を有する“スレーブ”トランジスタである。ＩＧ
ＦＥＴは正常にバイポーラトランジスタよりアーリ効果
（Early effect) に影響を受ける。そこで、“マスタ”
及び“スレーブ”トランジスタとしてＩＧＦＥＴを使用
するＣＭＡにおいて、時々“スレーブ”トランジスタは
カスコード出力段で共通ゲート増幅器トランジスタが続
く共通ソース増幅器トランジスタとして使用される。Ｉ
ＧＦＥＴを使用するさらに複雑なＣＭＡでも帰還によっ
て調節される“マスタ”トランジスタを識別できるの
で、ＣＭＡの入力電流に比例する各ＣＭＡの出力電流を
伝導させるために、ＣＭＡの入力電流とこれによって調
節されるそれぞれの“スレーブ”トランジスタを伝導さ
せる。
【０００４】ＣＭＡに使用されるＩＧＦＥＴはエンハン
スメントモードトランジスタであるので、スレーブＩＧ
ＦＥＴは伝導、あるいは“遮断”を切り抜けることがで
きる。マスタ及びスレーブＩＧＦＥＴのチャネル電流対
ソース−ゲート電位特性の整合あるいは比率は素子がよ
り増加形につくられるか、あるいは特性上遮断とは距離
が遠いほど一層よい傾向がある。これら特性の近接した
整合あるいは比率はよりよい電流ミラー動作に対する否
定としての正弦波である。ＣＭＡでマスタ及びスレーブ
ＩＧＦＥＴがさらに増加形につくられるか、あるいは特
性上遮断とは距離が遠いほど閾電圧ＶT またはチャネル
を通じるなんらの伝導を維持するのに必要なソース−ゲ
ート電位は少なくとも１Ｖ、そしてよい幾Ｖに上昇す
る。上述したようにＩＧＦＥＴを使用する一番簡単なＣ
ＭＡ構成で、増加するＶT はＣＭＡ動作に必要な共通端
子と入力端子との間の入力電位を増加させる。一般に、
ＣＭＡ動作を得るためにマスタとスレーブ素子としてＩ
ＧＦＥＴを使用したＣＭＡの共通端子と入力端子との間
の入力電位の増加はこれら素子に対してＶT が増加する
ほど明らかである。１Ｖ以上のＣＭＡの入力電位は、た
とえ電源レールの間に蓄積され得る電流モード段の数が
減少しても５Ｖ以上の電源電圧を使用するＩＧＦＥＴ集
積回路では一般的に大きな問題ではなく、電源レール間
の電流経路を追加に必要とし、望ましくない別途の電力
消耗を起こす。１Ｖ程度以上のＣＭＡの入力電位は、例
えば３Ｖ程度のより低い電源電圧を使用するＩＧＦＥＴ
集積回路では許容されることができない。３Ｖ以下の電
源電圧を使用するＩＧＦＥＴ集積回路は、特に、バッテ
リ駆動装置に対する電子設計者の注目を引いている。
スメントモードトランジスタであるので、スレーブＩＧ
ＦＥＴは伝導、あるいは“遮断”を切り抜けることがで
きる。マスタ及びスレーブＩＧＦＥＴのチャネル電流対
ソース−ゲート電位特性の整合あるいは比率は素子がよ
り増加形につくられるか、あるいは特性上遮断とは距離
が遠いほど一層よい傾向がある。これら特性の近接した
整合あるいは比率はよりよい電流ミラー動作に対する否
定としての正弦波である。ＣＭＡでマスタ及びスレーブ
ＩＧＦＥＴがさらに増加形につくられるか、あるいは特
性上遮断とは距離が遠いほど閾電圧ＶT またはチャネル
を通じるなんらの伝導を維持するのに必要なソース−ゲ
ート電位は少なくとも１Ｖ、そしてよい幾Ｖに上昇す
る。上述したようにＩＧＦＥＴを使用する一番簡単なＣ
ＭＡ構成で、増加するＶT はＣＭＡ動作に必要な共通端
子と入力端子との間の入力電位を増加させる。一般に、
ＣＭＡ動作を得るためにマスタとスレーブ素子としてＩ
ＧＦＥＴを使用したＣＭＡの共通端子と入力端子との間
の入力電位の増加はこれら素子に対してＶT が増加する
ほど明らかである。１Ｖ以上のＣＭＡの入力電位は、た
とえ電源レールの間に蓄積され得る電流モード段の数が
減少しても５Ｖ以上の電源電圧を使用するＩＧＦＥＴ集
積回路では一般的に大きな問題ではなく、電源レール間
の電流経路を追加に必要とし、望ましくない別途の電力
消耗を起こす。１Ｖ程度以上のＣＭＡの入力電位は、例
えば３Ｖ程度のより低い電源電圧を使用するＩＧＦＥＴ
集積回路では許容されることができない。３Ｖ以下の電
源電圧を使用するＩＧＦＥＴ集積回路は、特に、バッテ
リ駆動装置に対する電子設計者の注目を引いている。
【０００５】１９７６年４月２７日にＯ．Ｈ．Schade２
世に特許許与された米国特許第３，９５３，８０７号
「電流増幅器」を参考として本願明細書に示す。この特
許において、図１は電流ミラー増幅器の入力段で相互に
カスコード接続された第１及び第２ＩＧＦＥＴと、ＣＭ
Ａの出力段で相互にカスコード接続された第３及び第４
ＩＧＦＥＴとで構成されたＣＭＡを示している。第１及
び第３ＩＧＦＥＴは第２及び第４ＩＧＦＥＴのソース電
極にそれぞれ接続するドレイン電極を有するそれぞれの
カスコード接続で共通ソース増幅器接続にあり、第１及
び第３ＩＧＦＥＴのゲート電極は第１ＩＧＦＥＴのドレ
イン電極からの直接帰還によってバイアスされる。第２
及び第４ＩＧＦＥＴはＣＭＡの入力端子とＣＭＡの出力
端子にそれぞれ接続するドレイン電極を有するそれぞれ
のカスコード接続で共通ゲート増幅器接続にあり、第２
及び第４ＩＧＦＥＴのゲート電極はＣＭＡ入力端子から
の直接帰還によってバイアスされる。このような形態の
ＣＭＡに対する入力電位はしきい電圧の２倍を超える。
ただし、１Ｖ程度のＶTSを有するＩＧＦＥＴでも入力電
位は２Ｖを超えやすい。
世に特許許与された米国特許第３，９５３，８０７号
「電流増幅器」を参考として本願明細書に示す。この特
許において、図１は電流ミラー増幅器の入力段で相互に
カスコード接続された第１及び第２ＩＧＦＥＴと、ＣＭ
Ａの出力段で相互にカスコード接続された第３及び第４
ＩＧＦＥＴとで構成されたＣＭＡを示している。第１及
び第３ＩＧＦＥＴは第２及び第４ＩＧＦＥＴのソース電
極にそれぞれ接続するドレイン電極を有するそれぞれの
カスコード接続で共通ソース増幅器接続にあり、第１及
び第３ＩＧＦＥＴのゲート電極は第１ＩＧＦＥＴのドレ
イン電極からの直接帰還によってバイアスされる。第２
及び第４ＩＧＦＥＴはＣＭＡの入力端子とＣＭＡの出力
端子にそれぞれ接続するドレイン電極を有するそれぞれ
のカスコード接続で共通ゲート増幅器接続にあり、第２
及び第４ＩＧＦＥＴのゲート電極はＣＭＡ入力端子から
の直接帰還によってバイアスされる。このような形態の
ＣＭＡに対する入力電位はしきい電圧の２倍を超える。
ただし、１Ｖ程度のＶTSを有するＩＧＦＥＴでも入力電
位は２Ｖを超えやすい。
【０００６】米国特許第３，９５３，８０７号の構成に
おいて、ＩＧＦＥＴを使用したＣＭＡの動作に必要な静
止（quiescent)動作入出力電位を減少させようとする所
望が久しい間あってきているのが明白である。この特許
において、図２は図１のＣＭＡの変形を示すもので、自
己バイアスされる第２ＩＧＦＥＴが電流の順方向伝導の
ために直列接続接合タイオードに代替される。この直列
接続の接合ダイオードにかかる電圧降下は自己バイアス
されるＩＧＦＥＴのソース−ゲート電圧ＶGSより低いの
で、第４ＩＧＦＥＴのソース−フォロアの作用は第３Ｉ
ＧＦＥＴにそのＶGSより小さいソース−ドレイン電圧Ｖ
DSを配置させる。このように、その共通ソース増幅器ト
ランジスタのＶDSがＶGSより小さく動作されるカスコー
ドをトランジスタ回路の設計者は“ネスト（nested) ”
カスコードと称する。自己バイアスされるＩＧＦＥＴの
ソース−ゲート電圧ＶGSより低いこの直列接続接合ダイ
オードにかかる電圧降下は、もしＩＧＦＥＴのＶTSが非
常に小さい場合は、“ネスト”カスコード出力段を有す
るＣＭＡの入力電圧が減少する結果をもたらす。
おいて、ＩＧＦＥＴを使用したＣＭＡの動作に必要な静
止（quiescent)動作入出力電位を減少させようとする所
望が久しい間あってきているのが明白である。この特許
において、図２は図１のＣＭＡの変形を示すもので、自
己バイアスされる第２ＩＧＦＥＴが電流の順方向伝導の
ために直列接続接合タイオードに代替される。この直列
接続の接合ダイオードにかかる電圧降下は自己バイアス
されるＩＧＦＥＴのソース−ゲート電圧ＶGSより低いの
で、第４ＩＧＦＥＴのソース−フォロアの作用は第３Ｉ
ＧＦＥＴにそのＶGSより小さいソース−ドレイン電圧Ｖ
DSを配置させる。このように、その共通ソース増幅器ト
ランジスタのＶDSがＶGSより小さく動作されるカスコー
ドをトランジスタ回路の設計者は“ネスト（nested) ”
カスコードと称する。自己バイアスされるＩＧＦＥＴの
ソース−ゲート電圧ＶGSより低いこの直列接続接合ダイ
オードにかかる電圧降下は、もしＩＧＦＥＴのＶTSが非
常に小さい場合は、“ネスト”カスコード出力段を有す
るＣＭＡの入力電圧が減少する結果をもたらす。
【０００７】より低いＶT のＩＧＦＥＴを有する直列接
続の接合ダイオードは、単に１Ｖ程度のＶT を有するＩ
ＧＦＥＴのＶGSより数十分の数Ｖ程度の入力電位を有す
るＣＭＡを得るために単一の結合ダイオードあるいは直
列接続のショットキー障壁ダイオードにも代替可能であ
る。ある状況下で、特に３Ｖ以下の電源電圧を使用する
集積回路において、もし“ネスト”カスコード出力段を
有するＣＭＡの入力電位がさらに減少することが可能で
あれば望ましい。
続の接合ダイオードは、単に１Ｖ程度のＶT を有するＩ
ＧＦＥＴのＶGSより数十分の数Ｖ程度の入力電位を有す
るＣＭＡを得るために単一の結合ダイオードあるいは直
列接続のショットキー障壁ダイオードにも代替可能であ
る。ある状況下で、特に３Ｖ以下の電源電圧を使用する
集積回路において、もし“ネスト”カスコード出力段を
有するＣＭＡの入力電位がさらに減少することが可能で
あれば望ましい。
【０００８】
【発明が解決しようとする課題】上述した“ネスト”カ
スコード出力段を有するＣＭＡはバイアスダイオードが
集積回路の基板にある電極を有していないので、半導体
の分離領域で製造されなければならないという点で望ま
しくない。これはある製造技術、例えば相補形金属酸化
物半導体（以下“ＣＭＯＳ”とする）技術では望ましく
ない。
スコード出力段を有するＣＭＡはバイアスダイオードが
集積回路の基板にある電極を有していないので、半導体
の分離領域で製造されなければならないという点で望ま
しくない。これはある製造技術、例えば相補形金属酸化
物半導体（以下“ＣＭＯＳ”とする）技術では望ましく
ない。
【０００９】したがって本発明の目的は、その構成にお
いて、集積回路の基板に対して電位が浮動する半導体接
合を必要とせずにＩＧＦＥＴネストカスコード入出力段
を有するＣＭＡを提供することにある。米国特許第３，
９５３，８０７号において、図６は単に１Ｖ程度のＶT
を有するＩＧＦＥＴのＶGSより数十分の数Ｖ程度の入力
電位を有するＩＧＦＥＴを使用するＣＭＡを示すもので
ある。このＣＭＡにおいて、第１及び第３ＩＧＦＥＴの
ゲート電極はＣＭＡの入力端子からの直接帰還によって
バイアスされる。第２及び第４ＩＧＦＥＴのゲート電極
は抵抗分圧器を通じるドレイン−ゲート電圧帰還を有す
る共通ソース増幅器接続で、また他のＩＧＦＥＴから形
成される基準電圧回路から約１．５ＶGSのバイアス電位
が供給される。約１．５ＶGSのバイアス電位は、この他
のＩＧＦＥＴのソースとドレイン電極との間に接続され
る抵抗分圧器の入力にかけて現われる。
いて、集積回路の基板に対して電位が浮動する半導体接
合を必要とせずにＩＧＦＥＴネストカスコード入出力段
を有するＣＭＡを提供することにある。米国特許第３，
９５３，８０７号において、図６は単に１Ｖ程度のＶT
を有するＩＧＦＥＴのＶGSより数十分の数Ｖ程度の入力
電位を有するＩＧＦＥＴを使用するＣＭＡを示すもので
ある。このＣＭＡにおいて、第１及び第３ＩＧＦＥＴの
ゲート電極はＣＭＡの入力端子からの直接帰還によって
バイアスされる。第２及び第４ＩＧＦＥＴのゲート電極
は抵抗分圧器を通じるドレイン−ゲート電圧帰還を有す
る共通ソース増幅器接続で、また他のＩＧＦＥＴから形
成される基準電圧回路から約１．５ＶGSのバイアス電位
が供給される。約１．５ＶGSのバイアス電位は、この他
のＩＧＦＥＴのソースとドレイン電極との間に接続され
る抵抗分圧器の入力にかけて現われる。
【００１０】本発明のまた他の目的は、その構成におい
て、電力を消耗する基準電圧回路あるいは抵抗電位分割
器を備える必要のないＩＧＦＥＴネストカスコード入出
力段を有するＣＭＡを提供することにある。１９８１年
４月７日にＣ．Ｆ．Wheatley二世に特許許与された米国
特許第４，２６０，９４６号“REFERENCE VOLTAGE CIRC
UIT USING NESTED DIODE MEANS" は、共通ソース増幅器
ＩＧＦＥＴと共通ゲート増幅器ＩＧＦＥＴが類似したそ
れぞれのチャネル幅対チャネル長さ（以下、“Ｗ／
Ｌ”）比を有するが、ゲート電極の下部への半導体のド
ーピングが相互に異なるＩＧＦＥＴのカスコード接続が
開示されている。したがって、それらの各チャネルを通
じる同一の電流流れに対して共通ゲート増幅器ＩＧＦＥ
Ｔは共通ソース増幅器ＩＧＦＥＴより小さいＶGSを有す
る。これは、それら電極が共に接続されるように、さら
に共通ゲート増幅器ＩＧＦＥＴのドレイン電極からの帰
還によってバイアスされるように許容する。この帰還
は、ＩＧＦＥＴの直列に接続されたチャネルにより共通
ソース増幅器ＩＧＦＥＴのソース電極と共通ゲート増幅
器ＩＧＦＥＴのドレイン電極との間に印加される電流の
直列伝導を制御する。共通ソース増幅器ＩＧＦＥＴのＶ
GSより小さい共通ゲート増幅器ＩＧＦＥＴのＶGSは、そ
のチャネルを通じる伝導のために十分なＶDSを有する共
通ソース増幅器ＩＧＦＥＴに備える。
て、電力を消耗する基準電圧回路あるいは抵抗電位分割
器を備える必要のないＩＧＦＥＴネストカスコード入出
力段を有するＣＭＡを提供することにある。１９８１年
４月７日にＣ．Ｆ．Wheatley二世に特許許与された米国
特許第４，２６０，９４６号“REFERENCE VOLTAGE CIRC
UIT USING NESTED DIODE MEANS" は、共通ソース増幅器
ＩＧＦＥＴと共通ゲート増幅器ＩＧＦＥＴが類似したそ
れぞれのチャネル幅対チャネル長さ（以下、“Ｗ／
Ｌ”）比を有するが、ゲート電極の下部への半導体のド
ーピングが相互に異なるＩＧＦＥＴのカスコード接続が
開示されている。したがって、それらの各チャネルを通
じる同一の電流流れに対して共通ゲート増幅器ＩＧＦＥ
Ｔは共通ソース増幅器ＩＧＦＥＴより小さいＶGSを有す
る。これは、それら電極が共に接続されるように、さら
に共通ゲート増幅器ＩＧＦＥＴのドレイン電極からの帰
還によってバイアスされるように許容する。この帰還
は、ＩＧＦＥＴの直列に接続されたチャネルにより共通
ソース増幅器ＩＧＦＥＴのソース電極と共通ゲート増幅
器ＩＧＦＥＴのドレイン電極との間に印加される電流の
直列伝導を制御する。共通ソース増幅器ＩＧＦＥＴのＶ
GSより小さい共通ゲート増幅器ＩＧＦＥＴのＶGSは、そ
のチャネルを通じる伝導のために十分なＶDSを有する共
通ソース増幅器ＩＧＦＥＴに備える。
【００１１】１９８６年John Wiley＆Sons社の版権所有
で、Ｒ，Gregorian とＧ．Ｃ．Temes が編集した“Anal
og MOS Integrated Circuits for Signal Precessing"
という本で、副単元4.16の"High-Performance CMOS Op-
Amps" はＩＧＦＥＴカスコードをバイアスするための回
路について記述されている。第１及び第２バイアス網Ｉ
ＧＦＥＴは相対的大きく相対的に小さい。特に４：１の
Ｗ／Ｌ比を有するチャネルをそれぞれ備える。第１及び
第２バイアス網ＩＧＦＥＴはそれぞれ実際に中間に挿入
されたインピーダンスなしにそれぞれのドレイン−ゲー
ト直接帰還により自動調節されるソース−ゲート電位Ｖ
GSを有し、別途にチャネルに印加される基準電流を伝導
させるためにチャネルを調節する。
で、Ｒ，Gregorian とＧ．Ｃ．Temes が編集した“Anal
og MOS Integrated Circuits for Signal Precessing"
という本で、副単元4.16の"High-Performance CMOS Op-
Amps" はＩＧＦＥＴカスコードをバイアスするための回
路について記述されている。第１及び第２バイアス網Ｉ
ＧＦＥＴは相対的大きく相対的に小さい。特に４：１の
Ｗ／Ｌ比を有するチャネルをそれぞれ備える。第１及び
第２バイアス網ＩＧＦＥＴはそれぞれ実際に中間に挿入
されたインピーダンスなしにそれぞれのドレイン−ゲー
ト直接帰還により自動調節されるソース−ゲート電位Ｖ
GSを有し、別途にチャネルに印加される基準電流を伝導
させるためにチャネルを調節する。
【００１２】第１バイアス網ＩＧＦＥＴは静止動作ゲー
ト電位を決定するそれのＶGSを静止動作ソース電位に基
準となるカスコードにある共通ソース増幅器ＩＧＦＥＴ
に印加し、第２バイアス網ＩＧＦＥＴは静止動作ゲート
電位を決定するそれのＶGSをカスコード接続にある共通
ソース増幅器ＩＧＦＥＴの静止動作ソース電位に基準と
なるカスコード接続にある共通ゲート増幅器ＩＧＦＥＴ
に印加する。
ト電位を決定するそれのＶGSを静止動作ソース電位に基
準となるカスコードにある共通ソース増幅器ＩＧＦＥＴ
に印加し、第２バイアス網ＩＧＦＥＴは静止動作ゲート
電位を決定するそれのＶGSをカスコード接続にある共通
ソース増幅器ＩＧＦＥＴの静止動作ソース電位に基準と
なるカスコード接続にある共通ゲート増幅器ＩＧＦＥＴ
に印加する。
【００１３】
【課題を解決するための手段】本発明によるＣＭＡは同
一の伝導形の第１，第２，第３，及び第４電界効果トラ
ンジスタ（以下、“ＦＥＴ”とする）を備える。第１及
び第２ＦＥＴはＣＭＡの入力段で相互にネストカスコー
ド接続され、第３及び第４ＦＥＴはＣＭＡの出力段で相
互にネストカスコード接続される。第２及び第４ＦＥＴ
のドレインはＣＭＡの入力端子と出力端子にそれぞれ接
続され、第１及び第３ＦＥＴのソースはＣＭＡの共通端
子に接続される。ＣＭＡの入力端子での電位は第１，第
２，第３，及び第４ＦＥＴのゲート電極の相互接続に印
加され、それらチャネルを通じる電流伝導を制御してＣ
ＭＡの動作を遂行する。第１ＦＥＴと第２ＦＥＴとの構
成上の相違は、第１ＦＥＴのソース−ゲート電圧がそれ
らそれぞれのチャネルを通じる電流の直列伝導に応答し
て第２ＦＥＴのソース−ゲート電圧を超過するように
し、第３ＦＥＴと第４ＦＥＴとの類似した構造上の相違
は第３ＦＥＴのソース−ゲート電圧がそれらそれぞれの
チャネルを通じる電流の直列伝導に応答して第４ＦＥＴ
のソース−ゲート電圧を超えるようにする。この構成に
おいての相違あるいは各ネストカスコード接続で直列に
接続されるＦＥＴチャネルの幅対長さの差異あるいはこ
の両者の差異は、各ネストカスコード接続で直列に接続
されるＦＥＴチャネルがそれぞれ誘起される半導体領域
の相互に異なるドーピングを含むことができる。
一の伝導形の第１，第２，第３，及び第４電界効果トラ
ンジスタ（以下、“ＦＥＴ”とする）を備える。第１及
び第２ＦＥＴはＣＭＡの入力段で相互にネストカスコー
ド接続され、第３及び第４ＦＥＴはＣＭＡの出力段で相
互にネストカスコード接続される。第２及び第４ＦＥＴ
のドレインはＣＭＡの入力端子と出力端子にそれぞれ接
続され、第１及び第３ＦＥＴのソースはＣＭＡの共通端
子に接続される。ＣＭＡの入力端子での電位は第１，第
２，第３，及び第４ＦＥＴのゲート電極の相互接続に印
加され、それらチャネルを通じる電流伝導を制御してＣ
ＭＡの動作を遂行する。第１ＦＥＴと第２ＦＥＴとの構
成上の相違は、第１ＦＥＴのソース−ゲート電圧がそれ
らそれぞれのチャネルを通じる電流の直列伝導に応答し
て第２ＦＥＴのソース−ゲート電圧を超過するように
し、第３ＦＥＴと第４ＦＥＴとの類似した構造上の相違
は第３ＦＥＴのソース−ゲート電圧がそれらそれぞれの
チャネルを通じる電流の直列伝導に応答して第４ＦＥＴ
のソース−ゲート電圧を超えるようにする。この構成に
おいての相違あるいは各ネストカスコード接続で直列に
接続されるＦＥＴチャネルの幅対長さの差異あるいはこ
の両者の差異は、各ネストカスコード接続で直列に接続
されるＦＥＴチャネルがそれぞれ誘起される半導体領域
の相互に異なるドーピングを含むことができる。
【００１４】
【実施例】以下、本発明の好適の実施例を添付の図面を
参照して詳細に説明する。下記の説明において、
“ｍ”，“ｎ”，“ｐ”はそれぞれ正数を代数学的に表
わすもので、“ｍ”は常に１より大きい。これら正数の
任意の二つは相互に同じであり、あるいは相互に異なる
こともできる。
参照して詳細に説明する。下記の説明において、
“ｍ”，“ｎ”，“ｐ”はそれぞれ正数を代数学的に表
わすもので、“ｍ”は常に１より大きい。これら正数の
任意の二つは相互に同じであり、あるいは相互に異なる
こともできる。
【００１５】図１に示すＣＭＡは、入力端子ＩＮ１と出
力端子ＯＵＴ１１と共通端子ＣＯＭ１とを備えている。
第１ＩＧＦＥＴ Ｑ１１はカスコード入力段の共通ソー
ス増幅器トランジスタで、この入力段で第２ＩＧＦＥＴ
Ｑ１２は共通ゲート増幅器トランジスタである。第３
ＩＧＦＥＴ Ｑ１３はカスコード出力段の共通ソース増
幅器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ
１４は共通ゲート増幅器トランジスタである。ＩＧＦＥ
Ｔ Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲート電極はノ
ードＮ１で接続される。その動作において、入力電位は
ＩＧＦＥＴ Ｑ１１及びＱ１２の直列接続されるチャネ
ルを通じて、そして共通端子ＣＯＭ１から入力端子ＩＮ
１への入力電流の流れに応答して入力端子ＩＮ１で現わ
れる。この入力電位は、実質的に中間に挿入されるイン
ピーダンスなしに直結ＤＣ１を経由してノードＮ１に印
加される。
力端子ＯＵＴ１１と共通端子ＣＯＭ１とを備えている。
第１ＩＧＦＥＴ Ｑ１１はカスコード入力段の共通ソー
ス増幅器トランジスタで、この入力段で第２ＩＧＦＥＴ
Ｑ１２は共通ゲート増幅器トランジスタである。第３
ＩＧＦＥＴ Ｑ１３はカスコード出力段の共通ソース増
幅器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ
１４は共通ゲート増幅器トランジスタである。ＩＧＦＥ
Ｔ Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のゲート電極はノ
ードＮ１で接続される。その動作において、入力電位は
ＩＧＦＥＴ Ｑ１１及びＱ１２の直列接続されるチャネ
ルを通じて、そして共通端子ＣＯＭ１から入力端子ＩＮ
１への入力電流の流れに応答して入力端子ＩＮ１で現わ
れる。この入力電位は、実質的に中間に挿入されるイン
ピーダンスなしに直結ＤＣ１を経由してノードＮ１に印
加される。
【００１６】ＩＧＦＥＴ Ｑ１１，Ｑ１２のそれぞれの
チャネルは相互に同一のＷ／Ｌ（チャネル幅対チャネル
長）比を有する。ＩＧＦＥＴ Ｑ１３，Ｑ１４はＩＧＦ
ＥＴＱ１１，Ｑ１２のＷ／Ｌ比よりｎ倍だけ大きい相互
に同一のＷ／Ｌ比を有するそれぞれのチャネルを備え
る。ＩＧＦＥＴ Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のチ
ャネルのＷ／Ｌ比の１：１：ｎ：ｎの関係をこれらチャ
ネルの近くに丸印の１とｎで表わす。第１ＩＧＦＥＴ
Ｑ１１と第３ＩＧＦＥＴ Ｑ１３のチャネルのＷ／Ｌ比
間の１：ｎ比は、入力端子ＩＮ１と出力端子ＯＵＴ１１
との間の電流利得が−ｎである図１のＣＭＡの電流制御
を決定する。これは、ＩＧＦＥＴ Ｑ１１及びＱ１３が
それぞれ図１のＣＭＡのマスタ及びスレーブトランジス
タだからである。共通端子ＣＯＭ１を通じて流れる全体
の電流は、入力端子ＩＮ１を通じて流れる入力電流と出
力端子ＯＵＴ１１を通じて流れる出力電流との和とな
り、したがって共通端子ＣＯＭ１を通じて流れる全体の
電流は入力端子ＩＮ１を通じて流れる入力電流の（ｎ＋
１）倍となる。
チャネルは相互に同一のＷ／Ｌ（チャネル幅対チャネル
長）比を有する。ＩＧＦＥＴ Ｑ１３，Ｑ１４はＩＧＦ
ＥＴＱ１１，Ｑ１２のＷ／Ｌ比よりｎ倍だけ大きい相互
に同一のＷ／Ｌ比を有するそれぞれのチャネルを備え
る。ＩＧＦＥＴ Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４のチ
ャネルのＷ／Ｌ比の１：１：ｎ：ｎの関係をこれらチャ
ネルの近くに丸印の１とｎで表わす。第１ＩＧＦＥＴ
Ｑ１１と第３ＩＧＦＥＴ Ｑ１３のチャネルのＷ／Ｌ比
間の１：ｎ比は、入力端子ＩＮ１と出力端子ＯＵＴ１１
との間の電流利得が−ｎである図１のＣＭＡの電流制御
を決定する。これは、ＩＧＦＥＴ Ｑ１１及びＱ１３が
それぞれ図１のＣＭＡのマスタ及びスレーブトランジス
タだからである。共通端子ＣＯＭ１を通じて流れる全体
の電流は、入力端子ＩＮ１を通じて流れる入力電流と出
力端子ＯＵＴ１１を通じて流れる出力電流との和とな
り、したがって共通端子ＣＯＭ１を通じて流れる全体の
電流は入力端子ＩＮ１を通じて流れる入力電流の（ｎ＋
１）倍となる。
【００１７】ＩＧＦＥＴ Ｑ１１，Ｑ１２は、米国特許
第４，２６０，９４６号でＣ．Ｆ．Wheatley二世によっ
て記述されたようなネストダイオード手段を使用する基
準電圧回路に配列され、このネストダイオード手段は本
願明細書に開示されている発明により、ＩＧＦＥＴＱ１
３，Ｑ１４のカスコード接続をバイアスするのに使用さ
れる。ＩＧＦＥＴ Ｑ１１，Ｑ１２は同一の物理寸法を
有し、そのそれぞれのゲート電極の下部への半導体のド
ーピングを除外してはすべての面で根本的に同一であ
る。これらドーピングは、ＩＧＦＥＴ Ｑ１１において
ドレイン−ソース電流が伝導される所定の程度に至るの
に必要なソース−ゲート電圧の閾電圧ＶTが、ＩＧＦＥ
Ｔ Ｑ１２の場合より正の値となるように選択される。
図１には、（標準増加形ＦＥＴ記号を使用して示すよう
に）相対的にさらに明白な増加形特性を有するＭＯＳト
ランジスタとしてのＩＧＦＥＴ Ｑ１１と、（米国特許
第４，２６０，９４６号でWheaatley により基板電極と
ソース−ドレイン電極それぞれの間に破線の記号で示す
ように）相対的にあまり明白でない増加形特性を有する
ＭＯＳトランジスタとしてのＩＧＦＥＴ Ｑ１２を示
す。すなわち、ＩＧＦＥＴ Ｑ１１は所定のドレイン−
ソース電流ＩDSに対してＩＧＦＥＴ Ｑ１２より高いソ
ース−ゲート電圧ＶGSを有する。ＩＧＦＥＴ Ｑ１２の
ソースフォロア動作において、より低いソース−ゲート
電圧ＶGSはＩＧＦＥＴ Ｑ１１のより高いソース−ゲー
ト電圧ＶGSから減算されてＩＧＦＥＴ Ｑ１１に、伝導
に必要な、望ましくは飽和伝導に必要な正のソース−ド
レイン電圧ＶDSを提供する。集積ＦＥＴ回路設計の技術
に熟練した者において、ゲート電極の下部への半導体の
ドーピングを除いたすべての面で根本的に同一のトラン
ジスタのソース−ゲート電位差は動作温度が同一で、ド
レイン−ソース電流が同じであれば一定に維持されるこ
とはよく知られている。例えば、１９７８年１月１０日
にTobey 二世等に許与された米国特許第４，０６８，１
３４号“BARRIER HEIGHT VOLTAGE REFERENCE"を参照す
る。
第４，２６０，９４６号でＣ．Ｆ．Wheatley二世によっ
て記述されたようなネストダイオード手段を使用する基
準電圧回路に配列され、このネストダイオード手段は本
願明細書に開示されている発明により、ＩＧＦＥＴＱ１
３，Ｑ１４のカスコード接続をバイアスするのに使用さ
れる。ＩＧＦＥＴ Ｑ１１，Ｑ１２は同一の物理寸法を
有し、そのそれぞれのゲート電極の下部への半導体のド
ーピングを除外してはすべての面で根本的に同一であ
る。これらドーピングは、ＩＧＦＥＴ Ｑ１１において
ドレイン−ソース電流が伝導される所定の程度に至るの
に必要なソース−ゲート電圧の閾電圧ＶTが、ＩＧＦＥ
Ｔ Ｑ１２の場合より正の値となるように選択される。
図１には、（標準増加形ＦＥＴ記号を使用して示すよう
に）相対的にさらに明白な増加形特性を有するＭＯＳト
ランジスタとしてのＩＧＦＥＴ Ｑ１１と、（米国特許
第４，２６０，９４６号でWheaatley により基板電極と
ソース−ドレイン電極それぞれの間に破線の記号で示す
ように）相対的にあまり明白でない増加形特性を有する
ＭＯＳトランジスタとしてのＩＧＦＥＴ Ｑ１２を示
す。すなわち、ＩＧＦＥＴ Ｑ１１は所定のドレイン−
ソース電流ＩDSに対してＩＧＦＥＴ Ｑ１２より高いソ
ース−ゲート電圧ＶGSを有する。ＩＧＦＥＴ Ｑ１２の
ソースフォロア動作において、より低いソース−ゲート
電圧ＶGSはＩＧＦＥＴ Ｑ１１のより高いソース−ゲー
ト電圧ＶGSから減算されてＩＧＦＥＴ Ｑ１１に、伝導
に必要な、望ましくは飽和伝導に必要な正のソース−ド
レイン電圧ＶDSを提供する。集積ＦＥＴ回路設計の技術
に熟練した者において、ゲート電極の下部への半導体の
ドーピングを除いたすべての面で根本的に同一のトラン
ジスタのソース−ゲート電位差は動作温度が同一で、ド
レイン−ソース電流が同じであれば一定に維持されるこ
とはよく知られている。例えば、１９７８年１月１０日
にTobey 二世等に許与された米国特許第４，０６８，１
３４号“BARRIER HEIGHT VOLTAGE REFERENCE"を参照す
る。
【００１８】ＩＧＦＥＴ Ｑ１３及びＱ１４は同一の物
理寸法を有し、それぞれのゲート電極の下部への半導体
のドーピングを除外したすべて面で根本的に同一であ
る。ＩＧＦＥＴ Ｑ１３のゲート電極の下部への半導体
のドーピングはＩＧＦＥＴ Ｑ１１のゲート電極の下部
への半導体のドーピングと同一で、ＩＧＦＥＴ Ｑ１４
のゲート電極下部への半導体のドーピングはＩＧＦＥＴ
Ｑ１２のゲート電極の下部への半導体のドーピングと
同一である。したがって、ＩＧＦＥＴ Ｑ１３の閾電圧
ＶT はＩＧＦＥＴ Ｑ１１のＶT がＩＧＦＥＴ Ｑ１２
のＶT を超過する量だけＩＧＦＥＴ Ｑ１４のＶT を超
過する。ＩＧＦＥＴ Ｑ１４のソースフォロア動作にお
いて、それのさらに低い電圧ＶGSはＩＧＦＥＴ Ｑ１３
のより高い電圧ＶGSから減算されてＩＧＦＥＴ Ｑ１３
に、伝導に必要な、望ましくは飽和伝導に必要な正のソ
ース−ドレイン電圧ＶDSを提供する。
理寸法を有し、それぞれのゲート電極の下部への半導体
のドーピングを除外したすべて面で根本的に同一であ
る。ＩＧＦＥＴ Ｑ１３のゲート電極の下部への半導体
のドーピングはＩＧＦＥＴ Ｑ１１のゲート電極の下部
への半導体のドーピングと同一で、ＩＧＦＥＴ Ｑ１４
のゲート電極下部への半導体のドーピングはＩＧＦＥＴ
Ｑ１２のゲート電極の下部への半導体のドーピングと
同一である。したがって、ＩＧＦＥＴ Ｑ１３の閾電圧
ＶT はＩＧＦＥＴ Ｑ１１のＶT がＩＧＦＥＴ Ｑ１２
のＶT を超過する量だけＩＧＦＥＴ Ｑ１４のＶT を超
過する。ＩＧＦＥＴ Ｑ１４のソースフォロア動作にお
いて、それのさらに低い電圧ＶGSはＩＧＦＥＴ Ｑ１３
のより高い電圧ＶGSから減算されてＩＧＦＥＴ Ｑ１３
に、伝導に必要な、望ましくは飽和伝導に必要な正のソ
ース−ドレイン電圧ＶDSを提供する。
【００１９】図２のＣＭＡは、入力端子ＩＮ２と出力端
子ＯＵＴ２１と共通端子ＣＯＭ２とを備えている。第１
ＩＧＦＥＴ Ｑ２１はカスコード入力段の共通ソース増
幅器トランジスタで、この入力段で第２ ＩＧＦＥＴ
Ｑ２２は共通ゲート増幅器トランジスタである。第３Ｉ
ＧＦＥＴ Ｑ２３はカスコード出力段の共通ソース増幅
器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ２
４は共通ゲート増幅器トランジスタである。ＩＧＦＥＴ
Ｑ２１，Ｑ２２，Ｑ２３、及びＱ２４のゲート電極は
ノードＮ２で接続される。動作において、入力電位はＩ
ＧＦＥＴ Ｑ２１及びＱ２２の直列に接続されるチャネ
ルを通じて、そして共通端子ＣＯＭ１から入力端子ＩＮ
２に流れる入力電流に応答して入力端子ＩＮ２で現われ
る。この入力電位は、実質的に中間に挿入されるインピ
ーダンスなしに直結ＤＣ２を経由してノードＮ２に印加
される。
子ＯＵＴ２１と共通端子ＣＯＭ２とを備えている。第１
ＩＧＦＥＴ Ｑ２１はカスコード入力段の共通ソース増
幅器トランジスタで、この入力段で第２ ＩＧＦＥＴ
Ｑ２２は共通ゲート増幅器トランジスタである。第３Ｉ
ＧＦＥＴ Ｑ２３はカスコード出力段の共通ソース増幅
器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ２
４は共通ゲート増幅器トランジスタである。ＩＧＦＥＴ
Ｑ２１，Ｑ２２，Ｑ２３、及びＱ２４のゲート電極は
ノードＮ２で接続される。動作において、入力電位はＩ
ＧＦＥＴ Ｑ２１及びＱ２２の直列に接続されるチャネ
ルを通じて、そして共通端子ＣＯＭ１から入力端子ＩＮ
２に流れる入力電流に応答して入力端子ＩＮ２で現われ
る。この入力電位は、実質的に中間に挿入されるインピ
ーダンスなしに直結ＤＣ２を経由してノードＮ２に印加
される。
【００２０】図２に示すＣＭＡにおいて、ＩＧＦＥＴ
Ｑ２１，Ｑ２２，Ｑ２３，及びＱ２４は図１のＣＭＡの
ＩＧＦＥＴ Ｑ１１，Ｑ１２，Ｑ１３，及びＱ１４と異
なる。ＩＧＦＥＴ Ｑ２１，Ｑ２２，Ｑ２３，及びＱ２
４は、すべてそれらのチャネルが形成される領域でゲー
ト電極の下部への同一のドーピングを有する半導体を備
えて、同一の障壁高さがそれらのＶTSを決定する。それ
ぞれのチャネルの近くに丸印のｍと１で示すように、第
２ＩＧＦＥＴ Ｑ２２のチャネルのＷ／Ｌ比は第１ＩＧ
ＦＥＴ Ｑ２１のチャネルのＷ／Ｌ比に比べて１より大
きいｍ倍だけさらに大きい。それぞれのチャネルの近く
に丸印のｍｎとｎで表わすように、第４ＩＧＦＥＴ Ｑ
２４のチャネルのＷ／Ｌ比にも第３ＩＧＦＥＴ Ｑ２３
のチャネルのＷ／Ｌ比よりｍ倍だけさらに大きい。
Ｑ２１，Ｑ２２，Ｑ２３，及びＱ２４は図１のＣＭＡの
ＩＧＦＥＴ Ｑ１１，Ｑ１２，Ｑ１３，及びＱ１４と異
なる。ＩＧＦＥＴ Ｑ２１，Ｑ２２，Ｑ２３，及びＱ２
４は、すべてそれらのチャネルが形成される領域でゲー
ト電極の下部への同一のドーピングを有する半導体を備
えて、同一の障壁高さがそれらのＶTSを決定する。それ
ぞれのチャネルの近くに丸印のｍと１で示すように、第
２ＩＧＦＥＴ Ｑ２２のチャネルのＷ／Ｌ比は第１ＩＧ
ＦＥＴ Ｑ２１のチャネルのＷ／Ｌ比に比べて１より大
きいｍ倍だけさらに大きい。それぞれのチャネルの近く
に丸印のｍｎとｎで表わすように、第４ＩＧＦＥＴ Ｑ
２４のチャネルのＷ／Ｌ比にも第３ＩＧＦＥＴ Ｑ２３
のチャネルのＷ／Ｌ比よりｍ倍だけさらに大きい。
【００２１】それぞれのチャネルの近くに丸印の１とｎ
で示すように、第１ＩＧＦＥＴ Ｑ２１のチャネルのＷ
／Ｌ比は第３ＩＧＦＥＴ Ｑ２３のチャネルのＷ／Ｌ比
と１：ｎ比の関係がある。第１ＩＧＦＥＴ Ｑ２１と第
３ＩＧＦＥＴ Ｑ２３のチャネルのＷ／Ｌ比の間のこの
１：ｎ比は、入力端子ＩＮ２と出力端子ＯＵＴ２１との
間に電流利用が−ｎである図２のＣＭＡの電流利得を決
定する。これは、ＩＧＦＥＴ Ｑ２１，Ｑ２３がそれぞ
れ図２のＣＭＡのマスタ及びスレーブトランジスタだか
らである。共通端子ＣＯＭ２を通じる全体の電流は、入
力端子ＩＮ２を通じて流れる入力電流の（ｎ＋１）倍と
なる。
で示すように、第１ＩＧＦＥＴ Ｑ２１のチャネルのＷ
／Ｌ比は第３ＩＧＦＥＴ Ｑ２３のチャネルのＷ／Ｌ比
と１：ｎ比の関係がある。第１ＩＧＦＥＴ Ｑ２１と第
３ＩＧＦＥＴ Ｑ２３のチャネルのＷ／Ｌ比の間のこの
１：ｎ比は、入力端子ＩＮ２と出力端子ＯＵＴ２１との
間に電流利用が−ｎである図２のＣＭＡの電流利得を決
定する。これは、ＩＧＦＥＴ Ｑ２１，Ｑ２３がそれぞ
れ図２のＣＭＡのマスタ及びスレーブトランジスタだか
らである。共通端子ＣＯＭ２を通じる全体の電流は、入
力端子ＩＮ２を通じて流れる入力電流の（ｎ＋１）倍と
なる。
【００２２】図３に示すＣＭＡは、入力端子ＩＮ３と出
力端子ＯＵＴ３１と共通端子ＣＯＭ３とを備えている。
第１ＩＧＦＥＴ Ｑ３１はカスコード入力段の共通ソー
ス増幅器トランジスタであり、この入力段で第２ＩＧＦ
ＥＴ Ｑ３２は共通ゲートトランジスタである。第３Ｉ
ＧＦＥＴ Ｑ３３はカスコード出力段の共通ソース増幅
器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ３
４は共通ゲート増幅器トランジスタである。ＩＧＦＥＴ
Ｑ３１，Ｑ３２，Ｑ３３，及びＱ３４のゲート電極はノ
ードＮ３で接続される。動作において、入力電位は第１
ＩＧＦＥＴ Ｑ３１と第２ＩＧＦＥＴ Ｑ３２の直列に
接続されるチャネルを通じて、そして共通端子ＣＯＭ１
から入力端子ＩＮ３への入力電流の流れに応答して入力
端子ＩＮ３で現われる。この入力電位は実質的に中間に
挿入されるインピーダンスなしに直結ＤＣ３を経由して
ノードＮ３に印加される。
力端子ＯＵＴ３１と共通端子ＣＯＭ３とを備えている。
第１ＩＧＦＥＴ Ｑ３１はカスコード入力段の共通ソー
ス増幅器トランジスタであり、この入力段で第２ＩＧＦ
ＥＴ Ｑ３２は共通ゲートトランジスタである。第３Ｉ
ＧＦＥＴ Ｑ３３はカスコード出力段の共通ソース増幅
器トランジスタで、この出力段で第４ＩＧＦＥＴ Ｑ３
４は共通ゲート増幅器トランジスタである。ＩＧＦＥＴ
Ｑ３１，Ｑ３２，Ｑ３３，及びＱ３４のゲート電極はノ
ードＮ３で接続される。動作において、入力電位は第１
ＩＧＦＥＴ Ｑ３１と第２ＩＧＦＥＴ Ｑ３２の直列に
接続されるチャネルを通じて、そして共通端子ＣＯＭ１
から入力端子ＩＮ３への入力電流の流れに応答して入力
端子ＩＮ３で現われる。この入力電位は実質的に中間に
挿入されるインピーダンスなしに直結ＤＣ３を経由して
ノードＮ３に印加される。
【００２３】それぞれのチャネルの近くに丸印の１とｎ
で示すように、第１ＩＧＦＥＴ Ｑ３１のチャネルのＷ
／Ｌ比は第３ＩＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比
と１：ｎ比の関係がある。第ＩＧＦＥＴ Ｑ３１と第３
ＩＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比の間のこの
１：ｎ比は、入力端子ＩＮ３と出力端子ＯＵＴ３１との
間の電流利得が−ｎである図３のＣＭＡの電流利得を決
定する。これは、第１ＩＧＦＥＴ Ｑ３１と第３ＩＧＦ
ＥＴ Ｑ３３がそれぞれ図３のＣＭＡのマスタ及びスレ
ーブトランジスタだからである。共通端子ＣＯＭ３を通
じる全体の電流は入力端子ＩＮ３を通じて流れる入力電
流の（ｎ＋１）倍となる。
で示すように、第１ＩＧＦＥＴ Ｑ３１のチャネルのＷ
／Ｌ比は第３ＩＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比
と１：ｎ比の関係がある。第ＩＧＦＥＴ Ｑ３１と第３
ＩＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比の間のこの
１：ｎ比は、入力端子ＩＮ３と出力端子ＯＵＴ３１との
間の電流利得が−ｎである図３のＣＭＡの電流利得を決
定する。これは、第１ＩＧＦＥＴ Ｑ３１と第３ＩＧＦ
ＥＴ Ｑ３３がそれぞれ図３のＣＭＡのマスタ及びスレ
ーブトランジスタだからである。共通端子ＣＯＭ３を通
じる全体の電流は入力端子ＩＮ３を通じて流れる入力電
流の（ｎ＋１）倍となる。
【００２４】それぞれのチャネルの近くに丸印のｍと１
で示すように、第２ＩＧＦＥＴ Ｑ３２のチャネルのＷ
／Ｌ比は第１ＩＧＦＥＴ Ｑ３１のチャネルのＷ／Ｌ比
に比べてより１より大きいｍ倍だけさらに大きい。それ
ぞれのチャネルの近くに丸印のｍｎとｎで示すように、
第４ＩＧＦＥＴ Ｑ３４のチャネルのＷ／Ｌ比は第３Ｉ
ＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比よりｍ倍だけさ
らに大きい。また、ＩＧＦＥＴ Ｑ３１及びＱ３３のゲ
ート電極の下部への半導体のドーピングは、ＩＧＦＥＴ
Ｑ３２及びＱ３４のチャネルのＷ／Ｌ比よりｍ倍だけ
小さいＩＧＦＥＴ Ｑ３１及びＱ３３のチャネルのＷ／
Ｌ比によって提供される増加分以外に、類似した量だけ
ＩＧＦＥＴ Ｑ３１及びＱ３３のＶGSがＩＧＦＥＴ Ｑ
３２及びＱ３４のＶGSに対して増加するようにＩＧＦＥ
Ｔ Ｑ３２及びＱ３４のゲート電極の下部への半導体の
ドーピングに対して関係がある。
で示すように、第２ＩＧＦＥＴ Ｑ３２のチャネルのＷ
／Ｌ比は第１ＩＧＦＥＴ Ｑ３１のチャネルのＷ／Ｌ比
に比べてより１より大きいｍ倍だけさらに大きい。それ
ぞれのチャネルの近くに丸印のｍｎとｎで示すように、
第４ＩＧＦＥＴ Ｑ３４のチャネルのＷ／Ｌ比は第３Ｉ
ＧＦＥＴ Ｑ３３のチャネルのＷ／Ｌ比よりｍ倍だけさ
らに大きい。また、ＩＧＦＥＴ Ｑ３１及びＱ３３のゲ
ート電極の下部への半導体のドーピングは、ＩＧＦＥＴ
Ｑ３２及びＱ３４のチャネルのＷ／Ｌ比よりｍ倍だけ
小さいＩＧＦＥＴ Ｑ３１及びＱ３３のチャネルのＷ／
Ｌ比によって提供される増加分以外に、類似した量だけ
ＩＧＦＥＴ Ｑ３１及びＱ３３のＶGSがＩＧＦＥＴ Ｑ
３２及びＱ３４のＶGSに対して増加するようにＩＧＦＥ
Ｔ Ｑ３２及びＱ３４のゲート電極の下部への半導体の
ドーピングに対して関係がある。
【００２５】図４に示す複数出力ＣＭＡは図１のＣＭＡ
の変形で、第５ＩＧＦＥＴ Ｑ１５と第６ＩＧＦＥＴ
Ｑ１６で構成される第２ネストカスコード出力段によっ
て提供されるまた他の出力端子ＯＵＴ１２を有する。そ
れぞれのチャネルの近くに丸印のｐで表わすように、第
６ＩＧＦＥＴ Ｑ１６のチャネルのＷ／Ｌ比は第５ＩＧ
ＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比と同一である。そ
れぞれのチャネルの近くに丸印の１とｐで示すように、
第１ＩＧＦＥＴ Ｑ１１のチャネルのＷ／Ｌ比は第５Ｉ
ＧＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比と１：ｐ比の関
係がある。第１ＩＧＦＥＴ Ｑ１１と第３ＩＧＦＥＴ
Ｑ１３と第５ＩＧＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比
の間の１：ｎ：ｐは入力端子ＩＮ１と出力端子ＯＵＴ１
１との間の電流利得が−ｎで、入力端子ＩＮ１と出力端
子ＯＵＴ１２との間の電流利得が−ｐである図４のＣＭ
Ａの電流利得を決定する。これは、ＩＧＦＥＴ Ｑ１
１，Ｑ１３，Ｑ１５がそれぞれ図４のＣＭＡマスタトラ
ンジスタ、第１スレーブトランジスタ、第２スレーブト
ランジスタだからである。共通端子ＣＯＭ１１を通じて
流れる全体の電流は、入力端子ＩＮ１を通じて流れる入
力電流の（ｐ＋ｎ＋１）倍となる。
の変形で、第５ＩＧＦＥＴ Ｑ１５と第６ＩＧＦＥＴ
Ｑ１６で構成される第２ネストカスコード出力段によっ
て提供されるまた他の出力端子ＯＵＴ１２を有する。そ
れぞれのチャネルの近くに丸印のｐで表わすように、第
６ＩＧＦＥＴ Ｑ１６のチャネルのＷ／Ｌ比は第５ＩＧ
ＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比と同一である。そ
れぞれのチャネルの近くに丸印の１とｐで示すように、
第１ＩＧＦＥＴ Ｑ１１のチャネルのＷ／Ｌ比は第５Ｉ
ＧＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比と１：ｐ比の関
係がある。第１ＩＧＦＥＴ Ｑ１１と第３ＩＧＦＥＴ
Ｑ１３と第５ＩＧＦＥＴ Ｑ１５のチャネルのＷ／Ｌ比
の間の１：ｎ：ｐは入力端子ＩＮ１と出力端子ＯＵＴ１
１との間の電流利得が−ｎで、入力端子ＩＮ１と出力端
子ＯＵＴ１２との間の電流利得が−ｐである図４のＣＭ
Ａの電流利得を決定する。これは、ＩＧＦＥＴ Ｑ１
１，Ｑ１３，Ｑ１５がそれぞれ図４のＣＭＡマスタトラ
ンジスタ、第１スレーブトランジスタ、第２スレーブト
ランジスタだからである。共通端子ＣＯＭ１１を通じて
流れる全体の電流は、入力端子ＩＮ１を通じて流れる入
力電流の（ｐ＋ｎ＋１）倍となる。
【００２６】図５に示す複数出力ＣＭＡは図２のＣＭＡ
の変形であって、第５ＩＧＦＥＴＱ２５と第６ＩＧＦＥ
Ｔ Ｑ２６で構成される第２ネストカスコード出力段に
よって提供されるまた他の出力端子ＯＵＴ２２を有す
る。それぞれのチャネルの近くに丸印の１とｐで表わす
ように、第１ＩＧＦＥＴ Ｑ２１のチャネルのＷ／Ｌ比
は第５ＩＧＦＥＴ Ｑ２５のチャネルのＷ／Ｌ比と１：
ｐ比の関係がある。第１ＩＧＦＥＴ Ｑ２１と第３ＩＧ
ＦＥＴ Ｑ２３と第５ＩＧＦＥＴ Ｑ２５のチャネルの
Ｗ／Ｌ比の間の１：ｎ：ｐ比は入力端子ＩＮ２と出力端
子ＯＵＴ２１との間の電流利得が−ｎで、入力端子ＩＮ
２と出力端子ＯＵＴ２２との間の電流利得が−ｐである
図５のＣＭＡの電流利得を決定する。これは、ＩＧＦＥ
Ｔ Ｑ２１，Ｑ２３，Ｑ２５がそれぞれ図５のＣＭＡの
マスタトランジスタ、第１スレーブトランジスタ、第２
スレーブトランジスタだからである。共通端子ＣＯＭ２
１を通じて流れる全体の電流は、入力端子ＩＮ２を通じ
て流れる入力電流の（ｐ＋ｎ＋１）倍となる。それぞれ
のチャネルの近くに丸印のｍｐとｐで示すように、第６
ＩＧＦＥＴ Ｑ２６のチャネルのＷ／Ｌ比は第５ＩＧＦ
ＥＴ Ｑ２５のチャネルのＷ／Ｌ比よりｍ倍だけ大き
く、これは第６ＩＧＦＥＴ Ｑ２６のＶGSが第５ＩＧＦ
ＥＴ Ｑ２５のＶGSより小さくする。
の変形であって、第５ＩＧＦＥＴＱ２５と第６ＩＧＦＥ
Ｔ Ｑ２６で構成される第２ネストカスコード出力段に
よって提供されるまた他の出力端子ＯＵＴ２２を有す
る。それぞれのチャネルの近くに丸印の１とｐで表わす
ように、第１ＩＧＦＥＴ Ｑ２１のチャネルのＷ／Ｌ比
は第５ＩＧＦＥＴ Ｑ２５のチャネルのＷ／Ｌ比と１：
ｐ比の関係がある。第１ＩＧＦＥＴ Ｑ２１と第３ＩＧ
ＦＥＴ Ｑ２３と第５ＩＧＦＥＴ Ｑ２５のチャネルの
Ｗ／Ｌ比の間の１：ｎ：ｐ比は入力端子ＩＮ２と出力端
子ＯＵＴ２１との間の電流利得が−ｎで、入力端子ＩＮ
２と出力端子ＯＵＴ２２との間の電流利得が−ｐである
図５のＣＭＡの電流利得を決定する。これは、ＩＧＦＥ
Ｔ Ｑ２１，Ｑ２３，Ｑ２５がそれぞれ図５のＣＭＡの
マスタトランジスタ、第１スレーブトランジスタ、第２
スレーブトランジスタだからである。共通端子ＣＯＭ２
１を通じて流れる全体の電流は、入力端子ＩＮ２を通じ
て流れる入力電流の（ｐ＋ｎ＋１）倍となる。それぞれ
のチャネルの近くに丸印のｍｐとｐで示すように、第６
ＩＧＦＥＴ Ｑ２６のチャネルのＷ／Ｌ比は第５ＩＧＦ
ＥＴ Ｑ２５のチャネルのＷ／Ｌ比よりｍ倍だけ大き
く、これは第６ＩＧＦＥＴ Ｑ２６のＶGSが第５ＩＧＦ
ＥＴ Ｑ２５のＶGSより小さくする。
【００２７】図６の複数出力ＣＭＡは図３のＣＭＡの変
形で、第５ＩＧＦＥＴ Ｑ３５と第６ＩＧＦＥＴ Ｑ３
６で構成される第２ネストカスコード出力段によって提
供されるまた他の出力端子ＯＵＴ３２を有する。それぞ
れのチャネルの近くに丸印の１とｐで表わすように、第
１ＩＧＦＥＴ Ｑ３１のチャネルのＷ／Ｌ比は第５ＩＧ
ＦＥＴ Ｑ３５のチャネルのＷ／Ｌ比と１：ｐ比の関係
がある。第１ＩＧＦＥＴ Ｑ３１と第３ＩＧＦＥＴ Ｑ
３３と第５ＩＧＦＥＴ Ｑ３５のチャネルのＷ／Ｌ比の
間の１：ｎ：ｐ比は入力端子ＩＮ３と出力端子ＯＵＴ３
１との間の電流利得が−ｎで、入力端子ＩＮ３と出力端
子ＯＵＴ３２との間の電流利得が−ｐである図６のＣＭ
Ａの電流利得を決定する。これは、ＩＧＦＥＴ Ｑ３
１，Ｑ３３，Ｑ３５がそれぞれ図６のＣＭＡマスタトラ
ンジスタ、第１スレーブトランジスタ、第２スレーブト
ランジスタだからである。共通端子ＣＯＭ３１を通じて
流れる全体の電流は、入力端子ＩＮ３を通じて流れる入
力電流の（ｐ＋ｎ＋１）倍となる。それぞれのチャネル
の近くに丸印のｍｐとｐで示すように、第６ＩＧＦＥＴ
Ｑ３６のチャネルのＷ／Ｌ比は第５ＩＧＦＥＴ Ｑ３
５のチャネルのＷ／Ｌ比によりｍ倍だけ大きく、これは
第６ＩＧＦＥＴ Ｑ３６のＶGSが第５ＩＧＦＥＴ Ｑ３
５のＶGSより小さくする。また、第５ＩＧＦＥＴ Ｑ３
５のゲート電極の下部への半導体のドーピングはＩＧＦ
ＥＴ Ｑ３１及びＱ３３のゲート電極の下部への半導体
のドーピングと同一で、第６ＩＧＦＥＴ Ｑ３６のゲー
ト電極の下部への半導体のドーピングはＩＧＦＥＴ Ｑ
３２及びＱ３４のゲート電極の下部への半導体ドーピン
グと同一である。これはＩＧＦＥＴ Ｑ３６のＶGSをＩ
ＧＦＥＴ Ｑ３１のＶGSより小さくしてＩＧＦＥＴ Ｑ
３５のＶDSをＩＧＦＥＴＱ３１のＶDSと同一に増加さ
せ、入力端子ＩＮ３と出力端子ＯＵＴ３２との間の電流
利得をＩＧＦＥＴ Ｑ３１及びＱ３５でのアーリ効果に
もかかわらず値−ｐにさらに近く維持させる。
形で、第５ＩＧＦＥＴ Ｑ３５と第６ＩＧＦＥＴ Ｑ３
６で構成される第２ネストカスコード出力段によって提
供されるまた他の出力端子ＯＵＴ３２を有する。それぞ
れのチャネルの近くに丸印の１とｐで表わすように、第
１ＩＧＦＥＴ Ｑ３１のチャネルのＷ／Ｌ比は第５ＩＧ
ＦＥＴ Ｑ３５のチャネルのＷ／Ｌ比と１：ｐ比の関係
がある。第１ＩＧＦＥＴ Ｑ３１と第３ＩＧＦＥＴ Ｑ
３３と第５ＩＧＦＥＴ Ｑ３５のチャネルのＷ／Ｌ比の
間の１：ｎ：ｐ比は入力端子ＩＮ３と出力端子ＯＵＴ３
１との間の電流利得が−ｎで、入力端子ＩＮ３と出力端
子ＯＵＴ３２との間の電流利得が−ｐである図６のＣＭ
Ａの電流利得を決定する。これは、ＩＧＦＥＴ Ｑ３
１，Ｑ３３，Ｑ３５がそれぞれ図６のＣＭＡマスタトラ
ンジスタ、第１スレーブトランジスタ、第２スレーブト
ランジスタだからである。共通端子ＣＯＭ３１を通じて
流れる全体の電流は、入力端子ＩＮ３を通じて流れる入
力電流の（ｐ＋ｎ＋１）倍となる。それぞれのチャネル
の近くに丸印のｍｐとｐで示すように、第６ＩＧＦＥＴ
Ｑ３６のチャネルのＷ／Ｌ比は第５ＩＧＦＥＴ Ｑ３
５のチャネルのＷ／Ｌ比によりｍ倍だけ大きく、これは
第６ＩＧＦＥＴ Ｑ３６のＶGSが第５ＩＧＦＥＴ Ｑ３
５のＶGSより小さくする。また、第５ＩＧＦＥＴ Ｑ３
５のゲート電極の下部への半導体のドーピングはＩＧＦ
ＥＴ Ｑ３１及びＱ３３のゲート電極の下部への半導体
のドーピングと同一で、第６ＩＧＦＥＴ Ｑ３６のゲー
ト電極の下部への半導体のドーピングはＩＧＦＥＴ Ｑ
３２及びＱ３４のゲート電極の下部への半導体ドーピン
グと同一である。これはＩＧＦＥＴ Ｑ３６のＶGSをＩ
ＧＦＥＴ Ｑ３１のＶGSより小さくしてＩＧＦＥＴ Ｑ
３５のＶDSをＩＧＦＥＴＱ３１のＶDSと同一に増加さ
せ、入力端子ＩＮ３と出力端子ＯＵＴ３２との間の電流
利得をＩＧＦＥＴ Ｑ３１及びＱ３５でのアーリ効果に
もかかわらず値−ｐにさらに近く維持させる。
【００２８】図４〜図６の複数出力段ＣＭＡのそれぞれ
はより多いネストカスコード出力段を含むように変形さ
れることが可能である。図１〜図６のＣＭＡでＩＧＦＥ
Ｔがｎチャネル形で示しているが、その代わりにｐチャ
ネル形ＩＧＦＥＴを使用して類似したＣＭＡが構成され
得る。図７は図１あるいは図４のＣＭＡで入力端子ＩＮ
１とゲート相互接続ノードＮ１との間の直結ＤＣ１、あ
るいは図２や図５のＣＭＡで入力端子ＩＮ２とゲート相
互接続ノードＮ２との間の直結ＤＣ２、もしくは図３や
図６のＣＭＡで入力端子ＩＮ３とゲート相互接続ノード
Ｎ３との間の直結ＤＣ３を代替できるソースフォロア回
路を示す。また他のＩＧＦＥＴ ＱＳＦは入力端子ＩＮ
１，ＩＮ２，ＩＮ３のうちいずれか一つに該当する端子
ＩＮにそのゲート電極が接続され、ゲート相互接続ノー
ドＮ１，Ｎ２，Ｎ３のうちいずれか一つに該当するゲー
ト相互接続ノードＮにそのソース電極が接続される。Ｉ
ＧＦＥＴ ＱＳＦのドレイン電極は正の動作電位を受信
する端子Ｂ＋に接続され、ＩＧＦＥＴ ＱＳＦのソース
電極はソース負荷抵抗Ｒを通じて負の動作電位を受信す
る端子Ｂ−に接続される。ソース負荷抵抗Ｒは、ＣＭＡ
が非常に速い電流の非導通能力を持たなければならない
とき、ゲート相互接続ノードＮでキャパシタンスをさら
に速く放電させるための手段を提供する。ＣＭＡの入力
電位の増加はチャネルが誘起されるソースフォロアＩＧ
ＦＥＴ ＱＳＦのゲート電極の下部に半導体をドーピン
グして減少可能になるので、ＩＧＦＥＴ ＱＳＦを空乏
層式素子または減少したＶT の増加形素子となるように
する。本発明の原理を実現するまた他のＣＭＡとして、
ソースフォロアを代替できる該当業界によく知られてい
る零−オフセット電圧フォロア回路もある。
はより多いネストカスコード出力段を含むように変形さ
れることが可能である。図１〜図６のＣＭＡでＩＧＦＥ
Ｔがｎチャネル形で示しているが、その代わりにｐチャ
ネル形ＩＧＦＥＴを使用して類似したＣＭＡが構成され
得る。図７は図１あるいは図４のＣＭＡで入力端子ＩＮ
１とゲート相互接続ノードＮ１との間の直結ＤＣ１、あ
るいは図２や図５のＣＭＡで入力端子ＩＮ２とゲート相
互接続ノードＮ２との間の直結ＤＣ２、もしくは図３や
図６のＣＭＡで入力端子ＩＮ３とゲート相互接続ノード
Ｎ３との間の直結ＤＣ３を代替できるソースフォロア回
路を示す。また他のＩＧＦＥＴ ＱＳＦは入力端子ＩＮ
１，ＩＮ２，ＩＮ３のうちいずれか一つに該当する端子
ＩＮにそのゲート電極が接続され、ゲート相互接続ノー
ドＮ１，Ｎ２，Ｎ３のうちいずれか一つに該当するゲー
ト相互接続ノードＮにそのソース電極が接続される。Ｉ
ＧＦＥＴ ＱＳＦのドレイン電極は正の動作電位を受信
する端子Ｂ＋に接続され、ＩＧＦＥＴ ＱＳＦのソース
電極はソース負荷抵抗Ｒを通じて負の動作電位を受信す
る端子Ｂ−に接続される。ソース負荷抵抗Ｒは、ＣＭＡ
が非常に速い電流の非導通能力を持たなければならない
とき、ゲート相互接続ノードＮでキャパシタンスをさら
に速く放電させるための手段を提供する。ＣＭＡの入力
電位の増加はチャネルが誘起されるソースフォロアＩＧ
ＦＥＴ ＱＳＦのゲート電極の下部に半導体をドーピン
グして減少可能になるので、ＩＧＦＥＴ ＱＳＦを空乏
層式素子または減少したＶT の増加形素子となるように
する。本発明の原理を実現するまた他のＣＭＡとして、
ソースフォロアを代替できる該当業界によく知られてい
る零−オフセット電圧フォロア回路もある。
【００２９】図４〜図６に示し、図７によって変形され
た二重出力ＣＭＡはそれぞれの一定の電流負荷を電流ミ
ラー増幅器ＩＧＦＥＴと相補の伝導形の差動増幅器対の
ＩＧＦＥＴのドレインに提供するために接続される出力
端子を有することができる。そのような場合、ｎとｐは
同一に選択される。ｎとｐが１となるように選択される
ＣＭＡも特定応用に使用される特別の興味がある。
た二重出力ＣＭＡはそれぞれの一定の電流負荷を電流ミ
ラー増幅器ＩＧＦＥＴと相補の伝導形の差動増幅器対の
ＩＧＦＥＴのドレインに提供するために接続される出力
端子を有することができる。そのような場合、ｎとｐは
同一に選択される。ｎとｐが１となるように選択される
ＣＭＡも特定応用に使用される特別の興味がある。
【００３０】図８は、平衡−非平衡終端変換器として図
１〜図３のＣＭＡのうちいずれか一つを使用する差動入
力相互コンダクタンス増幅器を示している。図８の差動
入力相互コンダクタンス増幅器の端子Ｂ−とＢ＋はその
負と正の動作電源電圧レールを３Ｖ程度の動作電源の負
と正の端子に接続させるためである。図８の差動入力相
互コンダクタンス増幅器は、ソース接続差動増幅器対の
ｐチャネルＩＧＦＥＴＱ４１及びＱ４２のそれぞれのゲ
ート電極に接続される非反転入力端子ＮＩＮと反転入力
端子ＩＩＮを備えている。ＩＧＦＥＴ Ｑ４１及びＱ４
２は、それぞれのソース電極の間のテール接続でのノー
ドＮ４に流れ込む一定の電流を有する長いテール対接続
で配列される。この電流は負のレールに接続されるソー
ス電極と、ドレイン電極の直結によりゲート電極にダイ
オード接続される他のｐチャネルＩＧＦＥＴ Ｑ４４の
ソース−ドレイン電位により順方向バイアスされるゲー
ト電流を有するまた他のｐチャネルＩＧＦＥＴ Ｑ４３
のドレイン電極に流れ込む。ＩＧＦＥＴ Ｑ４３，Ｑ４
４はブリーダー抵抗ＲＢを通じてダイオード接続された
ＩＧＦＥＴ Ｑ４４に流れる電流と、ノードＮ４からＱ
４３のドレイン電極に流れ込むテール電流との間に電流
利得が２である簡単なＣＭＡを形成する。２の電流利得
はＩＧＦＥＴ Ｑ４４のＷ／Ｌ比の２倍につくられるＩ
ＧＦＥＴＱ４３のＷ／Ｌ比により、通常は類似したチャ
ネル長さを有し、ＩＧＦＥＴ Ｑ４４のチャネル幅より
２倍ひろいＩＧＦＥＴ Ｑ４３のチャネルをつくって設
定される。この関係を、図８でＩＧＦＥＴ Ｑ４３のソ
ースの近くに丸印の“２”とＩＧＦＥＴ Ｑ４４のソー
スの近くに丸印の“１”で表わす。ブリーダー抵抗ＲＢ
を通じて流れる電流はオームの法則に従って設定され
る。すなわち、ダイオード接続されるｐチャネルＩＧＦ
ＥＴ Ｑ４４とダイオード接続されたｎチャネルＩＧＦ
ＥＴ Ｑ５０にかかる電圧降下だけ足りない端子Ｂ−と
Ｂ＋との間に印加される３Ｖ程度の動作電圧に相応する
抵抗ＲＢにかかる電圧は、抵抗ＲＢの抵抗値で割って抵
抗ＲＢを通じて流れる電流を決定する。
１〜図３のＣＭＡのうちいずれか一つを使用する差動入
力相互コンダクタンス増幅器を示している。図８の差動
入力相互コンダクタンス増幅器の端子Ｂ−とＢ＋はその
負と正の動作電源電圧レールを３Ｖ程度の動作電源の負
と正の端子に接続させるためである。図８の差動入力相
互コンダクタンス増幅器は、ソース接続差動増幅器対の
ｐチャネルＩＧＦＥＴＱ４１及びＱ４２のそれぞれのゲ
ート電極に接続される非反転入力端子ＮＩＮと反転入力
端子ＩＩＮを備えている。ＩＧＦＥＴ Ｑ４１及びＱ４
２は、それぞれのソース電極の間のテール接続でのノー
ドＮ４に流れ込む一定の電流を有する長いテール対接続
で配列される。この電流は負のレールに接続されるソー
ス電極と、ドレイン電極の直結によりゲート電極にダイ
オード接続される他のｐチャネルＩＧＦＥＴ Ｑ４４の
ソース−ドレイン電位により順方向バイアスされるゲー
ト電流を有するまた他のｐチャネルＩＧＦＥＴ Ｑ４３
のドレイン電極に流れ込む。ＩＧＦＥＴ Ｑ４３，Ｑ４
４はブリーダー抵抗ＲＢを通じてダイオード接続された
ＩＧＦＥＴ Ｑ４４に流れる電流と、ノードＮ４からＱ
４３のドレイン電極に流れ込むテール電流との間に電流
利得が２である簡単なＣＭＡを形成する。２の電流利得
はＩＧＦＥＴ Ｑ４４のＷ／Ｌ比の２倍につくられるＩ
ＧＦＥＴＱ４３のＷ／Ｌ比により、通常は類似したチャ
ネル長さを有し、ＩＧＦＥＴ Ｑ４４のチャネル幅より
２倍ひろいＩＧＦＥＴ Ｑ４３のチャネルをつくって設
定される。この関係を、図８でＩＧＦＥＴ Ｑ４３のソ
ースの近くに丸印の“２”とＩＧＦＥＴ Ｑ４４のソー
スの近くに丸印の“１”で表わす。ブリーダー抵抗ＲＢ
を通じて流れる電流はオームの法則に従って設定され
る。すなわち、ダイオード接続されるｐチャネルＩＧＦ
ＥＴ Ｑ４４とダイオード接続されたｎチャネルＩＧＦ
ＥＴ Ｑ５０にかかる電圧降下だけ足りない端子Ｂ−と
Ｂ＋との間に印加される３Ｖ程度の動作電圧に相応する
抵抗ＲＢにかかる電圧は、抵抗ＲＢの抵抗値で割って抵
抗ＲＢを通じて流れる電流を決定する。
【００３１】ＩＧＦＥＴ Ｑ４１及びＱ４２のドレイン
電流は、ノードＮ５及びＮ６で第１及び第２入力電流と
して２入力・２出力の電流ミラー増幅器ＤＣＭＡ１のそ
れぞれの入力接続から流れ込む。ノードＮ７は正の動作
電圧レールへの共通接続である。２入力・２出力の電流
ミラー増幅器ＤＣＭＡ１は、その第１及び第２入力電流
にそれぞれ応答して第１及び第２出力電流を供給する。
これら第１及び第２出力電流は、それぞれノードＮ８で
の出力接続を通じてＣＭＡの入力接続に供給され、ノー
ドＮ９での出力接続を通じて図８の差動入力相互コンダ
クタンス増幅器の出力端子ＯＵＴに供給される。電流ミ
ラー増幅器ＣＭＡは負の動作電圧レールの共通接続と図
８の差動入力相互コンダクタンス増幅器の出力端子ＯＵ
Ｔへの出力接続を有する。電流ミラー増幅器ＣＭＡはｎ
が１である図１，図２，及び図３に示した形態のうち一
つである。
電流は、ノードＮ５及びＮ６で第１及び第２入力電流と
して２入力・２出力の電流ミラー増幅器ＤＣＭＡ１のそ
れぞれの入力接続から流れ込む。ノードＮ７は正の動作
電圧レールへの共通接続である。２入力・２出力の電流
ミラー増幅器ＤＣＭＡ１は、その第１及び第２入力電流
にそれぞれ応答して第１及び第２出力電流を供給する。
これら第１及び第２出力電流は、それぞれノードＮ８で
の出力接続を通じてＣＭＡの入力接続に供給され、ノー
ドＮ９での出力接続を通じて図８の差動入力相互コンダ
クタンス増幅器の出力端子ＯＵＴに供給される。電流ミ
ラー増幅器ＣＭＡは負の動作電圧レールの共通接続と図
８の差動入力相互コンダクタンス増幅器の出力端子ＯＵ
Ｔへの出力接続を有する。電流ミラー増幅器ＣＭＡはｎ
が１である図１，図２，及び図３に示した形態のうち一
つである。
【００３２】２入力・２出力の電流ミラー増幅器ＤＣＭ
Ａ１は、本発明の概念に従って増加形ｐチャネルＩＧＦ
ＥＴ Ｑ５０，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５
５，Ｑ５６，Ｑ５７，Ｑ５８，及びＱ５９で構成され
る。各ソースの近くに丸印の“１”で表わすように、ダ
イオード接続されるＩＧＦＥＴ Ｑ５０とマスタトラン
ジスタＱ５１，Ｑ５２とスレーブトランジスタＱ５３，
Ｑ５４は類似したＷ／Ｌ比を有する。マスタトランジス
タＱ５１，Ｑ５２は共通ソース増幅器の構成で接続さ
れ、共通ゲート増幅器構成でそれぞれ接続されるＩＧＦ
ＥＴ Ｑ５５，Ｑ５６とはそれぞれカスコード接続され
る。スレーブトランジスタＱ５３，Ｑ５４は共通ソース
増幅器構成で接続され、共通ゲート増幅器構成でそれぞ
れ接続されるＩＧＦＥＴ Ｑ５７，Ｑ５８とはそれぞれ
カスコード接続される。ＩＧＦＥＴＱ５５，Ｑ５６，Ｑ
５７，及びＱ５８のゲート電極がそれぞれ接続されるノ
ードＮ５は、ダイオード接続されたＩＧＦＥＴ Ｑ５０
のチャネルにかかる電圧降下により、正の動作電圧Ｂ＋
のレールから電位がオフセットされる。各ソース電極の
近くに丸印の“ｍ”で示すように、ＩＧＦＥＴ Ｑ５
５，Ｑ５６，Ｑ５７，及びＱ５８は類似したＷ／Ｌを有
する。ここで、ｍはＩＧＦＥＴ Ｑ５５，Ｑ５６，Ｑ５
７，及びＱ５８のソース−ゲートオフセット電圧がＩＧ
ＦＥＴ Ｑ５０のソース−ゲートオフセット電圧より十
分に小さいように４以上である。このＩＧＦＥＴ Ｑ５
０にはＩＧＦＥＴ Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５
４がＱ５５，Ｑ５６，Ｑ５７，及びＱ５８とネストカス
コード動作のために十分なソース−ドレイン電圧が提供
される。
Ａ１は、本発明の概念に従って増加形ｐチャネルＩＧＦ
ＥＴ Ｑ５０，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５
５，Ｑ５６，Ｑ５７，Ｑ５８，及びＱ５９で構成され
る。各ソースの近くに丸印の“１”で表わすように、ダ
イオード接続されるＩＧＦＥＴ Ｑ５０とマスタトラン
ジスタＱ５１，Ｑ５２とスレーブトランジスタＱ５３，
Ｑ５４は類似したＷ／Ｌ比を有する。マスタトランジス
タＱ５１，Ｑ５２は共通ソース増幅器の構成で接続さ
れ、共通ゲート増幅器構成でそれぞれ接続されるＩＧＦ
ＥＴ Ｑ５５，Ｑ５６とはそれぞれカスコード接続され
る。スレーブトランジスタＱ５３，Ｑ５４は共通ソース
増幅器構成で接続され、共通ゲート増幅器構成でそれぞ
れ接続されるＩＧＦＥＴ Ｑ５７，Ｑ５８とはそれぞれ
カスコード接続される。ＩＧＦＥＴＱ５５，Ｑ５６，Ｑ
５７，及びＱ５８のゲート電極がそれぞれ接続されるノ
ードＮ５は、ダイオード接続されたＩＧＦＥＴ Ｑ５０
のチャネルにかかる電圧降下により、正の動作電圧Ｂ＋
のレールから電位がオフセットされる。各ソース電極の
近くに丸印の“ｍ”で示すように、ＩＧＦＥＴ Ｑ５
５，Ｑ５６，Ｑ５７，及びＱ５８は類似したＷ／Ｌを有
する。ここで、ｍはＩＧＦＥＴ Ｑ５５，Ｑ５６，Ｑ５
７，及びＱ５８のソース−ゲートオフセット電圧がＩＧ
ＦＥＴ Ｑ５０のソース−ゲートオフセット電圧より十
分に小さいように４以上である。このＩＧＦＥＴ Ｑ５
０にはＩＧＦＥＴ Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５
４がＱ５５，Ｑ５６，Ｑ５７，及びＱ５８とネストカス
コード動作のために十分なソース−ドレイン電圧が提供
される。
【００３３】ノードＮ５での電流ミラー増幅器ＤＣＭＡ
１の入力接続のうちの一つからマスタトランジスタＱ５
１のゲート電極への帰還接続がある。この帰還接続はＩ
ＧＦＥＴ Ｑ５１，Ｑ５５のネストカスコード接続をし
てノードＮ５からＩＧＦＥＴＱ４１によって要求され、
ＩＧＦＥＴ Ｑ５５のドレイン電極からノードＮ５に供
給されるドレイン電流を供給するようにする。この帰還
接続により、マスタトランジスタＱ５１に対して設定さ
れるソース−ゲート電位はＱ５１と、そのカスコード共
通ゲート増幅器トランジスタＱ５５がＱ４１によって要
求されるドレイン電流を伝導させることができるので、
スレーブトランジスタＱ５３に対するソース−ゲート電
位として印加され、Ｑ５３とそのカスコード共通ゲート
増幅器トランジスタＱ５７をしてＱ５７のドレイン電極
からノードＮ８にＱ４１によって要求されるドレイン電
流と同じ量の電流を供給させる。
１の入力接続のうちの一つからマスタトランジスタＱ５
１のゲート電極への帰還接続がある。この帰還接続はＩ
ＧＦＥＴ Ｑ５１，Ｑ５５のネストカスコード接続をし
てノードＮ５からＩＧＦＥＴＱ４１によって要求され、
ＩＧＦＥＴ Ｑ５５のドレイン電極からノードＮ５に供
給されるドレイン電流を供給するようにする。この帰還
接続により、マスタトランジスタＱ５１に対して設定さ
れるソース−ゲート電位はＱ５１と、そのカスコード共
通ゲート増幅器トランジスタＱ５５がＱ４１によって要
求されるドレイン電流を伝導させることができるので、
スレーブトランジスタＱ５３に対するソース−ゲート電
位として印加され、Ｑ５３とそのカスコード共通ゲート
増幅器トランジスタＱ５７をしてＱ５７のドレイン電極
からノードＮ８にＱ４１によって要求されるドレイン電
流と同じ量の電流を供給させる。
【００３４】ノードＮ６での電流ミラー増幅器ＤＣＭＡ
１の入力接続のうちの他の一つからマスタトランジスタ
Ｑ５２のゲート電極への帰還接続がまた存在する。この
帰還接続はＱ５２とＱ５６のネストカスコード接続をし
てノードＮ６からＱ４２によって要求され、Ｑ５６のド
レイン電極からノードＮ６に供給されるドレイン電流を
供給するようにする。この帰還接続によりマスタトラン
ジスタＱ５２に対して設定されるソース−ゲート電位は
Ｑ５２とそのカスコード共通ゲート増幅器トランジスタ
Ｑ５６がＱ４２によって要求されるドレイン電流を伝導
させることができるので、スレーブトランジスタＱ５４
に対するソースゲート電位として印加されて、Ｑ５４と
そのカスコード共通ゲート増幅器トランジスタＱ５８を
介してＱ５８のドレイン電極からノードＮ６にＱ４２に
よって要求されるドレイン電流と同じ量の電流を供給さ
せる。
１の入力接続のうちの他の一つからマスタトランジスタ
Ｑ５２のゲート電極への帰還接続がまた存在する。この
帰還接続はＱ５２とＱ５６のネストカスコード接続をし
てノードＮ６からＱ４２によって要求され、Ｑ５６のド
レイン電極からノードＮ６に供給されるドレイン電流を
供給するようにする。この帰還接続によりマスタトラン
ジスタＱ５２に対して設定されるソース−ゲート電位は
Ｑ５２とそのカスコード共通ゲート増幅器トランジスタ
Ｑ５６がＱ４２によって要求されるドレイン電流を伝導
させることができるので、スレーブトランジスタＱ５４
に対するソースゲート電位として印加されて、Ｑ５４と
そのカスコード共通ゲート増幅器トランジスタＱ５８を
介してＱ５８のドレイン電極からノードＮ６にＱ４２に
よって要求されるドレイン電流と同じ量の電流を供給さ
せる。
【００３５】端子ＮＩＮとＩＩＮに印加される入力電圧
が同じとき、ＩＧＦＥＴ Ｑ４１，Ｑ４２によって要求
されるドレイン電流は表面的には同一である。２入力・
２出力電流ミラー増幅器ＤＣＭＡ１は入力接続であるノ
ードＮ５，Ｎ６でこれら形式上同一の電流要求に応答
し、その出力接続であるノードＮ８，Ｎ９から形式上同
一の電流を供給する。電流ミラー増幅器ＤＣＭＡ１によ
りノードＮ８からＣＭＡの入力接続に供給される電流は
その出力接続で類似した量の電流を要求するようにし
て、電流ミラー増幅器ＤＣＭＡ１によりノードＮ９から
供給される電流をシンクする。２端子抵抗負荷（図８に
図示せず）の第１端子に接続する差動入力相互コンダク
タンス増幅器の端子ＯＵＴでの電位は、その抵抗負荷の
第２端子に印加される電位によって決定される。
が同じとき、ＩＧＦＥＴ Ｑ４１，Ｑ４２によって要求
されるドレイン電流は表面的には同一である。２入力・
２出力電流ミラー増幅器ＤＣＭＡ１は入力接続であるノ
ードＮ５，Ｎ６でこれら形式上同一の電流要求に応答
し、その出力接続であるノードＮ８，Ｎ９から形式上同
一の電流を供給する。電流ミラー増幅器ＤＣＭＡ１によ
りノードＮ８からＣＭＡの入力接続に供給される電流は
その出力接続で類似した量の電流を要求するようにし
て、電流ミラー増幅器ＤＣＭＡ１によりノードＮ９から
供給される電流をシンクする。２端子抵抗負荷（図８に
図示せず）の第１端子に接続する差動入力相互コンダク
タンス増幅器の端子ＯＵＴでの電位は、その抵抗負荷の
第２端子に印加される電位によって決定される。
【００３６】また他の抵抗負荷配列において、抵抗電位
分割器は差動入力相互コンダクタンス増幅器の端子ＯＵ
Ｔで共に接続されるそれぞれの第１端子と正の動作電圧
Ｂ＋レールと負の動作電位Ｂ−レールにそれぞれ接続さ
れるそれぞれの第２端子を有する一対の抵抗から形成さ
れる。差動入力相互コンダクタンス増幅器の端子ＯＵＴ
での直流バイアス電位は、もし端子ＯＵＴが抵抗電位分
割器を形成する一対の抵抗の相互に接続される第１端子
から分離されると、抵抗電位分割器によって設定される
電位と実際に同一である。
分割器は差動入力相互コンダクタンス増幅器の端子ＯＵ
Ｔで共に接続されるそれぞれの第１端子と正の動作電圧
Ｂ＋レールと負の動作電位Ｂ−レールにそれぞれ接続さ
れるそれぞれの第２端子を有する一対の抵抗から形成さ
れる。差動入力相互コンダクタンス増幅器の端子ＯＵＴ
での直流バイアス電位は、もし端子ＯＵＴが抵抗電位分
割器を形成する一対の抵抗の相互に接続される第１端子
から分離されると、抵抗電位分割器によって設定される
電位と実際に同一である。
【００３７】端子ＮＩＮとＩＩＮとの間の入力信号電圧
はＱ４１とＱ４２によって要求されるドレイン電流を不
平衡にし、２入力・２出力電流ミラー増幅器ＤＣＭＡ１
のノードＮ８とＮ９から供給する出力電流においての相
応する不平衡をもたらす。電流ミラー増幅器ＣＭＡは２
入力・２出力電流ミラー増幅器ＤＣＭＡ１がそのノード
Ｎ８及びＮ９から供給する出力電流の差が、差動入力相
互コンダクタンス増幅器の端子ＯＵＴとこの端子ＯＵＴ
が接続される第２端子抵抗負荷（図８に図示せず）を通
じて流れるようにする。
はＱ４１とＱ４２によって要求されるドレイン電流を不
平衡にし、２入力・２出力電流ミラー増幅器ＤＣＭＡ１
のノードＮ８とＮ９から供給する出力電流においての相
応する不平衡をもたらす。電流ミラー増幅器ＣＭＡは２
入力・２出力電流ミラー増幅器ＤＣＭＡ１がそのノード
Ｎ８及びＮ９から供給する出力電流の差が、差動入力相
互コンダクタンス増幅器の端子ＯＵＴとこの端子ＯＵＴ
が接続される第２端子抵抗負荷（図８に図示せず）を通
じて流れるようにする。
【００３８】ＩＧＦＥＴ Ｑ４３，Ｑ４４の簡単なＣＭ
Ａ接続は、Ｑ４３のドレイン電位を負の動作電源電圧Ｂ
−以上の約１Ｖの単に
Ａ接続は、Ｑ４３のドレイン電位を負の動作電源電圧Ｂ
−以上の約１Ｖの単に
【００３９】
【数１】
【００４０】程度となることにする。そこで、Ｑ４１及
びＱ４２のゲート電極はソース−ゲートオフセット電位
以上の１Ｖの単に
びＱ４２のゲート電極はソース−ゲートオフセット電位
以上の１Ｖの単に
【００４１】
【数２】
【００４２】だけ低い静止動作電圧にバイアスされ得
る。ノードＮ５，Ｎ６は正の動作電源電圧Ｂ＋からただ
ソース−ゲートオフセット電位だけオフセットされる。
閾電圧が約１Ｖと仮定すると、Ｑ４１，Ｑ４２，Ｑ５
１，及びＱ５５のネストカスコード接続とＱ５２，Ｑ５
６のネストカスコード接続の３Ｖ動作が容易になる。Ｑ
５３及びＱ５７のネストカスコード接続と共通ゲート増
幅器トランジスタを有する電流ミラー増幅器ＣＭＡのマ
スタトランジスタのネストカスコード接続は直列に接続
され、３ＶのＢ電源から満足に動作可能である。Ｑ５４
〜Ｑ５８のネストカスコード接続と共通ゲート増幅器ト
ランジスタを有する電流ミラー増幅器ＣＭＡのスレーブ
トランジスタのネストカスコード接続は直列に接続され
て３ＶのＢ電源から満足に動作することができる。出力
スイングは任意の方法でＣＭＡの電流ミラー作用に影響
せずに負の動作電源電圧Ｂ−の
る。ノードＮ５，Ｎ６は正の動作電源電圧Ｂ＋からただ
ソース−ゲートオフセット電位だけオフセットされる。
閾電圧が約１Ｖと仮定すると、Ｑ４１，Ｑ４２，Ｑ５
１，及びＱ５５のネストカスコード接続とＱ５２，Ｑ５
６のネストカスコード接続の３Ｖ動作が容易になる。Ｑ
５３及びＱ５７のネストカスコード接続と共通ゲート増
幅器トランジスタを有する電流ミラー増幅器ＣＭＡのマ
スタトランジスタのネストカスコード接続は直列に接続
され、３ＶのＢ電源から満足に動作可能である。Ｑ５４
〜Ｑ５８のネストカスコード接続と共通ゲート増幅器ト
ランジスタを有する電流ミラー増幅器ＣＭＡのスレーブ
トランジスタのネストカスコード接続は直列に接続され
て３ＶのＢ電源から満足に動作することができる。出力
スイングは任意の方法でＣＭＡの電流ミラー作用に影響
せずに負の動作電源電圧Ｂ−の
【００４３】
【数３】
【００４４】程度内で、あるいは電流ミラー増幅器ＤＣ
ＭＡ１が電流ミラー作用に影響せずに正の動作電源電圧
Ｂ＋の
ＭＡ１が電流ミラー作用に影響せずに正の動作電源電圧
Ｂ＋の
【００４５】
【数４】
【００４６】程度内で行える。大部分の３ＶのＢ電源範
囲にかかっているさらに大きいスイングが線形成及び応
答速度においてのある折衷案より可能になる。図９は２
入力・２出力電流ミラー増幅器ＤＣＭＡ１が２入力・２
出力電流増幅器ＤＣＭＡ２に代替されるのを除いて、図
８と類似した差動入力相互コンダクタンス増幅器を示
す。図９の２入力・２出力電流ミラー増幅器ＤＣＭＡ２
は図８の共通ゲート増幅器トランジスタＱ５５，Ｑ５
６，Ｑ５７，及びＱ５８が共通ゲート増幅器トランジス
タＱ６５，Ｑ６６，Ｑ６７，及びＱ６８に代替されると
いう点で、図８に示す電流ミラー増幅器ＣＭＡ１と異な
る。Ｑ６５，Ｑ６６，Ｑ６７，及びＱ６８は各ソース電
極の近くに丸印の“１”で表わすように、ダイオード接
続されたＱ５０と、マスタトランジスタＱ５１，Ｑ５２
とスレーブトランジスタＱ５３，Ｑ５４が相互に類似し
たＷ／Ｌ比を有する。Ｑ６５，Ｑ６６，Ｑ６７，及びＱ
６８のゲート電極の下部への半導体のドーピングは、Ｑ
５０，Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５４のゲート電
極の下部への半導体のドーピングと異なる。これは、Ｑ
６５，Ｑ６６，Ｑ６７，及びＱ６８のソースゲートオフ
セット電圧がＱ５１，Ｑ５２，Ｑ５３，及びＱ５４がＱ
６５，Ｑ６６，Ｑ６７，及びＱ６８とのネストカスコー
ド動作のために十分なソース−ドレイン電圧が提供され
るＱ５０のソース−ゲートオフセット電圧より十分に小
さく行われる。
囲にかかっているさらに大きいスイングが線形成及び応
答速度においてのある折衷案より可能になる。図９は２
入力・２出力電流ミラー増幅器ＤＣＭＡ１が２入力・２
出力電流増幅器ＤＣＭＡ２に代替されるのを除いて、図
８と類似した差動入力相互コンダクタンス増幅器を示
す。図９の２入力・２出力電流ミラー増幅器ＤＣＭＡ２
は図８の共通ゲート増幅器トランジスタＱ５５，Ｑ５
６，Ｑ５７，及びＱ５８が共通ゲート増幅器トランジス
タＱ６５，Ｑ６６，Ｑ６７，及びＱ６８に代替されると
いう点で、図８に示す電流ミラー増幅器ＣＭＡ１と異な
る。Ｑ６５，Ｑ６６，Ｑ６７，及びＱ６８は各ソース電
極の近くに丸印の“１”で表わすように、ダイオード接
続されたＱ５０と、マスタトランジスタＱ５１，Ｑ５２
とスレーブトランジスタＱ５３，Ｑ５４が相互に類似し
たＷ／Ｌ比を有する。Ｑ６５，Ｑ６６，Ｑ６７，及びＱ
６８のゲート電極の下部への半導体のドーピングは、Ｑ
５０，Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５４のゲート電
極の下部への半導体のドーピングと異なる。これは、Ｑ
６５，Ｑ６６，Ｑ６７，及びＱ６８のソースゲートオフ
セット電圧がＱ５１，Ｑ５２，Ｑ５３，及びＱ５４がＱ
６５，Ｑ６６，Ｑ６７，及びＱ６８とのネストカスコー
ド動作のために十分なソース−ドレイン電圧が提供され
るＱ５０のソース−ゲートオフセット電圧より十分に小
さく行われる。
【００４７】図１０は２入力・２出力電流ミラー増幅器
ＤＣＭＡ１が２入力・２出力電流ミラー増幅器ＤＣＭＡ
３に代替されるのを除外し、図８と類似した差動入力相
互コンダクタンス増幅器を示す。図９の電流ミラー増幅
器ＤＣＭＡ３と、図８の共通ゲート増幅器トランジスタ
Ｑ５５，Ｑ５６，Ｑ５７，及びＱ５８が共通ゲート増幅
器トランジスタＱ７５，Ｑ７６，Ｑ７７，及びＱ７８に
代替されるという点で、図８に示す電流ミラー増幅器Ｄ
ＣＭＡ１とは異なる。Ｑ７５，Ｑ７６，Ｑ７７及びＱ７
８は各ソース電極の近くに丸印の“ｍ”で示すように、
Ｑ５０，Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５４のＷ／Ｌ
比よりｍ倍だけさらに大きい同一のＷ／Ｌ比を有する。
Ｑ７５，Ｑ７６，Ｑ７７，及びＱ７８のゲート電極の下
部への半導体ドーピングはＱ５０，Ｑ５１，Ｑ５２，Ｑ
５３，及びＱ５４のゲート電極の下部への半導体ドーピ
ングとは異なる。これはＱ５１，Ｑ５２，Ｑ５３，及び
Ｓ５４にＱ７５，Ｑ７６，Ｑ７７，及びＱ７８とネスト
カスコード動作のために十分なソース−ドレイン電圧を
提供するように、Ｑ７５，Ｑ７６，Ｑ７７，及びＱ７８
のソース−ゲートオフセット電圧がＱ５０のソースゲー
ト−オフセット電圧に対してさらに減少するように行わ
れる。
ＤＣＭＡ１が２入力・２出力電流ミラー増幅器ＤＣＭＡ
３に代替されるのを除外し、図８と類似した差動入力相
互コンダクタンス増幅器を示す。図９の電流ミラー増幅
器ＤＣＭＡ３と、図８の共通ゲート増幅器トランジスタ
Ｑ５５，Ｑ５６，Ｑ５７，及びＱ５８が共通ゲート増幅
器トランジスタＱ７５，Ｑ７６，Ｑ７７，及びＱ７８に
代替されるという点で、図８に示す電流ミラー増幅器Ｄ
ＣＭＡ１とは異なる。Ｑ７５，Ｑ７６，Ｑ７７及びＱ７
８は各ソース電極の近くに丸印の“ｍ”で示すように、
Ｑ５０，Ｑ５１，Ｑ５２，Ｑ５３，及びＱ５４のＷ／Ｌ
比よりｍ倍だけさらに大きい同一のＷ／Ｌ比を有する。
Ｑ７５，Ｑ７６，Ｑ７７，及びＱ７８のゲート電極の下
部への半導体ドーピングはＱ５０，Ｑ５１，Ｑ５２，Ｑ
５３，及びＱ５４のゲート電極の下部への半導体ドーピ
ングとは異なる。これはＱ５１，Ｑ５２，Ｑ５３，及び
Ｓ５４にＱ７５，Ｑ７６，Ｑ７７，及びＱ７８とネスト
カスコード動作のために十分なソース−ドレイン電圧を
提供するように、Ｑ７５，Ｑ７６，Ｑ７７，及びＱ７８
のソース−ゲートオフセット電圧がＱ５０のソースゲー
ト−オフセット電圧に対してさらに減少するように行わ
れる。
【００４８】図８，図９，及び図１０の差動入力相互コ
ンダクタンス増幅器は相互コンダクタンス逓倍器あるい
は同期検出器としての動作を許容するように変形され得
る。これは、マスタトランジスタ役割をするまた他のｐ
チャネルＩＧＦＥＴを有するＣＭＡ構成で、スレーブト
ランジスタＱ４４でないＱ４３によって展開されること
ができるように、ダイオード接続されたＱ４４からＱ４
３のゲート電極を分離し、変調された電圧を受信するよ
うにＱ４３のゲート電極を配列して遂行される。
ンダクタンス増幅器は相互コンダクタンス逓倍器あるい
は同期検出器としての動作を許容するように変形され得
る。これは、マスタトランジスタ役割をするまた他のｐ
チャネルＩＧＦＥＴを有するＣＭＡ構成で、スレーブト
ランジスタＱ４４でないＱ４３によって展開されること
ができるように、ダイオード接続されたＱ４４からＱ４
３のゲート電極を分離し、変調された電圧を受信するよ
うにＱ４３のゲート電極を配列して遂行される。
【００４９】２入力・２出力電流ミラー増幅器ＤＣＭＡ
１，ＤＣＭＡ２，及びＤＣＭＡ３は、その出力回路のネ
ストカスコード接続されたトランジスタのＷ／Ｌ比をそ
の入力回路のネストカスコード接続されたトランジスタ
のＷ／Ｌ比よりｐ（ここで、“ｐ”は通常１の所定倍で
ある正数）倍だけ大きくするので、それぞれ変形も可能
になる。これは、その出力電流がそれぞれの入力電流の
うちいずれか一つに対して−１の電流利得よりは−ｐの
電流利得を表わすようにする。ＤＣＭＡ１，ＤＣＭＡ
２，及びＤＣＭＡ３と類似しているが、ｐチャネルＩＧ
ＦＥＴでないｎチャネルＩＧＦＥＴを使用して構成され
た２入力・２出力も本発明のまた他の実施例となる。
１，ＤＣＭＡ２，及びＤＣＭＡ３は、その出力回路のネ
ストカスコード接続されたトランジスタのＷ／Ｌ比をそ
の入力回路のネストカスコード接続されたトランジスタ
のＷ／Ｌ比よりｐ（ここで、“ｐ”は通常１の所定倍で
ある正数）倍だけ大きくするので、それぞれ変形も可能
になる。これは、その出力電流がそれぞれの入力電流の
うちいずれか一つに対して−１の電流利得よりは−ｐの
電流利得を表わすようにする。ＤＣＭＡ１，ＤＣＭＡ
２，及びＤＣＭＡ３と類似しているが、ｐチャネルＩＧ
ＦＥＴでないｎチャネルＩＧＦＥＴを使用して構成され
た２入力・２出力も本発明のまた他の実施例となる。
【図１】本発明の一実施例による電流ミラー増幅器の概
略図である。
略図である。
【図２】本発明の他の実施例による電流ミラー増幅器の
概略図である。
概略図である。
【図３】本発明のまた他の実施例による電流ミラー増幅
器の概略図である。
器の概略図である。
【図４】本発明による複数の出力電流ミラー増幅器の概
略図である。
略図である。
【図５】本発明による複数の出力電流ミラー増幅器の概
略図である。
略図である。
【図６】本発明による複数の出力電流ミラー増幅器の概
略図である。
略図である。
【図７】本発明の他の実施例により、図１〜図６に示す
電流ミラー増幅器のうちいずれか一つにつくられること
ができる変形の概略図である。
電流ミラー増幅器のうちいずれか一つにつくられること
ができる変形の概略図である。
【図８】ネストカスコード入出力段を有するＩＧＦＥＴ
ミラー増幅器を使用した差動入力相互コンダクタンス増
幅器の概略図である。
ミラー増幅器を使用した差動入力相互コンダクタンス増
幅器の概略図である。
【図９】ネストカスコード入出力段を有するＩＧＦＥＴ
ミラー増幅器を使用した差動入力相互コンダクタンス増
幅器の概略図である。
ミラー増幅器を使用した差動入力相互コンダクタンス増
幅器の概略図である。
【図１０】ネストカスコード入出力段を有するＩＧＦＥ
Ｔミラー増幅器を使用した差動入力相互コンダクタンス
増幅器の概略図である。
Ｔミラー増幅器を使用した差動入力相互コンダクタンス
増幅器の概略図である。
Ｑ１１〜Ｑ１６，Ｑ２１〜Ｑ２６，Ｑ３１〜Ｑ３６，Ｑ
４１〜Ｑ４４，Ｑ５０〜Ｑ５８ ＩＧＦＥＴ Ｑ６５〜Ｑ６８，Ｑ６５〜Ｑ６８ 共通増幅器トランジ
スタ ＣＭＡ 電流ミラー増幅器 ＤＣＭＡ１，ＤＣＭＡ２，ＤＣＭＡ３ ２入力・２出力
電流ミラー増幅器
４１〜Ｑ４４，Ｑ５０〜Ｑ５８ ＩＧＦＥＴ Ｑ６５〜Ｑ６８，Ｑ６５〜Ｑ６８ 共通増幅器トランジ
スタ ＣＭＡ 電流ミラー増幅器 ＤＣＭＡ１，ＤＣＭＡ２，ＤＣＭＡ３ ２入力・２出力
電流ミラー増幅器
Claims (32)
- 【請求項１】 電流ミラー増幅器において、 それぞれのゲート電極と、それぞれのソース電極と、そ
れぞれのドレイン電極と、そのソース電極とドレイン電
極との間に第１，第２，第３，及び第４電界効果トラン
ジスタで他のチャネルの幅対長さ比に所定の比率で幅対
長さ比を有するそれぞれのチャネルを備え、前記第１電
界効果トランジスタのドレイン電極は前記第２電界効果
トランジスタのソース電極に接続され、前記第３電界効
果トランジスタのドレイン電極は前記第４電界効果トラ
ンジスタのソース電極に接続される構成を有する同一伝
導形の前記第１，第２，第３，及び第４電界効果トラン
ジスタと、 前記第２電界効果トランジスタのドレインに電極に接続
され、入力電流に応答して入力電位が現われ、前記入力
電流を受けるための入力端子と、 前記入力電位を前記第１及び第３電界効果トランジスタ
のゲート電極に印加するための手段と、 前記第４電界効果トランジスタのドレイン電極に接続さ
れる第１出力端子と、 実質的に中間に挿入されるインピーダンスなしに前記第
１及び第３電界効果トランジスタのソース電極に接続さ
れる共通端子と、 前記第１，第２，第３，及び第４電界効果トランジスタ
のゲート電極の相互接続とよりなり、 それぞれのチャネルを通じる電流の直列伝導に応答して
前記第１電界効果トランジスタのソース−ゲート電圧
が、前記第２電界効果トランジスタのソース−ゲート電
圧より所定の量だけ大きく、 それぞれのチャネルを通じる電流の直列伝導に応答し
て、前記第３電界効果トランジスタのソース−ゲート電
圧が前記第４電界効果トランジスタのソース−ゲート電
圧より所定の量だけ大きいことを特徴とする電流ミラー
増幅器。 - 【請求項２】 前記入力電位を前記第１及び第３電界効
果トランジスタのゲート電極に印加するための手段は、
前記入力端子の実質的に中間に挿入されるインピーダン
スなしに前記第１，第２，第３，及び第４電界効果トラ
ンジスタのゲート電極の前記相互接続で構成される請求
項１記載の電流ミラー増幅器。 - 【請求項３】 前記入力電位を前記第１及び第３電界効
果トランジスタのゲート電極に印加するための手段は、
前記第１，第２，第３，及び第４電界効果トランジスタ
と同一の伝導形の第５電界効果トランジスタのソースフ
ォロア接続で構成される請求項１記載の電流ミラー増幅
器。 - 【請求項４】 前記第１，第２，第３，及び第４電界効
果トランジスタと同一の伝導形を有し、前記第１，第
２，第３，及び第４電界効果トランジスタのゲート電極
の前記相互接続から接続されたそれぞれのゲート電極
と、それぞれのソース電極とそれぞれのドレイン電極と
の間にそれぞれのチャネルを備えており、第５電界効果
トランジスタのソース電極は前記共通端子に接続され、
前記第５電界効果トランジスタのドレイン電極は第６電
界効果トランジスタのソース電極に接続される構成を有
する前記第５及び第６電界効果トランジスタと、 前記第６電界効果トランジスタのドレイン電極が接続さ
れる第２出力端子とを更に備え、 それぞれのチャネルを通じる電流の直列伝導に応答して
前記第５電界効果トランジスタのソース−ゲート電圧が
前記第６電界効果トランジスタのソース−ゲート電圧よ
り所定の量だけ大きいことを特徴とする請求項１記載の
電流ミラー増幅器。 - 【請求項５】 前記入力電位を前記第１及び第３電界効
果トランジスタのゲート電極に印加するための手段は、
前記入力端子の実質的に中間に挿入されるインピーダン
スなしに前記第１，第２，第３，及び第４電界効果トラ
ンジスタのゲート電極が相互接続で構成される請求項４
記載の電流ミラー増幅器。 - 【請求項６】 前記入力電位を前記第１及び第３電界効
果トランジスタのゲート電極に印加するための手段は、
前記第１，第２，第３，第４，第５，及び第６電界効果
トランジスタと同一の伝導形の第７電界効果トランジス
タのソースフォロア接続で構成される請求項４記載の電
流ミラー増幅器。 - 【請求項７】 前記第３及び前記第５電界効果トランジ
スタのチャネルは相互に同一のそれぞれの幅対長さ比を
有する請求項４記載の電流ミラー増幅器。 - 【請求項８】 前記第１及び前記第３電界効果トランジ
スタのチャネルは相互に同一のそれぞれの幅対長さ比を
有する請求項７記載の電流ミラー増幅器。 - 【請求項９】 前記第１及び前記第３電界効果トランジ
スタのチャネルは相互に同一のそれぞれの幅対長さ比を
有する請求項１記載の電流ミラー増幅器。 - 【請求項１０】 前記第１及び第２電界効果トランジス
タのチャネルがそれぞれ形成される半導体の領域は、前
記第１電界効果トランジスタの障壁高さが前記第２電界
効果トランジスタの障壁高さを超過できるように異なっ
てドーピングされ、前記第３及び第４電界効果トランジ
スタのチャネルがそれぞれ形成される半導体の領域は、
前記第３電界効果トランジスタの障壁高さが前記第４電
界効果トランジスタの障壁高さを超過できるように異な
ってドーピングされることを特徴とする請求項１記載の
電流ミラー増幅器。 - 【請求項１１】 前記第２電界効果トランジスタのチャ
ネルの幅対長さ比は前記第１電界効果トランジスタのチ
ャネルの幅対長さ比に比べて１より大きいｍ倍だけ大き
く、前記第４電界効果トランジスタのチャネルの幅対長
さ比は前記第３電界効果トランジスタのチャネルの幅対
長さ比より前記ｍ倍だけ大きいことを特徴とする請求項
１記載の電流ミラー増幅器。 - 【請求項１２】 電流ミラー増幅器において、 所定のドーピングの半導体それぞれの領域上部のそれぞ
れのゲート電極と、それぞれのソース電極と、それぞれ
のドレイン電極と、そのソース電極とドレイン電極との
間のそれぞれのチャネルを備えており、第３及び第４電
界効果トランジスタのチャネルは第１及び第２電界効果
トランジスタのチャネルの幅対長さのｎ（ｎは正数）倍
である相互に同一の幅対長さ比を有し、前記第１電界効
果トランジスタのドレイン電極は前記第２電界効果トラ
ンジスタのソース電極に接続され、前記第３電界効果ト
ランジスタのドレイン電極は前記第４電界効果トランジ
スタのソース電極に接続され、第１及び第２電界効果ト
ランジスタがそれぞれ形成される半導体の領域は、第１
電界効果トランジスタの障壁高さが第２電界効果トラン
ジスタの障壁高さを所定の量だけ超過できるように相互
に異なってドーピングされ、第３及び第４電界効果トラ
ンジスタがそれぞれ形成される半導体の領域は、第３電
界効果トランジスタの障壁高さが第４電界効果トランジ
スタの障壁高さを前記所定の量だけ超過できるように相
互に異なってドーピングされる構成を有する相互に同一
の伝導形の前記第１，第２，第３，及び第４電界効果ト
ランジスタと、 前記第２電界効果トランジスタのドレイン電極が接続さ
れ、入力電流に応答して入力電位が現われ、前記入力電
流を受信するための入力端子と、 前記入力電位を前記第１及び第３電界効果トランジスタ
のゲート電極に印加するための手段と、 前記第４電界効果トランジスタのドレイン電極が接続さ
れる第１出力端子と、 実質的に中間に挿入されるインピーダンスなしに前記第
１及び第３電界効果トランジスタのソース電極が接続さ
れる共通端子と、 前記第１，第２，第３、及び第４電界効果トランジスタ
のゲート電極の相互接続とを備えることを特徴とする電
流ミラー増幅器。 - 【請求項１３】 前記入力電位を前記第１及び第３電界
効果トランジスタのゲート電極に印加するための手段
は、前記入力端子の実質的に中間に挿入されるインピー
ダンスなしに前記第１，第２，第３，及び第４電界効果
トランジスタのゲート電極の前記相互接続で構成される
請求項１２記載の電流ミラー増幅器。 - 【請求項１４】 前記入力電位を前記第１及び第３電界
効果トランジスタのゲート電極に印加するための手段
は、前記第１，第２，第３，及び第４電界効果トランジ
スタと同一の伝導形の第５電界効果トランジスタのソー
スフォロア接続で構成される請求項１２記載の電流ミラ
ー増幅器。 - 【請求項１５】 前記第１，第２，第３，及び第４電界
効果トランジスタと同一の伝導形を有し、前記第１，第
２，第３，及び第４電界効果トランジスタのゲート電極
の前記相互接続から接続されるそれぞれのゲート電極
と、それぞれのソース電極とそれぞれのドレイン電極と
の間にそれぞれのチャネルを備えており、第５電界効果
トランジスタのソース電極は前記共通端子に接続され、
前記第５電界効果トランジスタのドレイン電極は第６電
界効果トランジスタのソース電極に接続され、第５及び
第６電界効果トランジスタが形成される半導体の領域は
第５電界効果トランジスタの障壁高さが第６電界効果ト
ランジスタの障壁高さを所定の量だけ超過できるように
相互に異なってドーピングされる前記第５及び第６電界
効果トランジスタと、前記第６電界効果トランジスタの
ドレイン電極が接続される第２出力端子とをさらに備え
ることを特徴とする請求項１２記載の電流ミラー増幅
器。 - 【請求項１６】 前記第５及び第６電界効果トランジス
タのチャネルは、前記第１及び第２電界効果トランジス
タのチャネルの幅対長さ比のｐ倍である同一の幅対長さ
比を有する請求項１５記載の電流ミラー増幅器。 - 【請求項１７】 前記ｎは前記ｐと同一である請求項１
６記載の電流ミラー増幅器。 - 【請求項１８】 前記ｎは１である請求項１７記載の電
流ミラー増幅器。 - 【請求項１９】 前記第１及び第３電界効果トランジス
タのチャネルは相互に同一のそれぞれの幅対長さ比を有
する請求項１２記載の電流ミラー増幅器。 - 【請求項２０】 電流ミラー増幅器において、 それぞれのゲート電極と、それぞれのソース電極と、そ
れぞれのドレイン電極と、第１，第２，第３，及び第４
電界効果トランジスタの他のものと同一の所定のドーピ
ングの半導体領域に形成されるソース電極とドレイン電
極との間のそれぞれのチャネルを備えており、前記第１
電界効果トランジスタのドレイン電極は前記第２電界効
果トランジスタのソース電極に接続され、前記第３電界
効果トランジスタのドレイン電極は前記第４電界効果ト
ランジスタのソース電極に接続される構成を有する同一
の伝導形の前記第１，第２，第３，及び第４電界効果ト
ランジスタと、 前記第２電界効果トランジスタのドレイン電極が接続さ
れ、入力電流に応答して入力電位が現われ、前記入力電
流を受信するための入力端子と、 前記入力電位を前記第１及び第３電界効果トランジスタ
のゲート電極に印加するための手段と、 前記第４電界効果トランジスタのドレイン電極が接続さ
れる第１出力端子と、 実質的に中間に挿入されたインピーダンスなしに前記第
１及び第３電界効果トランジスタのソース電極が接続さ
れる共通端子と、 前記第２電界効果トランジスタのチャネルの幅対長さ比
が前記第１電界効果トランジスタのチャネルの幅対長さ
比に比べて１より大きいｍ倍だけ大きく、前記第４電界
効果トランジスタのチャネルの幅対長さ比が前記第３電
界効果トランジスタのチャネルの幅対長さ比より前記ｍ
倍だけ大きい構成を有する前記第１，第２，第３，第４
電界効果トランジスタのゲート電極の相互接続とを備え
ることを特徴とする電流ミラー増幅器。 - 【請求項２１】 前記入力電位を前記第１及び第３電界
効果トランジスタのゲート電極に印加するための手段
は、前記入力端子の実質的に中間に挿入されたインピー
ダンスなしに前記第１，第２，第３，及び第４電界効果
トランジスタのゲート電極の前記相互接続で構成される
請求項２０記載の電流ミラー増幅器。 - 【請求項２２】 前記第１及び第３電界効果トランジス
タのチャネルは相互に同一の幅対長さ比を有する請求項
２１記載の電流ミラー増幅器。 - 【請求項２３】 前記入力電位を前記第１及び第３電界
効果トランジスタのゲート電極に印加するための手段
は、前記第１，第２，第３，及び第４電界効果トランジ
スタと同一の伝導形の第５電界効果トランジスタのソー
スフォロア接続で構成される請求項２０記載の電流ミラ
ー増幅器。 - 【請求項２４】 前記第１及び第３電界効果トランジス
タのチャネルは相互に同一の幅対長さ比を有する請求項
２３記載の電流ミラー増幅器。 - 【請求項２５】 前記第１，第２，第３，及び第４電界
効果トランジスタと同一の伝導形を有し、前記第１，第
２，第３，及び第４電界効果トランジスタのゲート電極
の前記相互接続から接続されるそれぞれのゲート電極
と、それぞれのソース電極とそれぞれのドレイン電極と
の間にそれぞれのチャネルを備えており、第５電界効果
トランジスタのソース電極は前記共通端子に接続され、
前記第５電界効果トランジスタのドレイン電極は第６電
界効果トランジスタのソース電極に接続され、前記第６
電界効果トランジスタのチャネルの幅対長さ比は前記第
５電界効果トランジスタのチャネルの幅対長さ比よりｍ
倍大きい構成を有する前記第５及び第６電界効果トラン
ジスタと、 前記第６電界効果トランジスタのドレイン電極が接続さ
れる第２出力端子とをさらに備えることを特徴とする請
求項２０記載の電流ミラー増幅器。 - 【請求項２６】 前記第１，第３，第５電界効果トラン
ジスタのチャネルは相互に同一のそれぞれの幅対長さ比
を有する請求項２５記載の電流ミラー増幅器。 - 【請求項２７】 前記第１及び第３電界効果トランジス
タのチャネルは相互に同一のそれぞれの幅対長さ比を有
する請求項２０記載の電流ミラー増幅器。 - 【請求項２８】 電流ミラー増幅器において、 それぞれのゲート電極と、それぞれのソース電極と、そ
れぞれのドレイン電極と、そのソース電極とドレイン電
極との間に第１，第２，第３，及び第４電界効果トラン
ジスタの他のもののチャネルの幅対長さ比に所定の比率
の幅対長さ比を有するそれぞれのチャネルを備え、前記
第１電界効果トランジスタのドレイン電極は前記第２電
界効果トランジスタのソース電極に接続され、前記第３
電界効果トランジスタのドレイン電極は前記第４電界効
果トランジスタのソース電極に接続される構成を有する
同一の伝導形の前記第１，第２，第３，第４，及び第５
電界効果トランジスタと、 前記第２電界効果トランジスタのドレイン電極が接続さ
れ、入力電流に応答して入力電位が現われ、前記入力電
流を受信するための入力端子と、 前記入力電位を前記第１及び第３電界効果トランジスタ
のゲート電極に印加するための手段と、 前記第４電界効果トランジスタのドレイン電極が接続さ
れる第１出力端子と、 前記第１，第３，及び第５電界効果トランジスタのソー
ス電極が実質的に中間に挿入されるインピーダンスなし
に接続される共通端子と、 前記第５電界効果トランジスタのドレイン電極が接続さ
れ、電位がバイアス電流に応答して現われ、前記第２，
第４，及び第５電界効果トランジスタのゲート電極の相
互接続に印加される構成を有し、前記入力電流と同一の
極性の前記バイアス電流を受信するためのバイアス端子
とよりなり、 それぞれのチャネルを通じる電流の直列伝導に応答し
て、前記第１電界効果トランジスタのソース−ゲート電
圧が前記第２電界効果トランジスタのソース−ゲート電
圧より所定の量だけ大きく、 それぞれのチャネルを通じる電流の直列伝導に応答し
て、前記第３電界効果トランジスタのソース−ゲート電
圧が前記第４電界効果トランジスタのソース−ゲート電
圧より所定の量だけ大きいことを特徴とする電流ミラー
増幅器。 - 【請求項２９】 前記入力電位を前記第１及び第３電界
効果トランジスタのゲート電極に印加するための手段
は、前記入力端子の実質的に中間に挿入されるインピー
ダンスなしに前記第１及び第３電界効果トランジスタの
ゲート電極の前記相互接続で構成される請求項２８記載
の電流ミラー増幅器。 - 【請求項３０】 前記第１及び第２電界効果トランジス
タのチャネルがそれぞれ形成される半導体の領域は、前
記第１電界効果トランジスタの障壁高さが前記第２電界
効果トランジスタの障壁高さを超過できるように相互に
異なってドーピングされ、前記第３及び第４電界効果ト
ランジスタのチャネルがそれぞれ形成される半導体の領
域は前記第３電界効果トランジスタの障壁高さが前記第
４電界効果トランジスタの障壁高さを超過できるように
相互に異なってドーピングされ、前記第１，第３，及び
第５電界効果トランジスタのチャネルがそれぞれ形成さ
れる半導体の領域が相互に類似してドーピングされるこ
とを特徴とする請求項２８記載の電流ミラー増幅器。 - 【請求項３１】 前記第２電界効果トランジスタのチャ
ネルの幅対長さ比は前記第１電界効果トランジスタのチ
ャネルの幅対長さ比に比べて１より大きいｍ倍だけ大き
く、前記第４電界効果トランジスタのチャネルの幅対長
さ比は前記第３電界効果トランジスタのチャネルの幅対
長さ比より前記ｍ倍だけ大きい請求項３０記載の電流ミ
ラー増幅器。 - 【請求項３２】 前記第２電界効果トランジスタのチャ
ネルの幅対長さ比は前記第１電界効果トランジスタのチ
ャネルの幅対長さ比に比べて１より大きいｍ倍だけ大き
く、前記第４電界効果トランジスタのチャネルの幅対長
さ比は前記第３電界効果トランジスタのチャネルの幅対
長さ比より前記ｍ倍だけ大きい請求項２８記載の電流ミ
ラー増幅器。
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