JP2609332B2 - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体記憶装置、特に、DRAMセルとEEPROMセ
ルを１セルに結合した不揮発性半導体記憶装置に関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device in which a DRAM cell and an EEPROM cell are combined into one cell.
＜従来の技術＞ DRAMセルとEEPROMセルを１セルに結合した不揮発性半
導体記憶装置（以下「NVRAM」という）の従来の回路構
成を第４図に、従来の動作タイミング波形を第５図に示
す。NVRAMはDRAMセルMC3とEEPROMセルMC4を結合し、１
個のメモリセルとしたものであり、通電動作時にはDRAM
セルのみが動作し、DRAMセルのデータをEEPROMセルに転
送、または、EEPROMセルのデータをDRAMセルに呼び出す
ときのみ、EEPROMセルが動作する。１度EEPROMセルにDR
AMセルのデータを転送しておけば、電源を切ってもDRAM
データはEEPROMに残っており、再度電源を投入後にEEPR
OMセルのデータをDRAMに呼び出すことができる。<Prior Art> FIG. 4 shows a conventional circuit configuration of a nonvolatile semiconductor memory device (hereinafter referred to as “NVRAM”) in which a DRAM cell and an EEPROM cell are combined into one cell, and FIG. 5 shows a conventional operation timing waveform. . NVRAM combines the DRAM cell MC 3 and the EEPROM cell MC 4 and
Memory cells.
Only the cell operates, and the EEPROM cell operates only when data of the DRAM cell is transferred to the EEPROM cell or when data of the EEPROM cell is called to the DRAM cell. Once DR in EEPROM cell
If the AM cell data is transferred, the DRAM can be turned off even if the power is turned off.
The data remains in the EEPROM, and after turning on the power again, the EEPROM
OM cell data can be called into DRAM.
＜発明が解決しようとする課題＞ しかしながら、従来の回路では、ビット線対（制御ゲ
ート線CG,ビット線Ｂ）に１セルが並ぶのでレイアウト
面積が倍になる。また、MOSトランジスタTr14のソース
側がVccに接続されているので、EEPROMセルのVTH（低）
レベルを読み出す動作に時間がかかり、ビット線に現わ
れる電位差が小さい。<Problem to be Solved by the Invention> However, in the conventional circuit, the layout area is doubled because one cell is arranged in the bit line pair (control gate line CG, bit line B). Also, since the source side of the MOS transistor Tr 14 is connected to Vcc, the V TH (low) of the EEPROM cell is low.
The operation of reading the level takes time, and the potential difference appearing on the bit line is small.
本発明は上記従来回路の問題点に鑑みてなされたもの
であり、EEPROMセルからDRAMセルへのデータ読み出しが
高速に行われ、ビット線電位差が大きく、また、レイア
ウト面積の小さいNVRAMを提供するものである。The present invention has been made in view of the above-described problems of the conventional circuit, and provides an NVRAM in which data is read from an EEPROM cell to a DRAM cell at high speed, a bit line potential difference is large, and a layout area is small. It is.
＜課題を解決するための手段＞ 本発明の半導体記憶装置は、 １個のMOSトランジスタと１個のキャパシタで構成さ
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。<Means for Solving the Problems> In a semiconductor memory device of the present invention, a plurality of memory elements formed by combining a DRAM cell composed of one MOS transistor and one capacitor and an EEPROM cell into one cell are connected. Semiconductor memory having a memory array composed of a plurality of bit lines, a plurality of word lines functioning as a common word electrode of each memory element, and a MOS transistor used at the time of data transfer between a DRAM cell and an EEPROM cell A semiconductor memory device having the following requirements.
（１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。(1) The control gate electrode of the floating gate type transistor constituting the EEPROM cell is connected to the MOS of the DRAM cell.
The control gate electrode is used as a storage node of the DRAM cell by connecting to the source region of the transistor and providing a capacitor electrode on the control gate electrode via an insulating film.
（２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。(2) When transferring the data of the EEPROM cell to the DRAM cell, the source side of the floating gate transistor constituting the EEPROM is set to the ground potential.
（３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、ビット線対の内、選択メモリ素子が接続される
側のビット線の電位が電源電位又はその近傍電位に設定
され、他方の側のビット線の電位が中間電位に設定され
た後、選択メモリ素子のEEPROMセルとビット線間が接続
され、その後、該EEPROMセルとビット線間が分離され
て、ビット線対の電位差の差動増幅が行われる。(3) When transferring the data of the EEPROM cell to the DRAM cell, the potential of the bit line of the bit line pair to which the selected memory element is connected is set to the power supply potential or a potential in the vicinity thereof, and the other side After the potential of the bit line is set to the intermediate potential, the EEPROM cell of the selected memory element is connected to the bit line, then the EEPROM cell and the bit line are separated, and the differential of the potential difference between the bit line pair is determined. Amplification is performed.
また、本発明の半導体記憶装置は、 １個のMOSトランジスタと１個のキャパシタで構成さ
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。In addition, the semiconductor memory device of the present invention includes a plurality of bit lines to which a plurality of memory elements formed by combining a DRAM cell formed of one MOS transistor and one capacitor and an EEPROM cell into one cell are connected. In a semiconductor memory device having a memory array including a plurality of word lines functioning as a common word electrode of each memory element and MOS transistors used at the time of data transfer between a DRAM cell and an EEPROM cell, the following A semiconductor memory device satisfying requirements.
（１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。(1) The control gate electrode of the floating gate type transistor constituting the EEPROM cell is connected to the MOS of the DRAM cell.
The control gate electrode is used as a storage node of the DRAM cell by connecting to the source region of the transistor and providing a capacitor electrode on the control gate electrode via an insulating film.
（２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。(2) When transferring the data of the EEPROM cell to the DRAM cell, the source side of the floating gate transistor constituting the EEPROM is set to the ground potential.
（３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、全DRAMセルが電源電位又はその近傍電位に設定
された後、上記データ転送用MOSトランジスタがオンす
る。(3) When transferring the data of the EEPROM cell to the DRAM cell, the data transfer MOS transistor is turned on after all the DRAM cells are set to the power supply potential or a potential near the power supply potential.
＜実施例＞ 本発明の実施例の回路構成を第１図に、動作タイミン
グ波形を第２図に示す。<Embodiment> FIG. 1 shows a circuit configuration of an embodiment of the present invention, and FIG. 2 shows an operation timing waveform.
また、メモリセルの断面構造図を第３図に示す。 FIG. 3 shows a sectional structural view of the memory cell.
DRAMセルMC1とEEPROMセルMC2を結合して１セルにした
複数のメモリ素子MC,…が接続される複数のビット線Bj,
▲▼（ｊ＝1,…）と、各メモリ素子の共通の第１ワ
ード電極として機能する複数の第１ワード線W1i（ｉ＝
1,…）と、DRAMセルとEEPROMセル間のデータ転送時に使
用するMOSトランジスタTr2により構成されるメモリアレ
イを有する半導体記憶装置である。なお、W2i（ｉ＝1,
…）は各メモリ素子の共通の第２ワード電極として機能
する第２ワード線である。A plurality of memory elements MC was in one cell by combining the DRAM cells MC 1 and EEPROM cell MC 2, a plurality of bit lines ... are connected Bj,
.. (J = 1,...) And a plurality of first word lines W 1i (i = 1) functioning as a common first word electrode of each memory element.
1, ...) and is a semiconductor memory device having a memory array composed of MOS transistors Tr 2 to be used during data transfer between the DRAM cell and the EEPROM cell. Note that W 2i (i = 1,
..) Are second word lines that function as a common second word electrode for each memory element.
EEPROMセルMC2を構成するフローティングゲート型ト
ランジスタTr3の制御ゲート電極CGとDRAMセルMC1のビッ
ト線Bj側に接続されるキャパシタ電極CP1が共通であ
り、ポリシリコンから成る。Tr1はDRAMセルのアクセス
トランジスタ、C1はDRAMキャパシタ、CP2はキャパシタ
電極である。FGはフローティングゲート、TOはトンネル
酸化膜である。Capacitor electrode CP 1 connected to the bit line Bj side of the control gate electrode CG and the DRAM cell MC 1 floating gate transistor Tr 3 constituting the EEPROM cell MC 2 are common, made of polysilicon. Tr 1 is an access transistor of a DRAM cell, C 1 is a DRAM capacitor, and CP 2 is a capacitor electrode. FG is a floating gate, and TO is a tunnel oxide film.
EEPROMセルをデータをDRAMセルに転送するとき、EEPR
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位GNDに設定される。When transferring data from an EEPROM cell to a DRAM cell,
Floating gate type transistor that constitutes OM cell
The source S side of Tr 3 is set to the ground potential GND.
EEPROMセルをデータをDRAMセルへ転送するとき、プリ
チャージ時間にビット線対Bj,▲▼が中間電位1/2Vc
cに設定され（φPR→Ｈ、MOSトランジスタTr6,Tr7,Tr8
オン）、続いて、選択メモリ素子が接続されるビット線
Bjにソースが接続され、ドレインがVcc（電源電位）に
接続されたMOSトランジスタTr4がオンし（φ２→Ｈ）、
ビット線Bjの電位を電源電位の近傍電位まで上昇させた
後に上記トランジスタがオフする。続いて、選択メモリ
素子のアクセストランジスタTr1がオンし（W1i→Ｈ）、
EEPROMセルのデータに対応する電位がDRAMセルとビット
線に現われる。その後、選択メモリ素子のデータ転送用
MOSトランジスタTr2がオフし（W2i→Ｌ）、ビット線対B
j,▲▼の電位差の差動増幅を開始する（φ１→Ｈ、
MOSトランジスタTr9,Tr10オン、SA:差動増幅回路）。選
択メモリ素子のデータ転送用トランジスタTr2は、上記
トランジスタTr4がオンした時からアクセストランジス
タTr1がオンする時までに、オンする。そして、ビット
線対の電位差の差動増幅動作を開始するまでにオフす
る。When data is transferred from the EEPROM cell to the DRAM cell, the bit line pair Bj,
c (φ PR → H, MOS transistors Tr 6 , Tr 7 , Tr 8
ON), and then the bit line to which the selected memory element is connected
The MOS transistor Tr 4 whose source is connected to Bj and whose drain is connected to Vcc (power supply potential) turns on (φ 2 → H),
After the potential of the bit line Bj is raised to a potential near the power supply potential, the transistor is turned off. Subsequently, the access transistor Tr 1 of the selected memory element turns on (W 1i → H),
A potential corresponding to the data of the EEPROM cell appears on the DRAM cell and the bit line. Then, for the data transfer of the selected memory element
MOS transistor Tr 2 turns off (W 2i → L), and bit line pair B
j, Differential amplification of the potential difference of ▲ ▼ is started (φ 1 → H,
MOS transistors Tr 9 and Tr 10 are on, SA: differential amplifier circuit). Data transfer transistor Tr 2 of the selected memory device, the time to turn on the access transistor Tr 1 from the time when the transistor Tr 4 is turned on, is turned on. Then, it is turned off by the time the differential amplification operation of the potential difference between the bit line pair is started.
なお、DRAMデータ“1",“0"と、EEPROMセルのVTHレベ
ル高，低との対応は以下の表の通りである。The correspondence between the DRAM data “1” and “0” and the high and low VTH levels of the EEPROM cells is as shown in the following table.
DRAMセルへのデータ転送（リコール）の動作タイミン
グとしては次の方法も可能である。 The following method is also possible as the operation timing of data transfer (recall) to the DRAM cell.
ビット線対Bj,▲▼を1/2Vccにする。 Set the bit line pair Bj, ▲ ▼ to 1/2 Vcc.
選択ビット線電位上昇及びアクセストランジスタTr
1オン。Select bit line potential rise and access transistor Tr
1 on.
ビット線電位上昇用トランジスタTr4（Tr5）をオ
フ、且つ、データ転送用トランジスタTr2をオンし、ビ
ット線の電位を変化させる。The bit line potential raising transistor Tr 4 (Tr 5 ) is turned off and the data transfer transistor Tr 2 is turned on to change the bit line potential.
データ転送用トランジスタTr2をオフして差動増幅
動作を開始する。Data transfer transistor Tr 2 is turned off to start the differential amplification.
上記の方法は、２層メタルを使うと第２ワード線W2i
の時定数が減るので可能である。The above method uses the second word line W 2i
Is possible because the time constant of
リコール動作時、第１ワード線W1i及び第２ワード線W
2iにVcc以上のブースト電圧を加えることにより、ビッ
ト線電荷がEEPROMセルから逃げ易くして、リコール動作
時間を短縮することができる。During the recall operation, the first word line W 1i and the second word line W
By applying a boost voltage of Vcc or more to 2i , bit line charges can easily escape from the EEPROM cells, and the recall operation time can be reduced.
上記の実施例では、トランジスタTr6,Tr7,Tr8とTr
4（Tr5）とTr2のオン・オフ及びビット線対につながる
差動増幅回路SAの動作が、ワード線毎に毎回繰り返され
るので、EEPROMセルからDRAMセルにデータを読み出す動
作に時間がかかる。この点を改善した、本発明の他の実
施例を以下に説明する。回路構成、メモリセル構造は上
記実施例と同一である。In the above embodiment, the transistors Tr 6 , Tr 7 , Tr 8 and Tr
4 (Tr 5 ), the operation of the differential amplifier circuit SA connected to the on / off of Tr 2 and the bit line pair is repeated every word line, so that it takes time to read data from the EEPROM cell to the DRAM cell. . Another embodiment of the present invention which improves this point will be described below. The circuit configuration and the memory cell structure are the same as in the above embodiment.
EEPROMセルのデータをDRAMセルに転送するとき、EEPR
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位に設定される。When transferring EEPROM cell data to DRAM cells,
Floating gate type transistor that constitutes OM cell
The source S side of Tr 3 is set to the ground potential.
EEPROMセルのデータをDRAMセルへ転送するとき、プリ
チャージ時間にビット線対Bj,▲▼がVccレベル近く
に設定され（φ2,φ３→Ｈ、トランジスタTr4,Tr5オ
ン）、続いて選択メモリ素子のアクセストランジスタTr
1がオンし（W1i→Ｈ）、DRAMセルがVccレベル近くに設
定される。その後、選択メモリ素子のアクセストランジ
スタTr1がオフする（W1i→Ｌ）。その間、データ転送用
トランジスタTr2はオフしている（W2i＝Ｌ）。同様の動
作を繰り返し、全DRAMセルをVccレベル近くに設定した
後に、全メモリ素子のデータ転送用トランジスタTr2を
同時にオンし、又は、所定のブロック単位で順次オン
し、DRAMセルの電位を、EEPROMセルのVTHレベルに対応
する電位に設定し、転送を終える。EEPROMセルのデータ
をDRAMセルに転送するとき、ビット線対の電荷をGND方
向に抜かない。When data of the EEPROM cell is transferred to the DRAM cell, the bit line pair Bj, ▲ ▼ is set close to the Vcc level during the precharge time (φ 2 , φ 3 → H, transistors Tr 4 , Tr 5 on), and then Access transistor Tr of selected memory element
1 turns on (W 1i → H), and the DRAM cell is set near the Vcc level. After that, the access transistor Tr 1 is turned off in the selected memory element (W 1i → L). Meanwhile, the data transfer for the transistor Tr 2 is turned off (W 2i = L). After the same operation is repeated and all the DRAM cells are set close to the Vcc level, the data transfer transistors Tr 2 of all the memory elements are simultaneously turned on, or sequentially turned on in a predetermined block unit, and the potential of the DRAM cells is The potential is set to the VTH level of the EEPROM cell, and the transfer is completed. When transferring the data of the EEPROM cell to the DRAM cell, do not remove the charge of the bit line pair in the direction of GND.
＜発明の効果＞ 以上の説明から明らかな様に、本発明によれば従来の
問題点を解決した極めて有用な半導体記憶装置が提案さ
れるものである。<Effects of the Invention> As is apparent from the above description, according to the present invention, an extremely useful semiconductor memory device that solves the conventional problems is proposed.
第１図は本発明の実施例の回路構成図、第２図は動作タ
イミング波形図、第３図はメモリセル断面構造図、第４
図は従来のNVRAMの回路構成図、第５図は動作タイミン
グ波形図である。 符号の説明 MC:メモリ素子、MC1:DRAMセル、MC2:EEPROMセル、Bj,▲
▼：ビット線、W1i:第１ワード線、W2i:第２ワード
線、Tr1:アクセストランジスタ、Tr2:データ転送用トラ
ンジスタ、Tr3:フローティングゲート型トランジスタ、
C1:DRAMキャパシタ、CG（CP1）：フローティングゲート
型トランジスタの制御ゲート電極兼DRAMキャパシタ電
極、Tr4,…,Tr10:MOSトランジスタ、SA:差動増幅回路。1 is a circuit diagram of an embodiment of the present invention, FIG. 2 is an operation timing waveform diagram, FIG. 3 is a sectional view of a memory cell, FIG.
FIG. 1 is a circuit configuration diagram of a conventional NVRAM, and FIG. 5 is an operation timing waveform diagram. Explanation of symbols MC: memory element, MC 1 : DRAM cell, MC 2 : EEPROM cell, Bj, ▲
▼: bit line, W 1i : first word line, W 2i : second word line, Tr 1 : access transistor, Tr 2 : data transfer transistor, Tr 3 : floating gate transistor,
C 1 : DRAM capacitor, CG (CP 1 ): Control gate electrode of floating gate type transistor and DRAM capacitor electrode, Tr 4 ,..., Tr 10 : MOS transistor, SA: differential amplifier circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−204295（ＪＰ，Ａ) 特開 昭60−100465（ＪＰ，Ａ) 特開 昭64−33961（ＪＰ，Ａ) 特開 昭57−18087（ＪＰ，Ａ) 特開 昭58−142565（ＪＰ，Ａ) 特開 昭58−35795（ＪＰ，Ａ) 特開 昭55−38664（ＪＰ，Ａ) 特開 昭63−138598（ＪＰ，Ａ) 特開 昭63−181195（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-1-204295 (JP, A) JP-A-60-100465 (JP, A) JP-A-64-33961 (JP, A) JP-A 57- 18087 (JP, A) JP-A-58-142565 (JP, A) JP-A-58-35795 (JP, A) JP-A-55-38664 (JP, A) JP-A-63-138598 (JP, A) JP-A-63-181195 (JP, A)
Claims (2)
タで構成されたDRAMセルとEEPROMセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線
と、各メモリ素子の共通のワード電極として機能する複
数のワード線と、DRAMセルとEEPROMセル間のデータ転送
時に使用されるMOSトランジスタにより構成されるメモ
リアレイを有する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装
置。 （１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。 （２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。 （３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、ビット線対の内、選択メモリ素子が接続される
側のビット線の電位が電源電位又はその近傍電位に設定
され、他方の側のビット線の電位が中間電位に設定され
た後、選択メモリ素子のEEPROMセルとビット線間が接続
され、その後、該EEPROMセルとビット線間が分離され
て、ビット線対の電位差の差動増幅が行われる。1. A plurality of bit lines to which a plurality of memory elements formed by combining a DRAM cell and an EEPROM cell each constituted by one MOS transistor and one capacitor into one cell are connected, A semiconductor memory device having a memory array including a plurality of word lines functioning as a common word electrode and MOS transistors used for data transfer between a DRAM cell and an EEPROM cell has the following requirements. A semiconductor memory device characterized by the above-mentioned. (1) The control gate electrode of the floating gate type transistor constituting the EEPROM cell is connected to the MOS of the DRAM cell.
The control gate electrode is used as a storage node of the DRAM cell by connecting to the source region of the transistor and providing a capacitor electrode on the control gate electrode via an insulating film. (2) When transferring the data of the EEPROM cell to the DRAM cell, the source side of the floating gate transistor constituting the EEPROM is set to the ground potential. (3) When transferring the data of the EEPROM cell to the DRAM cell, the potential of the bit line of the bit line pair to which the selected memory element is connected is set to the power supply potential or a potential in the vicinity thereof, and the other side After the potential of the bit line is set to the intermediate potential, the EEPROM cell of the selected memory element is connected to the bit line, then the EEPROM cell and the bit line are separated, and the differential of the potential difference between the bit line pair is determined. Amplification is performed.
タで構成されたDRAMセルとEEPROMセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線
と、各メモリ素子の共通のワード電極として機能する複
数のワード線と、DRAMセルとEEPROMセル間のデータ転送
時に使用されるMOSトランジスタにより構成されるメモ
リアレイを有する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装
置。 （１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。 （２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。 （３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、全DRAMセルが電源電位又はその近傍電位に設定
された後、上記データ転送用MOSトランジスタがオンす
る。2. A plurality of bit lines to which a plurality of memory elements formed by combining a DRAM cell and an EEPROM cell each formed by one MOS transistor and one capacitor into one cell are connected, A semiconductor memory device having a memory array including a plurality of word lines functioning as a common word electrode and MOS transistors used for data transfer between a DRAM cell and an EEPROM cell has the following requirements. A semiconductor memory device characterized by the above-mentioned. (1) The control gate electrode of the floating gate type transistor constituting the EEPROM cell is connected to the MOS of the DRAM cell.
The control gate electrode is used as a storage node of the DRAM cell by connecting to the source region of the transistor and providing a capacitor electrode on the control gate electrode via an insulating film. (2) When transferring the data of the EEPROM cell to the DRAM cell, the source side of the floating gate transistor constituting the EEPROM is set to the ground potential. (3) When transferring the data of the EEPROM cell to the DRAM cell, the data transfer MOS transistor is turned on after all the DRAM cells are set to the power supply potential or a potential near the power supply potential.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273038A JP2609332B2 (en) | 1989-10-19 | 1989-10-19 | Semiconductor storage device |
| US07/549,293 US5181188A (en) | 1989-07-07 | 1990-07-06 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273038A JP2609332B2 (en) | 1989-10-19 | 1989-10-19 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134894A JPH03134894A (en) | 1991-06-07 |
| JP2609332B2 true JP2609332B2 (en) | 1997-05-14 |
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ID=17522301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273038A Expired - Fee Related JP2609332B2 (en) | 1989-07-07 | 1989-10-19 | Semiconductor storage device |
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|---|---|
| JP (1) | JP2609332B2 (en) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
| JPS5835795A (en) * | 1981-08-24 | 1983-03-02 | Hitachi Ltd | Precharge circuit for data line of memory |
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-
1989
- 1989-10-19 JP JP1273038A patent/JP2609332B2/en not_active Expired - Fee Related
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| JPH03134894A (en) | 1991-06-07 |
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