JP2608049B2 - 薄いフィルムを形成する方法 - Google Patents
薄いフィルムを形成する方法Info
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- JP2608049B2 JP2608049B2 JP60217763A JP21776385A JP2608049B2 JP 2608049 B2 JP2608049 B2 JP 2608049B2 JP 60217763 A JP60217763 A JP 60217763A JP 21776385 A JP21776385 A JP 21776385A JP 2608049 B2 JP2608049 B2 JP 2608049B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、半導体材料の表面を制御された高
い温度で短時間反応させる方法に係り、特に、薄い高密
度酸化物層、薄いエピタキシャル層及び浅い拡散層を形
成する方法に係る。
い温度で短時間反応させる方法に係り、特に、薄い高密
度酸化物層、薄いエピタキシャル層及び浅い拡散層を形
成する方法に係る。
従来の技術 最近の出版物には、インプランテーション後のアニー
リング中にドープ剤の拡散を最小にするために、短時間
の高温アニーリングを利用することが示されている。タ
ングステン−ハロゲンランプ配列体、アルゴン放電ラン
プ、キセノフラッシュランプ及び抵抗加熱のブラックダ
イオードを含む光源からの放射によってシリコンが加熱
される。これらの高温光源は、制御された短い時間に、
シリコンを1000ないし1200℃の温度に迅速に加熱するこ
とができる。
リング中にドープ剤の拡散を最小にするために、短時間
の高温アニーリングを利用することが示されている。タ
ングステン−ハロゲンランプ配列体、アルゴン放電ラン
プ、キセノフラッシュランプ及び抵抗加熱のブラックダ
イオードを含む光源からの放射によってシリコンが加熱
される。これらの高温光源は、制御された短い時間に、
シリコンを1000ないし1200℃の温度に迅速に加熱するこ
とができる。
E2PROMにおいては、ドレインの一部分上に薄い酸化物
が成長され、その後、強くドープされたポリシリコンの
フローティングゲートが形成される。第２図は、本体11
及びドレイン12を含む典型的な装置の一部分を示してい
る。ドレインに薄い領域14を含む酸化物層13が装置の表
面上に形成される。酸化物層13の上にフローティングゲ
ート16が形成される。次いで、装置には、別の酸化物層
17及び外部ゲート18が含まれる。作動に際し、フローテ
ィングゲートとドレインとの間に高い電界が確立され、
ドレインからフローティングゲートへ或いはその反対に
電子を通過させることができる。フローティングゲート
に送られる電荷によって、装置の通常作動中のスレッシ
ュホールド電圧を変更することができ、これにより、装
置をメモリ素子として使用することができる。
が成長され、その後、強くドープされたポリシリコンの
フローティングゲートが形成される。第２図は、本体11
及びドレイン12を含む典型的な装置の一部分を示してい
る。ドレインに薄い領域14を含む酸化物層13が装置の表
面上に形成される。酸化物層13の上にフローティングゲ
ート16が形成される。次いで、装置には、別の酸化物層
17及び外部ゲート18が含まれる。作動に際し、フローテ
ィングゲートとドレインとの間に高い電界が確立され、
ドレインからフローティングゲートへ或いはその反対に
電子を通過させることができる。フローティングゲート
に送られる電荷によって、装置の通常作動中のスレッシ
ュホールド電圧を変更することができ、これにより、装
置をメモリ素子として使用することができる。
発明が解決しようとする問題点 薄い酸化物は、現在のところ、その成長を約100Åに
制限するために、比較的低い温度（800℃）で従来通り
に酸化物を成長させることによって形成されている。然
し乍ら、このような低い温度で酸化物を成長させる場合
には、酸化物の「ピンホール」密度、ブレークダウン時
の電界、及び電荷捕獲密度といった酸化物の特性が、装
置にとって最適なものとはならない。VLSI装置の場合に
は、高密度の酸化物層が必要とされる。酸化温度を1100
℃に上昇すれば、酸化物層の特性が改善されるが、1100
℃においては酸化物の成長速度が非常に速く、従来の酸
化技術では、E2PROM、VLSI装置、MOSFET及びその他の半
導体装置に要求される100Å程度の充分に制御された厚
みを有する酸化物を形成することができない。
制限するために、比較的低い温度（800℃）で従来通り
に酸化物を成長させることによって形成されている。然
し乍ら、このような低い温度で酸化物を成長させる場合
には、酸化物の「ピンホール」密度、ブレークダウン時
の電界、及び電荷捕獲密度といった酸化物の特性が、装
置にとって最適なものとはならない。VLSI装置の場合に
は、高密度の酸化物層が必要とされる。酸化温度を1100
℃に上昇すれば、酸化物層の特性が改善されるが、1100
℃においては酸化物の成長速度が非常に速く、従来の酸
化技術では、E2PROM、VLSI装置、MOSFET及びその他の半
導体装置に要求される100Å程度の充分に制御された厚
みを有する酸化物を形成することができない。
問題点を解決するための手段 そこで、本発明の目的は、制御された厚みの酸化物を
高い温度で形成する方法を提供することである。
高い温度で形成する方法を提供することである。
アニーリング中の不純物の再分配は、格子間原子を導
入することによって制御できることが知られている。そ
こで、シリコンの格子間原子を酸化によって形成する。
かくて、酸化物層の厚みを正確に制御することにより、
アニーリング中の不純物の再分配及び拡散の深さが制御
される。
入することによって制御できることが知られている。そ
こで、シリコンの格子間原子を酸化によって形成する。
かくて、酸化物層の厚みを正確に制御することにより、
アニーリング中の不純物の再分配及び拡散の深さが制御
される。
それ故、本発明の別の目的は、格子間原子の数を制御
し、ひいては、アニーリング中の拡散を制御するよう
に、制御された厚みの酸化物を高い温度で形成すること
である。
し、ひいては、アニーリング中の拡散を制御するよう
に、制御された厚みの酸化物を高い温度で形成すること
である。
本発明の別の特徴によれば、制御された厚みの酸化物
は、これが成長される時に、不純物でドープされる。そ
の後、シリコンウェハが迅速に加熱され、酸化物からの
不純物が、酸化工程中に形成されたウェハの格子間原子
へ拡散される。
は、これが成長される時に、不純物でドープされる。そ
の後、シリコンウェハが迅速に加熱され、酸化物からの
不純物が、酸化工程中に形成されたウェハの格子間原子
へ拡散される。
炉内に適当な雰囲気を含ませることにより、迅速な熱
サイクルを使用して、制御されたエッチング及び制御さ
れたエピタキシャル成長が行なわれる。
サイクルを使用して、制御されたエッチング及び制御さ
れたエピタキシャル成長が行なわれる。
本発明の更に別の目的は、制御された酸化物を形成
し、拡散、エッチングもしくはエピタキシャク成長を行
なう改良された高温プロセスを提供することである。
し、拡散、エッチングもしくはエピタキシャク成長を行
なう改良された高温プロセスを提供することである。
上記及び他の目的は、シリコンウェハを高い温度に迅
速に加熱し、この温度を短時間維持し、そしてウェハの
表面と反応する化学的組成物を含む雰囲気にウェハを入
れてこれを冷却するという段階を備えた方法によって達
成される。
速に加熱し、この温度を短時間維持し、そしてウェハの
表面と反応する化学的組成物を含む雰囲気にウェハを入
れてこれを冷却するという段階を備えた方法によって達
成される。
本発明の上記及び他の目的は、添付図面を参照した以
下の詳細な説明より理解されよう。
下の詳細な説明より理解されよう。
実施例 シリコンの酸化は、次の関係式によって数学的に表さ
れることが分かっている。
れることが分かっている。
x0 2/B＋x0/B/A＝ｔ （１） 但し、ｔは、酸化時間であり、x0は、酸化厚みであ
り、（B/A）は、酸化温度Ｔ及びシリコンの結晶方向の
関数であり、次のような値を有する。
り、（B/A）は、酸化温度Ｔ及びシリコンの結晶方向の
関数であり、次のような値を有する。
（B/A）＝2.7×104exp（−2.0/kT）μm/秒 （２） これは、結晶方向（100）のシリコンに対し、蒸気中
で酸化を行なった場合である。
で酸化を行なった場合である。
薄い酸化物の場合、式（１）の主たる項は、次のよう
になる。
になる。
x0/（B/A）＝ｔ （３） 式３は、次のように書き表すことができる。
（dx0/dt）＝（B/A） （４） 酸化中に温度Ｔが変化する場合は、成長する酸化物の
厚みは、次式を満足させ、 dx0/dt＝Ｂ（Ｔ）/A（Ｔ）＝f1（Ｔ） （５） そしてｔに対するＴの依存性を次式で明確に認識する
ことによって計算される。
厚みは、次式を満足させ、 dx0/dt＝Ｂ（Ｔ）/A（Ｔ）＝f1（Ｔ） （５） そしてｔに対するＴの依存性を次式で明確に認識する
ことによって計算される。
Ｔ＝f2（ｔ） （６） ｔをＴの関数として表すように式（６）を直すと、次
のようになる。
のようになる。
ｔ＝ｑ（Ｔ） （７） ここで、次の式が得られる。
dt＝q'（Ｔ）dt （８） 式（４）、（５）及び（８）を用いると、x0は、次の
ように表される。
ように表される。
式（９）は、酸化サイクル中に温度Ｔが変化する時
に、薄い酸化物の成長を計算することができる。
に、薄い酸化物の成長を計算することができる。
これらの条件を用いて、正確な酸化物の成長及び正確
な半導体のドーピングを行なうように、正確な制御を達
成できるので、これらの条件が注目される。
な半導体のドーピングを行なうように、正確な制御を達
成できるので、これらの条件が注目される。
第１図は、ウエハ24を照射するための放射源22及び23
を有する放射炉21を概略的に示している。この炉は、入
口26及び27を備えている。
を有する放射炉21を概略的に示している。この炉は、入
口26及び27を備えている。
薄い酸化物の成長は、水晶ハロゲンランプの配列体又
は非常に輝度の高いアーク灯でシリコンウェハを照射す
ることにより形成される迅速な熱サイクルによって正確
に制御される。このような装置の温度プロファイルは、
ほゞ次の通りである。温度Ｔは、周囲温度Taから次の式
に基づいて直線的に上昇する。
は非常に輝度の高いアーク灯でシリコンウェハを照射す
ることにより形成される迅速な熱サイクルによって正確
に制御される。このような装置の温度プロファイルは、
ほゞ次の通りである。温度Ｔは、周囲温度Taから次の式
に基づいて直線的に上昇する。
Ｔ−Ta＝r1t ０＜ｔ＜t1 （10） 次いで、温度Ｔは、ｔ＝t1で得られる値Tpに一定に保
たれ、ｔ＝t2まで保たれる。
たれ、ｔ＝t2まで保たれる。
Tp＝Ta＋r1t1 t1＜ｔ＜t2 （11） 次いで、t2から、温度Ｔは、率r2でほゞ直線的に第２
の温度Tbまで下がる。
の温度Tbまで下がる。
Ｔ＝Tp−r2t t2＜ｔ＜t3 （12） ｔ＞t2の間は、温度Ｔが、時間（ｔ−t2）の指数関数
としてより正確に表されるが、探索の目的としては、こ
のような精巧なレベルは、必要ではない。
としてより正確に表されるが、探索の目的としては、こ
のような精巧なレベルは、必要ではない。
運転に際しては、温度Ｔが０℃から10秒間で1100℃ま
で上昇し、この1100℃に５秒間ほゞ一定に留まり、次い
で、1100℃から25秒間で400℃まで下がるような温度プ
ロファイルが使用される。これらの値に対しては、Taが
０℃で、r1が110℃／秒で、Tpが1100℃で、r2が35℃／
秒でそしてTbが400℃である。
で上昇し、この1100℃に５秒間ほゞ一定に留まり、次い
で、1100℃から25秒間で400℃まで下がるような温度プ
ロファイルが使用される。これらの値に対しては、Taが
０℃で、r1が110℃／秒で、Tpが1100℃で、r2が35℃／
秒でそしてTbが400℃である。
蒸気酸化状態のもとでの対応する酸化物の成長は、次
の式で計算される。
の式で計算される。
x0＝x01＋x02＋x03 （13） 但し、 x02＝［2.7×104 exp（−2/k＊1373）］＊５ ＝63.5Å （15） 従って、98.4Åの全酸化物厚みが成長される。高速熱
アニールにおけるピーク温度と、このピーク温度にある
時間（tz−t1）の両方を変えることにより、別の制御さ
れた厚みの薄い酸化物を任意に成長させることもでき
る。又、蒸気に代わって乾燥した酸素を使用し、（B/
A）における予めの指数係数を2.7×104μm/秒から1.03
×103μm/秒に減少して、同じ温度条件のもとで26分の
１の酸化物厚みを得ることができる。このようにして、
高速な熱サイクルにより、制御可能な薄い酸化物層をシ
リコン基体上に成長させる技術が提供される。
アニールにおけるピーク温度と、このピーク温度にある
時間（tz−t1）の両方を変えることにより、別の制御さ
れた厚みの薄い酸化物を任意に成長させることもでき
る。又、蒸気に代わって乾燥した酸素を使用し、（B/
A）における予めの指数係数を2.7×104μm/秒から1.03
×103μm/秒に減少して、同じ温度条件のもとで26分の
１の酸化物厚みを得ることができる。このようにして、
高速な熱サイクルにより、制御可能な薄い酸化物層をシ
リコン基体上に成長させる技術が提供される。
約100Åのゲート酸化物厚みが所望されるVLSI装置に
この方法をいかに適用するかの一例として、第３図に
は、シリコン基体31が示されており、従来の処理によっ
てこの基体には厚い（フィールド）酸化物32が成長さ
れ、FETを形成しようとする領域33においてこの酸化物
が従来の写真平版技術によって除去されている。次い
で、基体は、上記したような酸化サイクルを受け、98.4
Åのゲート酸化物34が成長される。次いで、全機構体上
にポリシリコンの層36が付着され、MOSFET用のゲート層
37を形成するように輪郭取りされる。次いで、ゲート酸
化物が露出領域から除去され、砒素のインプランテーシ
ョン38及びアニーリングを用いてゲートがドープされ、
ソース、ドレイン及びゲートのドーピングが同時に行な
われる。その前に輪郭取りされているゲート層37は、ソ
ース及びドレイン領域と自己整列される。これは、VLSI
に適用する場合に重要なことである。
この方法をいかに適用するかの一例として、第３図に
は、シリコン基体31が示されており、従来の処理によっ
てこの基体には厚い（フィールド）酸化物32が成長さ
れ、FETを形成しようとする領域33においてこの酸化物
が従来の写真平版技術によって除去されている。次い
で、基体は、上記したような酸化サイクルを受け、98.4
Åのゲート酸化物34が成長される。次いで、全機構体上
にポリシリコンの層36が付着され、MOSFET用のゲート層
37を形成するように輪郭取りされる。次いで、ゲート酸
化物が露出領域から除去され、砒素のインプランテーシ
ョン38及びアニーリングを用いてゲートがドープされ、
ソース、ドレイン及びゲートのドーピングが同時に行な
われる。その前に輪郭取りされているゲート層37は、ソ
ース及びドレイン領域と自己整列される。これは、VLSI
に適用する場合に重要なことである。
上記したような制御された酸化物サイクルを用いて、
アニーリング中の不純物の再分配が正確に制御される。
これは、酸化によってシリコンの格子間原子が発生され
て、例えば、1019/cm3の密度レベルにおける砒素の拡散
係数が約50％向上するためである。従って、第３図に示
すように砒素をインプランテーションした構造体を真空
中において低い温度（例えば、700℃）でアニールして
結晶の大きな損傷部を補修する場合には、上記した迅速
な酸化サイクルを用いて上記のインプランテーションさ
れた結晶領域の上に100Åの酸化物を成長させることに
より、砒素の再分配を正確に制御することできる。ここ
で、酸化物厚みに対する正確な制御とは、正確に制御さ
れた少数のシリコン格子間原子を酸化中に解除すること
を意味し、これにより、1100℃での電気的な活性化中に
砒素の拡散が厳密に制限されることになる。
アニーリング中の不純物の再分配が正確に制御される。
これは、酸化によってシリコンの格子間原子が発生され
て、例えば、1019/cm3の密度レベルにおける砒素の拡散
係数が約50％向上するためである。従って、第３図に示
すように砒素をインプランテーションした構造体を真空
中において低い温度（例えば、700℃）でアニールして
結晶の大きな損傷部を補修する場合には、上記した迅速
な酸化サイクルを用いて上記のインプランテーションさ
れた結晶領域の上に100Åの酸化物を成長させることに
より、砒素の再分配を正確に制御することできる。ここ
で、酸化物厚みに対する正確な制御とは、正確に制御さ
れた少数のシリコン格子間原子を酸化中に解除すること
を意味し、これにより、1100℃での電気的な活性化中に
砒素の拡散が厳密に制限されることになる。
これは、非常に重要である。というのは、砒素がイン
プランテーションされた部分の後端にある領域であっ
て、アニーリング中に位置ずれループやその他の欠陥が
生じるような領域に、砒素を丁度通すように拡散するこ
とが所望されるからである。
プランテーションされた部分の後端にある領域であっ
て、アニーリング中に位置ずれループやその他の欠陥が
生じるような領域に、砒素を丁度通すように拡散するこ
とが所望されるからである。
制御された厚みを得る酸化サイクル中に酸化雰囲気に
ドープガスを含ませるだけで、ドープされた酸化物を成
長させることもできる。従って、例えば、反応管にホス
フィン（PH3）を流し込むことができる場合には、先
ず、次のような化学反応が生じ、 2PH3＋4O2→P2O5＋3H2O （17） そしてその後、次のような反応がシリコンの表面に生
じる。
ドープガスを含ませるだけで、ドープされた酸化物を成
長させることもできる。従って、例えば、反応管にホス
フィン（PH3）を流し込むことができる場合には、先
ず、次のような化学反応が生じ、 2PH3＋4O2→P2O5＋3H2O （17） そしてその後、次のような反応がシリコンの表面に生
じる。
2P2O5＋5Si（固体）→4P＋5SiO2 （18） ここでは、SiO2が生成され、燐が開放され、厚み100
Åの酸化物にドープすると共に、シリコンの表面に若干
拡散する。
Åの酸化物にドープすると共に、シリコンの表面に若干
拡散する。
この反応が終了した後、酸化雰囲気を除去し、これに
代わって、例えば、乾燥した流動窒素N2を用い、その
後、第２の迅速な熱サイクルを行なって、ドープガスか
らシリコンへ正確に制御された深さに燐を拡散させる。
例えば、酸化に用いたものと厳密に同じ熱サイクルによ
り、その下のシリコン基体中の約500Åの深さまで燐が
拡散される。
代わって、例えば、乾燥した流動窒素N2を用い、その
後、第２の迅速な熱サイクルを行なって、ドープガスか
らシリコンへ正確に制御された深さに燐を拡散させる。
例えば、酸化に用いたものと厳密に同じ熱サイクルによ
り、その下のシリコン基体中の約500Åの深さまで燐が
拡散される。
一般的なプロセスの更に別の例としては、シリコンウ
ェハと、N2及びHClより成るガス流でプロセスを開始す
る。ピーク温度800℃の迅速な熱サイクルを行なって、
シリコンの表面を制御しつゝエッチングし、表面の残留
酸化物や汚染物を除去し、エピタキシャル成長のために
表面を整える。次いで、低い温度で装置からHClをパー
ジし、ガス流を、SiCl4＋水素か、純SiH4かのいずれか
に切り換える。1200℃のピーク温度に達する迅速な熱サ
イクルを行なって、約１μm/分という率で基体上にシリ
コンをエピタキシャル成長させる。ここで、反応を６秒
行なう場合には、厚さ100Åのシリコンエピタキシャル
層が成長される。この層は、従来のエピタキシャル反応
の場合と同様に、ガス流にドープ剤を含ませることによ
ってドープされる。
ェハと、N2及びHClより成るガス流でプロセスを開始す
る。ピーク温度800℃の迅速な熱サイクルを行なって、
シリコンの表面を制御しつゝエッチングし、表面の残留
酸化物や汚染物を除去し、エピタキシャル成長のために
表面を整える。次いで、低い温度で装置からHClをパー
ジし、ガス流を、SiCl4＋水素か、純SiH4かのいずれか
に切り換える。1200℃のピーク温度に達する迅速な熱サ
イクルを行なって、約１μm/分という率で基体上にシリ
コンをエピタキシャル成長させる。ここで、反応を６秒
行なう場合には、厚さ100Åのシリコンエピタキシャル
層が成長される。この層は、従来のエピタキシャル反応
の場合と同様に、ガス流にドープ剤を含ませることによ
ってドープされる。
かくて、上記の迅速な熱プロセスにより、制御しつゝ
層を成長させる技術であって、100Å程度の層厚みまで
この制御を拡散できるような技術が提供される。このよ
うにして、多数のnpnp層を成長させることにより、これ
まで非常に経費のかゝる分子ビームエピタキシャル技術
でなければ形成できなかった構造体を作ることができ
る。
層を成長させる技術であって、100Å程度の層厚みまで
この制御を拡散できるような技術が提供される。このよ
うにして、多数のnpnp層を成長させることにより、これ
まで非常に経費のかゝる分子ビームエピタキシャル技術
でなければ形成できなかった構造体を作ることができ
る。
更に、迅速な熱サイクルプロセスを用いて、50Å程度
の厚みに制御しつゝ成長を行なって、GaCl3及び砒素を
用いてGaAsにA3H4を付着することもできる。又、GaAs基
体上にエピタキシャル成長を行なったり、格子定数が不
適当な基体上に多結晶を成長させたりすることもできる
（水晶のようなアモルファス基体上に粒子の細かい多結
晶層を成長させることを含む）。シリコンの場合と同様
に、これらの層は、成長用の流れに適当なガスを含ませ
ることによってドープされる。
の厚みに制御しつゝ成長を行なって、GaCl3及び砒素を
用いてGaAsにA3H4を付着することもできる。又、GaAs基
体上にエピタキシャル成長を行なったり、格子定数が不
適当な基体上に多結晶を成長させたりすることもできる
（水晶のようなアモルファス基体上に粒子の細かい多結
晶層を成長させることを含む）。シリコンの場合と同様
に、これらの層は、成長用の流れに適当なガスを含ませ
ることによってドープされる。
かくて、酸化物成長、不純物拡散、エッチング及び結
晶成長といった表面反応を制御しつゝ行なう改良された
方法が提供された。
晶成長といった表面反応を制御しつゝ行なう改良された
方法が提供された。
第１図は、ガスの入口及び出口を有していて、ウェハが
設置された放射加熱装置を示す概略図、 第２図は、E2PROMの部分図、そして 第３図は、VLSIのMOSFET回路に作られたFETを示す部分
図である。 11……本体、12……ドレイン 13……酸化物層、14……薄い領域 16……フローティングゲート 17……酸化物層、18……外部ゲート 21……放射炉 22、23……放射源 24……ウェハ、31……シリコン基体 32……酸化物、34……ゲート酸化物 36……ポリシリコン層 37……ゲート層 38……砒素のインプランテーション
設置された放射加熱装置を示す概略図、 第２図は、E2PROMの部分図、そして 第３図は、VLSIのMOSFET回路に作られたFETを示す部分
図である。 11……本体、12……ドレイン 13……酸化物層、14……薄い領域 16……フローティングゲート 17……酸化物層、18……外部ゲート 21……放射炉 22、23……放射源 24……ウェハ、31……シリコン基体 32……酸化物、34……ゲート酸化物 36……ポリシリコン層 37……ゲート層 38……砒素のインプランテーション
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−79580（ＪＰ，Ａ) 特開 昭59−171117（ＪＰ，Ａ) 特開 昭57−10240（ＪＰ，Ａ) 特開 昭55−105334（ＪＰ，Ａ) 特開 昭58−158914（ＪＰ，Ａ) 特開 昭59−5633（ＪＰ，Ａ) 前田和夫「最新ＬＳＩプロセス技術」 （昭60−５−25）工業調査会 Ｐ．199 〜209，Ｐ．391〜393
Claims (14)
- 【請求項１】基体上に所望の厚さの非常に薄いフィルム
を形成する方法であって、上記非常に薄いフィルムを均
一厚みに形成するよう制御する方法において、 基体を反応室に入れ、 上記反応室内を選択された反応剤を有する所定の雰囲気
にし、 上記基体全体を直接迅速に加熱し、上記雰囲気の温度を
成膜が実質的に起こらない温度より低い温度から第１の
割合で所定の上昇した温度まで直線的に上昇させ、 上記の雰囲気を、何秒という選択された時間中、上記上
昇した温度に維持し、そして、 上記選択された反応剤の存在中で、上記の基体を上記上
昇した温度から急速に冷却して、温度を第２の割合で比
較的低い温度まで直線的に減少させ、 上記加熱、維持、冷却の各段階でフィルムの一部が形成
され、上記フィルムの合計厚さが上記所望の厚さになる
ように制御する、 ことを特徴とする高温短時間処理を用いた成膜制御方
法。 - 【請求項２】上記の雰囲気は、半導体材料の表面に酸化
物を形成するような酸化雰囲気である特許請求の範囲第
（１）項に記載の方法。 - 【請求項３】上記の酸化雰囲気は不純物を含んでいて、
この不純物が拡散されると同時に酸化物が形成される特
許請求の範囲第（２）項に記載の方法。 - 【請求項４】上記の雰囲気は、エピタキシャル成長を行
うように半導体材料の原子を含む特許請求の範囲第
（１）項に記載の方法。 - 【請求項５】上記半導体材料はシリコンであり、上記原
子は、シリコンの原子である特許請求の範囲第（４）項
に記載の方法。 - 【請求項６】上記シリコンの原子は、SiCl4からもたら
されるものである特許請求の範囲第（５）項に記載の方
法。 - 【請求項７】上記シリコンの原子は、SiCH4からもたら
されるものである特許請求の範囲第（５）項に記載の方
法。 - 【請求項８】上記の基体は、パルス放射によって加熱さ
れる特許請求の範囲第（１）項に記載の方法。 - 【請求項９】上記所定の上昇した温度は、約1000℃から
1200℃の範囲である特許請求の範囲第（１）項に記載の
方法。 - 【請求項１０】上記所定の上昇した温度は、約５秒間維
持される特許請求の範囲第（１）項に記載の方法。 - 【請求項１１】上記非常に薄いフィルムは、各々、約50
0Å未満の厚みである特許請求の範囲第（１）項に記載
の方法。 - 【請求項１２】上記選択された反応剤は、ホスフィンを
含む特許請求の範囲第（２）項に記載の方法。 - 【請求項１３】シリコンのエピタキシャル層が成長され
て、非常に薄いフィルムが形成される特許請求の範囲第
（４）項に記載の方法。 - 【請求項１４】上記選択された反応剤は、SiCl4及び水
素、又は純SiH4である特許請求の範囲第（13）項に記載
の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217763A JP2608049B2 (ja) | 1985-09-30 | 1985-09-30 | 薄いフィルムを形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217763A JP2608049B2 (ja) | 1985-09-30 | 1985-09-30 | 薄いフィルムを形成する方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6279627A JPS6279627A (ja) | 1987-04-13 |
| JP2608049B2 true JP2608049B2 (ja) | 1997-05-07 |
Family
ID=16709349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217763A Expired - Lifetime JP2608049B2 (ja) | 1985-09-30 | 1985-09-30 | 薄いフィルムを形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608049B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11307526A (ja) | 1998-04-24 | 1999-11-05 | Nec Corp | 酸化膜の作製方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5179580A (en) * | 1975-01-08 | 1976-07-10 | Hitachi Ltd | Netsushorirono ondoseigyohoho |
| JPS55105334A (en) * | 1979-02-06 | 1980-08-12 | Mitsubishi Electric Corp | Method for surface treatment |
| JPS5710240A (en) * | 1980-06-20 | 1982-01-19 | Sony Corp | Forming method of insulating film |
-
1985
- 1985-09-30 JP JP60217763A patent/JP2608049B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 前田和夫「最新ＬＳＩプロセス技術」（昭６０−５−２５）工業調査会 Ｐ．１９９〜２０９，Ｐ．３９１〜３９３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6279627A (ja) | 1987-04-13 |
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