JP2607166Y2 - Current / voltage conversion circuit - Google Patents
Current / voltage conversion circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本考案は、電流入力（１入力）を
位相が１８０度異なった差動電圧出力（２出力）に変換
する電流／電圧変換回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a current / voltage conversion circuit for converting a current input (1 input) into a differential voltage output (2 outputs) having a phase difference of 180 degrees.
【０００２】[0002]
【従来の技術】図４に従来のこの種の電流／電圧変換回
路を示す。図４において、１は電流入力端子、２、３は
差動出力端子である。電流入力端子１に入力した信号電
流Ｉｉは、トランジスタＱ２１〜Ｑ２４、抵抗Ｒ２３、
Ｒ２６で電圧信号に変換され、この電圧信号はトランジ
スタＱ２３のコレクタ側からトランジスタＱ２５のエミ
ッタ側に、またトランジスタＱ２３のエミッタ側からト
ランジスタＱ２６のエミッタ側に出力されて、差動出力
端子２、３に差動電圧信号として現れる。2. Description of the Related Art FIG. 4 shows a conventional current / voltage conversion circuit of this kind. In FIG. 4, 1 is a current input terminal, and 2 and 3 are differential output terminals. The signal current Ii input to the current input terminal 1 includes transistors Q21 to Q24, a resistor R23,
The voltage signal is converted into a voltage signal by R26, and this voltage signal is output from the collector side of the transistor Q23 to the emitter side of the transistor Q25 and from the emitter side of the transistor Q23 to the emitter side of the transistor Q26. Appears as a differential voltage signal.
【０００３】ここで、入力電流信号Ｉｉが無く、各トラ
ンジスタのベース電流を無視して差動出力端子２、３の
出力電圧（バイアス電圧）Ｖｏ- 、Ｖｏ+ を求めると次
のようになる。 Ｖｏ- ＝Ｖｃｃ−ＶR24 −ＶBE25＝３．４Ｖ ・・（１） Ｖｏ+ ＝ＶBE22＋ＶBE21＋ＶBE24−ＶBE26＝１．２Ｖ ・・（２） ただし、ＶBE21、ＶBE22、ＶBE24、ＶBE25、ＶBE26は各
々トランジスタＱ２１、Ｑ２２、Ｑ２４、Ｑ２５、Ｑ２
６のベース・エミッタ間電圧（０．６Ｖ）であり、Ｖ
R24 は抵抗Ｒ２４の降下電圧（抵抗値１ＫΩ、電流値１
ｍＡ）である。Here, there is no input current signal Ii, and the output voltages (bias voltages) Vo - and Vo + of the differential output terminals 2 and 3 are obtained by ignoring the base current of each transistor. Vo - = Vcc-V R24 -V BE25 = 3.4V ·· (1) Vo + = V BE22 + V BE21 + V BE24 -V BE26 = 1.2V ·· (2) where, V BE21, V BE22, V BE24 , V BE25 , V BE26 are transistors Q21, Q22, Q24, Q25, Q2, respectively.
6 is a base-emitter voltage (0.6 V).
R24 is the voltage drop of the resistor R24 (resistance 1KΩ, current 1
mA).
【０００４】ところで、このような電流／電圧変換回路
は、光センサであるフォトダイオード等と信号処理回路
とのインターフェースとして広く使用されているが、こ
のフォトダイオード等の光センサは、検出距離が増大し
たり、反射光や散乱光を検出する際にはかなり微弱な光
を検出することになり、その出力は微弱（１００ｐＡ〜
１ｎＡ）である。By the way, such a current / voltage conversion circuit is widely used as an interface between a photodiode or the like as an optical sensor and a signal processing circuit, but the optical sensor such as a photodiode has an increased detection distance. When detecting reflected light or scattered light, a very weak light is detected, and the output is very weak (100 pA to 100 pA).
1 nA).
【０００５】一方、このような微弱信号を入力して処理
する上記した信号処理回路の最低動作振幅を１Ｖとする
と、インターフェースとしての上記電流／電圧変換回路
に要求される電流／電圧変換利得は、１８０ｄＢ〜２０
０ｄＢが必要となる。電圧／電流変換回路の増幅器が理
想状態であったとしても、電流／電圧変換回路単体でこ
の変換利得を得ようとすると変換抵抗が１ＧΩ〜１０Ｇ
Ω必要となり、実現できない。On the other hand, if the minimum operating amplitude of the above signal processing circuit for inputting and processing such a weak signal is 1 V, the current / voltage conversion gain required for the current / voltage conversion circuit as an interface is as follows: 180dB ~ 20
0 dB is required. Even if the amplifier of the voltage / current conversion circuit is in an ideal state, if the conversion gain is to be obtained by the current / voltage conversion circuit alone, the conversion resistance is 1 GΩ to 10 GΩ.
Ω is required and cannot be realized.
【０００６】そこで、電流／電圧変換回路には変換抵抗
を１００ＫΩ（変換利得１００ｄＢ）程度と低く設定し
て、その後段に８０〜１００ｄＢの増幅器を接続して電
流／電圧変換システムを構成することが行なわれる。Therefore, the current / voltage conversion circuit may have a conversion resistance set as low as about 100 KΩ (conversion gain: 100 dB), and an amplifier of 80 to 100 dB may be connected to the subsequent stage to constitute a current / voltage conversion system. Done.
【０００７】[0007]
【考案が解決しようとする課題】しかしながら、上記し
た式（１）、（２）に示すように、図４に示した従来の
電流／電圧変換回路では、差動出力端子２、３の直流バ
イアス電圧が異なっているので、これをその後段の増幅
器（例えば演算増幅器）の入力端子に直流結合させるこ
とができない。However, as shown in the above equations (1) and (2), in the conventional current / voltage conversion circuit shown in FIG. Because of the different voltages, this cannot be DC coupled to the input terminal of a subsequent amplifier (eg, an operational amplifier).
【０００８】本考案の目的は、必要な利得が得られ、し
かも差動出力端子の直流バイアス電圧を同一で後段の増
幅器に直流結合できるようにした電流／電圧変換回路を
提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a current / voltage conversion circuit capable of obtaining a required gain and having the same DC bias voltage at a differential output terminal and being DC-coupled to a subsequent amplifier.
【０００９】[0009]
【課題を解決するための手段】本考案は、電流入力端子
（１）にベースが接続されコレクタが第１の電流源（Ｉ
１）を介して正電源端子に接続されエミッタが接地に接
続されるＮＰＮ型の第１のトランジスタ（Ｑ１）と、該
第１のトランジスタ（Ｑ１）のコレクタにベースが接続
され、エミッタが第２の電流源（Ｉ２）を介して接地に
接続されるＮＰＮ型の第２のトランジスタ（Ｑ２）と、
該第２のトランジスタ（Ｑ２）のエミッタと前記電流入
力端子（１）との間に接続される第１の抵抗（Ｒ１）
と、前記第２のトランジスタ（Ｑ２）のコレクタにエミ
ッタが接続されるＮＰＮ型の第５のトランジスタ（Ｑ
５）と、該第５のトランジスタ（Ｑ５）のコレクタにコ
レクタとベースが接続されエミッタが正電源端子に接続
されるＰＮＰ型の第１３のトランジスタ（Ｑ１３）と、
エミッタが正電源端子に接続されベースとコレクタが共
通接続されるＰＮＰ型の第１５のトランジスタ（Ｑ１
５）と、該第１５のトランジスタ（Ｑ１５）のコレクタ
にコレクタが接続されるＮＰＮ型の第８のトランジスタ
（Ｑ８）と、該第８のトランジスタ（Ｑ８）のエミッタ
にコレクタが接続され、エミッタが第３の電流源（Ｉ
３）を介して接地に接続されるＮＰＮ型の第３のトラン
ジスタ（Ｑ３）と、該第３のトランジスタのエミッタと
前記第２のトランジスタ（Ｑ２）のエミッタとの間に接
続される第２の抵抗（Ｒ２）と、ベースとコレクタが第
４の電流源（Ｉ４）を介して正電源端子に接続され、エ
ミッタが接地に接続されるＮＰＮ型の第４のトランジス
タ（Ｑ４）と、該第４のトランジスタのベースと前記第
３のトランジスタのエミッタとの間に接続される第３の
抵抗（Ｒ３）と、エミッタが正電源端子に接続されベー
スが前記第５のトランジスタのベースに接続されるＰＮ
Ｐ型の第６のトランジスタ（Ｑ６）と、エミッタが前記
第６のトランジスタ（Ｑ６）のコレクタに接続されコレ
クタが接地に接続されベースが前記第３のトランジスタ
（Ｑ３）のベースに接続されるＰＮＰ型の第７のトラン
ジスタ（Ｑ７）と、該第７のトランジスタ（Ｑ７）のベ
ースと接地との間に接続されるコンデンサ（Ｃ１）と、
エミッタが正電源端子に接続されベースが前記第８のト
ランジスタ（Ｑ８）のベースに接続されるＰＮＰ型の第
９のトランジスタ（Ｑ９）と、該第９のトランジスタ
（Ｑ９）のコレクタにエミッタが 接続されコレクタが接
地されベースが２個の直列接続ダイオードを介して接地
されるＰＮＰ型の第１０のトランジスタ（Ｑ１０）と、
エミッタが正電源端子に接続されコレクタが第１の負荷
抵抗（ＲＬ１）を介して接地されベースが前記第１３の
トランジスタ（Ｑ１３）のベースに接続されるＰＮＰ型
の第１４のトランジスタ（Ｑ１４）と、エミッタが正電
源端子に接続されコレクタが第２の負荷抵抗（ＲＬ２）
を介して接地されベースが前記第１５のトランジスタ
（Ｑ１５）のベースに接続されるＰＮＰ型の第１６のト
ランジスタ（Ｑ１６）とからなり、前記第１の電流源
（Ｉ１）と前記第４の電流源（Ｉ４）の電流値を同一と
し、前記第１の抵抗（Ｒ１）と前記第３の抵抗（Ｒ３）
の値を同一とし、前記第１のトランジスタ（Ｑ１）と前
記第４のトランジスタ（Ｑ４）の特性を同一とし、前記
第１の負荷抵抗（ＲＬ１）と前記第２の負荷抵抗（ＲＬ
２）の値を同一とし、前記第１の負荷抵抗（ＲＬ１）と
前記第２の負荷抵抗（ＲＬ２）から差動出力電圧を取り
出すようにした。 According to the present invention, a current input terminal is provided.
The base is connected to (1) and the collector is connected to the first current source (I
1) is connected to the positive power supply terminal and the emitter is connected to ground.
An NPN-type first transistor (Q1)
The base is connected to the collector of the first transistor (Q1)
And the emitter is connected to ground via the second current source (I2).
An NPN-type second transistor (Q2) to be connected;
An emitter of the second transistor (Q2) and the current input;
A first resistor (R1) connected between the input terminal and the force terminal (1)
And an emitter connected to the collector of the second transistor (Q2).
The fifth transistor (Q
5) and the collector of the fifth transistor (Q5)
Lector and base are connected and emitter is connected to positive power supply terminal
A PNP-type thirteenth transistor (Q13),
The emitter is connected to the positive power supply terminal and the base and collector are shared.
Connected PNP type 15th transistor (Q1
5) and a collector of the fifteenth transistor (Q15).
NPN transistor connected to the collector
(Q8) and the emitter of the eighth transistor (Q8).
Is connected to the collector and the emitter is connected to the third current source (I
3) NPN-type third transformer connected to ground via
A transistor (Q3) and an emitter of the third transistor;
Contact between the emitter of the second transistor (Q2)
Connected second resistor (R2), and the base and the collector
4 is connected to the positive power supply terminal via the current source (I4)
NPN-type fourth transistor in which the emitter is connected to ground
(Q4), the base of the fourth transistor, and the
A third transistor connected between the third transistor and the emitter of the third transistor
The resistor (R3) and the emitter are connected to the positive
PN connected to the base of the fifth transistor
A sixth P-type transistor (Q6) and an emitter
Connected to the collector of the sixth transistor (Q6)
Is connected to ground and the base is the third transistor.
The seventh transformer of the PNP type connected to the base of (Q3)
The transistor (Q7) and the transistor of the seventh transistor (Q7).
A capacitor (C1) connected between the ground and the ground;
The emitter is connected to the positive power supply terminal and the base is connected to the eighth transistor.
The PNP type connected to the base of the transistor (Q8)
Nineth transistor (Q9) and the ninth transistor
The emitter and collector are connected to the collector of (Q9).
Grounded and grounded via two series connected diodes
A PNP-type tenth transistor (Q10),
The emitter is connected to the positive power supply terminal and the collector is the first load
Grounded via a resistor (RL1) and the base
PNP type connected to the base of transistor (Q13)
The fourteenth transistor (Q14) and the emitter
The source is connected to the source terminal and the collector is the second load resistance (RL2).
And the base is connected to the fifteenth transistor.
The 16th PNP-type gateway connected to the base of (Q15)
A transistor (Q16), wherein the first current source
(I1) and the current value of the fourth current source (I4) are the same.
And the first resistor (R1) and the third resistor (R3)
Are the same as those of the first transistor (Q1).
The characteristics of the fourth transistor (Q4) are the same,
A first load resistance (RL1) and the second load resistance (RL1)
2) and the first load resistance (RL1)
Taking a differential output voltage from the second load resistance (RL2);
I put it out.
【００１０】[0010]
【００１１】[0011]
【実施例】以下、本考案の実施例について説明する。図
１はその一実施例の電流／電圧変換回路の回路図であ
る。トランジスタＱ１、Ｑ２、抵抗Ｒ１、電流源Ｉ１、
Ｉ２は、トランスインピーダンス回路を構成する。また
トランジスタＱ２、Ｑ３、抵抗Ｒ２、電流源Ｉ２、Ｉ３
はトランジスタＱ２を信号入力側、トランジスタＱ３を
基準入力側とする差動増幅器回路を構成する。抵抗Ｒ
３、トランジスタＱ４、電流源Ｉ４の回路は、トランス
コンダクタンス回路を構成する上記抵抗Ｒ１、トランジ
スタＱ１、電流源Ｉ１とのバランスをとるための第２バ
ランス回路である。トランジスタＱ５〜Ｑ７、コンデン
サＣ１は、トランジスタＱ３のバイアス回路を構成す
る。トランジスタＱ８〜Ｑ１２はそのバイアス回路とバ
ランスをとるための第１バランス回路を構成する。カレ
ントミラー接続のトランジスタＱ１３、Ｑ１４と負荷抵
抗ＲＬ１は非反転側の第１出力回路を構成する。カレン
トミラー接続のトランジスタＱ１５、Ｑ１６と負荷抵抗
ＲＬ２は反転側の第２出力回路を構成する。これら第
１、第２出力回路により差動出力回路が構成される。Embodiments of the present invention will be described below. FIG. 1 is a circuit diagram of a current / voltage conversion circuit according to one embodiment. Transistors Q1, Q2, resistor R1, current source I1,
I2 forms a transimpedance circuit. Also, transistors Q2 and Q3, resistor R2, current sources I2 and I3
Constitutes a differential amplifier circuit using the transistor Q2 as a signal input side and the transistor Q3 as a reference input side. Resistance R
3. The circuit including the transistor Q4 and the current source I4 is a second balance circuit for balancing the resistor R1, the transistor Q1, and the current source I1 that constitute the transconductance circuit. The transistors Q5 to Q7 and the capacitor C1 form a bias circuit for the transistor Q3. Transistors Q8 to Q12 form a first balance circuit for balancing the bias circuit. The current mirror-connected transistors Q13 and Q14 and the load resistor RL1 form a first output circuit on the non-inverting side. The current mirror-connected transistors Q15 and Q16 and the load resistor RL2 constitute a second output circuit on the inversion side. These first and second output circuits constitute a differential output circuit.
【００１２】図２は上記したトランスインピーダンス回
路部分を図１から抜き出した回路図である。抵抗Ｒ１は
帰還抵抗として働き、全体はトランジスタＱ１、Ｑ２、
電流源Ｉ１、Ｉ２で構成される反転増幅器である。この
回路はトランスインピーダンス回路として良く知られて
いる回路であり、入力電流ＩｉをインピーダンスＲ１で
電圧に変換して出力する回路である。この回路の入出力
特性は、 Ｖａ＝−Ｉｉ・Ｒ１ ・・（３） となる。トランジスタＱ２はエミッタホロワであり、交
流的には、この電圧ＶａがトランジスタＱ２のベース電
圧と等しくなる。FIG. 2 is a circuit diagram of the transimpedance circuit portion extracted from FIG. The resistor R1 acts as a feedback resistor, and the whole transistor Q1, Q2,
This is an inverting amplifier composed of current sources I1 and I2. This circuit is a circuit well known as a transimpedance circuit, and converts an input current Ii into a voltage with an impedance R1 and outputs the voltage. The input / output characteristics of this circuit are as follows: Va = −Ii · R1 (3) The transistor Q2 is an emitter follower, and in terms of AC, the voltage Va becomes equal to the base voltage of the transistor Q2.
【００１３】図３は図１の回路から１入力／２出力の差
動増幅回路部分（上記した差動増幅回路、バイアス回
路、第１、第２バランス回路）を抜き出した回路図であ
る。トランジスタＱ２のベース電圧をＶB2、コレクタ電
流をＩｃ2 とし、トランジスタＱ３のベース電圧を
ＶB3、コレクタ電流をＩｃ3 とすると、トランジスタＱ
２、Ｑ３からなる差動増幅回路の差動出力電流（Ｉｃ2
−Ｉｃ3 ）は、この差動増幅回路のトランスコンダクタ
ンスをＧｍとすると次のようになる。 （Ｉｃ2 −Ｉｃ3 ）＝Ｇｍ・（ＶB2−ＶB3） ・・（４）FIG. 3 is a circuit diagram in which a 1-input / 2-output differential amplifier circuit portion (the above-described differential amplifier circuit, bias circuit, first and second balance circuits) is extracted from the circuit of FIG. Assuming that the base voltage of the transistor Q2 is V B2 , the collector current is Ic 2, and the base voltage of the transistor Q 3 is V B3 and the collector current is Ic 3 , the transistor Q
2, Q3, the differential output current (Ic 2
−Ic 3 ) is as follows when the transconductance of the differential amplifier circuit is Gm. (Ic 2 −Ic 3 ) = Gm · (V B2 −V B3 ) (4)
【００１４】一方、そのトランスコンダクタンスＧｍは
次のようになる。Ｇｍ＝ｇｍ／［１＋ｇｍ・（１／２）
・Ｒ２ ＝１／［（１／ｇｍ）＋（Ｒ２／２）］ ・・（５） となる。ｇｍはトランジスタＱ２、Ｑ３のトランスコン
ダクタンスである。ここで、トランジスタＱ２、Ｑ３の
エミッタ抵抗を各々Ｒｅとすると、 Ｒｅ（＝１／ｇｍ）＜＜Ｒ２ の場合、上記式（５）は次のようになる。 Ｇｍ＝２／Ｒ２ ・・（６） 従って、上記式（４）は次のようになる。 （Ｉｃ2 −Ｉｃ3 ）＝（２／Ｒ２）・（ＶB2−ＶB3） ・・（７） となる。On the other hand, the transconductance Gm is as follows. Gm = gm / [1 + gm · (1/2)
R2 = 1 / [(1 / gm) + (R2 / 2)] (5) gm is the transconductance of the transistors Q2 and Q3. Here, assuming that the emitter resistances of the transistors Q2 and Q3 are each Re, when Re (= 1 / gm) << R2, the above equation (5) becomes as follows. Gm = 2 / R2 (6) Therefore, the above equation (4) becomes as follows. (Ic 2 −Ic 3 ) = (2 / R2) · (V B2 −V B3 ) (7)
【００１５】次に、トランジスタＱ３のバイアス回路に
ついて説明する。ＮＰＮトランジスタとＰＮＰトランジ
スタの特性が揃っているものとし、ＮＰＮトランジスタ
の電流増幅率をβｎ、ＰＮＰトランジスタの電流増幅器
率βｐとすると、トランジスタＱ７のベース電流ＩB7は
次のようになる。 ＩB7＝ＩB2・（βｎ2 ・βｐ6 ）／（βｎ5 ・βｐ7 ） ＝ＩB2 ・・（８）Next, a bias circuit for the transistor Q3 will be described. Shall characteristics of the NPN transistor and PNP transistor are aligned, .beta.n the current amplification factor of the NPN transistor, when the current amplifier rate βp of the PNP transistor, the base current I B7 of the transistor Q7 is as follows. I B7 = I B2 · (βn 2 · βp 6 ) / (βn 5 · βp 7 ) = I B2 ··· (8)
【００１６】コンデンサＣ１に電荷が充電されていない
場合は、トランジスタＱ２のベース電流ＩB2と等しい電
流でトランジスタＱ７のベース電流によりそのコンデン
サＣ１が充電され、トランジスタＱ２、Ｑ３のベース電
位が一致した時点で負帰還が働き、トランジスタＱ２、
Ｑ３のベース電位が一定に保たれる。When the capacitor C1 is not charged, the capacitor C1 is charged by the base current of the transistor Q7 with a current equal to the base current I B2 of the transistor Q2, and the time when the base potentials of the transistors Q2 and Q3 match. Negative feedback works, and transistor Q2,
The base potential of Q3 is kept constant.
【００１７】このとき、トランジスタＱ２、Ｑ３のトラ
ンジスタ特性が一致していれば、トランジスタＱ３のベ
ース電流は過不足なくトランジスタＱ７から供給され、
トランジスタＱ３の入力インピーダンスは計算上無限大
になる。従って、コンデンサＣ１は微小な容量で良く、
半導体集積回路内に組込むことができる。At this time, if the transistor characteristics of the transistors Q2 and Q3 match, the base current of the transistor Q3 is supplied from the transistor Q7 without excess and deficiency.
The input impedance of the transistor Q3 is calculated to be infinite. Therefore, the capacitor C1 may have a very small capacity.
It can be incorporated in a semiconductor integrated circuit.
【００１８】以上のように信号入力側トランジスタＱ２
と基準入力側トランジスタＱ３のベースバイアスを同一
にするためにトランジスタＱ５〜Ｑ７を使用している
が、このトランジスタＱ５〜Ｑ７は差動増幅回路のバラ
ンスを崩す。As described above, the signal input side transistor Q2
The transistors Q5 to Q7 are used to make the base bias of the reference input side transistor Q3 the same as the reference input side transistor Q3. However, these transistors Q5 to Q7 break the balance of the differential amplifier circuit.
【００１９】そこで、これらとバランスをとるためにト
ランジスタＱ８〜Ｑ９からなる第１バランス回路を新た
に設けている。トランジスタＱ１０〜Ｑ１２はトランジ
スタＱ６とＱ９のコレクタ電位をほぼ同一にして、アー
リー電圧によるトランジスタＱ６、Ｑ９のコレクタ電流
変動を防ぐダミー負荷として働く。Therefore, a first balance circuit including transistors Q8 to Q9 is newly provided to balance these. The transistors Q10 to Q12 make the collector potentials of the transistors Q6 and Q9 substantially equal, and function as a dummy load for preventing the collector current fluctuation of the transistors Q6 and Q9 due to the early voltage.
【００２０】次に、図１におけるトランジスタＱ４、抵
抗Ｑ３および電流源Ｉ４からなる第２バランス回路は、
トランスインピーダンス回路内のトランジスタＱ１、抵
抗Ｒ１によって差動増幅器にオフセット電圧が発生しな
いように、トランジスタＱ２からみたインピーダンスと
トランジスタＱ３からみたインピーダンスが同一になる
ようにするものである。回路定数は、Ｒ１＝Ｒ３、Ｉ１
＝Ｉ４、Ｑ１＝Ｑ４にすれば良い。Next, the second balance circuit including the transistor Q4, the resistor Q3 and the current source I4 in FIG.
The impedance seen from the transistor Q2 and the impedance seen from the transistor Q3 are made equal so that an offset voltage is not generated in the differential amplifier by the transistor Q1 and the resistor R1 in the transimpedance circuit. The circuit constants are R1 = R3, I1
= I4, Q1 = Q4.
【００２１】ここで、差動出力端子２、３間に得られる
電圧をＶｏとし、回路の入出力特性を求める。トランス
インピーダンス回路の出力電圧Ｖａ（図１参照）は、ト
ランジスタＱ２、Ｑ３からなる差動増幅回路のトランジ
スタＱ２のエミッタホロワの電圧であり、上記したよう
に交流的にはこのトランジスタＱ２のベース端子の電圧
と等価であるため、この電圧Ｖａがこの差動増幅回路の
入力電圧となる。Here, the voltage obtained between the differential output terminals 2 and 3 is Vo, and the input / output characteristics of the circuit are obtained. The output voltage Va (see FIG. 1) of the transimpedance circuit is the voltage of the emitter follower of the transistor Q2 of the differential amplifier circuit composed of the transistors Q2 and Q3. This voltage Va is the input voltage of the differential amplifier circuit.
【００２２】また、この差動増幅回路の上記した出力電
流Ｉｃ2 、Ｉｃ3 はトランジスタＱ１３、Ｑ１４からな
るカレントミラー回路、トランジスタＱ１５、Ｑ１６か
らなるカレントミラー回路から構成される反転側差動出
力回路、非反転側差動出力回路の負荷抵抗ＲＬ１、ＲＬ
２により電圧に変換される。The output currents Ic 2 and Ic 3 of the differential amplifier circuit are inverted by a current mirror circuit composed of transistors Q13 and Q14 and a current mirror circuit composed of transistors Q15 and Q16. , Load resistances RL1 and RL of the non-inverting side differential output circuit
2 converts it to a voltage.
【００２３】そこで、トランジスタベース接地電流増幅
器率を１、カレントミラー回路のミラー係数を１、負荷
抵抗ＲＬ１＝ＲＬ２＝ＲＬとすると、 Ｖｏ＝ＲＬ・（Ｉｃ2 −Ｉｃ3 ） ・・（９） となる。この式（９）に式（７）を代入すると、 Ｖｏ＝ＲＬ・（２／Ｒ２）・（ＶB2−ＶB3） ・・（１０） となる。ここで上記式（３）から Ｖａ＝−Ｉｉ・Ｒ１＝（ＶB2−ＶB3） であるので、式（１０）は、 Ｖｏ＝ＲＬ・（２／Ｒ２）・Ｒ１・Ｉｉ ・・（１１） となり、入力電流Ｉｉに応じた差動差動出力電圧を得る
ことができる。Therefore, assuming that the transistor base ground current amplifier ratio is 1, the mirror coefficient of the current mirror circuit is 1, and the load resistance is RL1 = RL2 = RL, Vo = RL. (Ic 2 -Ic 3 ) (9) Become. By substituting equation (7) into equation (9), Vo = RL ＝ (2 / R2) ・ (V B2 -V B3 ) ・ (10) Here, from the above equation (3), Va = −Ii · R1 = (V B2 −V B3 ), and therefore, equation (10) gives: Vo = RL · (2 / R2) · R1 · Ii ·· (11) And a differential output voltage corresponding to the input current Ii can be obtained.
【００２４】また、差動出力端子２、３のバイアス電圧
については、差動増幅回路がバランス化されているの
で、無信号時の直流出力電圧が同一電圧であり、負荷抵
抗ＲＬ１、ＲＬ２が同一であるので、同一のバイアス電
圧となる。As for the bias voltages of the differential output terminals 2 and 3, since the differential amplifier circuit is balanced, the DC output voltage when there is no signal is the same, and the load resistances RL1 and RL2 are the same. Therefore, the same bias voltage is obtained.
【００２５】なお、図１の回路は半導体集積回路内に作
り込むことができるので、トランジスタや抵抗の温度係
数を等しくすることができ、このため式（１１）で示し
た回路の入出力特性は温度依存性を持たなくなる。Since the circuit shown in FIG. 1 can be built in a semiconductor integrated circuit, the temperature coefficients of transistors and resistors can be made equal, and therefore, the input / output characteristics of the circuit shown in equation (11) are No longer has temperature dependency.
【００２６】[0026]
【考案の効果】以上から本考案によれば、入力電流に対
応した差動電圧信号を所望の利得で出力させることがで
きることは勿論のこと、差動出力端子の各々のバイアス
電圧が同一となるので、その後段に接続する増幅回路に
対して、これを直流結合させることができるという利点
がある。As described above, according to the present invention, the differential voltage signal corresponding to the input current can be output with a desired gain, and the bias voltage of each differential output terminal becomes the same. Therefore, there is an advantage that it can be DC-coupled to an amplifier circuit connected to the subsequent stage.
【図１】 本考案の一実施例の電流／電圧変換回路の回
路図である。FIG. 1 is a circuit diagram of a current / voltage conversion circuit according to an embodiment of the present invention.
【図２】 図１の回路のトランスインピーダン回路部分
を抜き出した回路図である。FIG. 2 is a circuit diagram in which a transimpedance circuit portion of the circuit of FIG. 1 is extracted.
【図３】 図１の差動増幅回路、バイアス回路、第１バ
ランス回路および第２バランス回路を抜き出した回路図
である。FIG. 3 is a circuit diagram showing a differential amplifier circuit, a bias circuit, a first balance circuit, and a second balance circuit of FIG. 1;
【図４】 従来の電流／電圧変換回路の回路図である。FIG. 4 is a circuit diagram of a conventional current / voltage conversion circuit.
１：電流入力端子、２、３：差動電圧出力端子。 1: current input terminal, 2: 3, differential voltage output terminal.
Claims (1)
レクタが第１の電流源（Ｉ１）を介して正電源端子に接
続されエミッタが接地に接続されるＮＰＮ型の第１のト
ランジスタ（Ｑ１）と、 該第１のトランジスタ（Ｑ１）のコレクタにベースが接
続され、エミッタが第２の電流源（Ｉ２）を介して接地
に接続されるＮＰＮ型の第２のトランジスタ（Ｑ２）
と、 該第２のトランジスタ（Ｑ２）のエミッタと前記電流入
力端子（１）との間に接続される第１の抵抗（Ｒ１）
と、 前記第２のトランジスタ（Ｑ２）のコレクタにエミッタ
が接続されるＮＰＮ型の第５のトランジスタ（Ｑ５）
と、 該第５のトランジスタ（Ｑ５）のコレクタにコレクタと
ベースが接続されエミッタが正電源端子に接続されるＰ
ＮＰ型の第１３のトランジスタ（Ｑ１３）と、 エミッタが正電源端子に接続されベースとコレクタが共
通接続されるＰＮＰ型の第１５のトランジスタ（Ｑ１
５）と、 該第１５のトランジスタ（Ｑ１５）のコレクタにコレク
タが接続されるＮＰＮ型の第８のトランジスタ（Ｑ８）
と、 該第８のトランジスタ（Ｑ８）のエミッタにコレクタが
接続され、エミッタが第３の電流源（Ｉ３）を介して接
地に接続されるＮＰＮ型の第３のトランジスタ（Ｑ３）
と、 該第３のトランジスタのエミッタと前記第２のトランジ
スタ（Ｑ２）のエミッタとの間に接続される第２の抵抗
（Ｒ２）と、 ベースとコレクタが第４の電流源（Ｉ４）を介して正電
源端子に接続され、エミッタが接地に接続されるＮＰＮ
型の第４のトランジスタ（Ｑ４）と、 該第４のトランジスタのベースと前記第３のトランジス
タのエミッタとの間に接続される第３の抵抗（Ｒ３）
と、 エミッタが正電源端子に接続されベースが前記第５のト
ランジスタのベースに接続されるＰＮＰ型の第６のトラ
ンジスタ（Ｑ６）と、 エミッタが前記第６のトランジスタ（Ｑ６）のコレクタ
に接続されコレクタが 接地に接続されベースが前記第３
のトランジスタ（Ｑ３）のベースに接続されるＰＮＰ型
の第７のトランジスタ（Ｑ７）と、 該第７のトランジスタ（Ｑ７）のベースと接地との間に
接続されるコンデンサ（Ｃ１）と、 エミッタが正電源端子に接続されベースが前記第８のト
ランジスタ（Ｑ８）のベースに接続されるＰＮＰ型の第
９のトランジスタ（Ｑ９）と、 該第９のトランジスタ（Ｑ９）のコレクタにエミッタが
接続されコレクタが接地されベースが２個の直列接続ダ
イオードを介して接地されるＰＮＰ型の第１０のトラン
ジスタ（Ｑ１０）と、 エミッタが正電源端子に接続されコレクタが第１の負荷
抵抗（ＲＬ１）を介して接地されベースが前記第１３の
トランジスタ（Ｑ１３）のベースに接続されるＰＮＰ型
の第１４のトランジスタ（Ｑ１４）と、 エミッタが正電源端子に接続されコレクタが第２の負荷
抵抗（ＲＬ２）を介して接地されベースが前記第１５の
トランジスタ（Ｑ１５）のベースに接続されるＰＮＰ型
の第１６のトランジスタ（Ｑ１６）とからなり、 前記第１の電流源（Ｉ１）と前記第４の電流源（Ｉ４）
の電流値を同一とし、前記第１の抵抗（Ｒ１）と前記第
３の抵抗（Ｒ３）の値を同一とし、前記第１のトランジ
スタ（Ｑ１）と前記第４のトランジスタ（Ｑ４）の特性
を同一とし、前記第１の負荷抵抗（ＲＬ１）と前記第２
の負荷抵抗（ＲＬ２）の値を同一とし、前記第１の負荷
抵抗（ＲＬ１）と前記第２の負荷抵抗（ＲＬ２）から差
動出力電圧を取り出すように したことを特徴とする電流
／電圧変換回路。A base connected to the current input terminal;
Is connected to the positive power supply terminal via the first current source (I1).
And an NPN-type first transistor connected to the ground.
The base is connected to the transistor (Q1) and the collector of the first transistor (Q1).
And the emitter is grounded via a second current source (I2).
NPN-type second transistor (Q2) connected to
And an emitter of the second transistor (Q2) and the current input.
A first resistor (R1) connected between the input terminal and the force terminal (1)
And an emitter connected to the collector of the second transistor (Q2).
NPN-type fifth transistor (Q5) to which is connected
And a collector connected to the collector of the fifth transistor (Q5).
P, whose base is connected and whose emitter is connected to the positive power supply terminal
An NP-type thirteenth transistor (Q13) has an emitter connected to the positive power supply terminal, and has a base and a collector.
Connected PNP type 15th transistor (Q1
5) and a collector is connected to the collector of the fifteenth transistor (Q15).
NPN-type eighth transistor (Q8) to which the transistor is connected
And the collector is connected to the emitter of the eighth transistor (Q8).
And the emitter is connected through a third current source (I3).
NPN-type third transistor (Q3) connected to the ground
And an emitter of the third transistor and the second transistor.
Second resistor connected between the emitter of the star (Q2)
(R2), and the base and the collector are connected to the positive current source via the fourth current source (I4).
NPN connected to source terminal and emitter connected to ground
-Type fourth transistor (Q4), a base of the fourth transistor and the third transistor.
Resistor (R3) connected between the emitter and the emitter
And an emitter connected to the positive power supply terminal and a base connected to the fifth transistor.
A sixth PNP-type transistor connected to the base of the transistor
Transistor (Q6) and the emitter is the collector of the sixth transistor (Q6).
And the collector is connected to ground and the base is connected to the third
PNP type connected to the base of the transistor (Q3)
Between the base of the seventh transistor (Q7) and the ground and the ground.
The connected capacitor (C1), the emitter is connected to the positive power supply terminal, and the base is the eighth transistor.
The PNP type connected to the base of the transistor (Q8)
Ninth transistor (Q9) and the collector of the ninth transistor (Q9) have an emitter.
Connected, the collector grounded and the base connected in series
PNP type 10th transformer grounded via an electrode
The transistor (Q10), the emitter is connected to the positive power supply terminal, and the collector is the first load.
Grounded via a resistor (RL1) and the base
PNP type connected to the base of transistor (Q13)
A fourteenth transistor (Q14) having an emitter connected to the positive power supply terminal and a collector connected to the second load
Grounded via a resistor (RL2) and the base
PNP type connected to the base of transistor (Q15)
16 becomes from the transistor (Q16) of said first current source (I1) and the fourth current source of the (I4)
Of the first resistor (R1) and the
3, the value of the resistor (R3) is the same, and the first transistor
Of the transistor (Q1) and the fourth transistor (Q4)
And the first load resistance (RL1) and the second
And the load resistance (RL2) of the first load is the same.
Difference between the resistance (RL1) and the second load resistance (RL2).
A current / voltage conversion circuit for extracting a dynamic output voltage .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993074365U JP2607166Y2 (en) | 1993-12-28 | 1993-12-28 | Current / voltage conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993074365U JP2607166Y2 (en) | 1993-12-28 | 1993-12-28 | Current / voltage conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0742576U JPH0742576U (en) | 1995-08-04 |
| JP2607166Y2 true JP2607166Y2 (en) | 2001-04-16 |
Family
ID=13545065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993074365U Expired - Lifetime JP2607166Y2 (en) | 1993-12-28 | 1993-12-28 | Current / voltage conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2607166Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5885467B2 (en) * | 2011-11-01 | 2016-03-15 | 三菱電機株式会社 | Light reception level acquisition device, optical receiver, optical communication system, light reception level acquisition method, and program |
-
1993
- 1993-12-28 JP JP1993074365U patent/JP2607166Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0742576U (en) | 1995-08-04 |
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