JP2606323B2 - Blinking control device - Google Patents
Blinking control deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータ等が表示手段として有するフ
レームメモリのブリンキング表示を制御する装置に関す
るものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for controlling blinking display of a frame memory included in a computer or the like as display means.
従来は、キャラクタ画面におけるブリンキングとし
て、単一色からなるキャラクタに対して単純な明滅を実
現する方式をとるコンピュータが一般的であった。Conventionally, as a blinking on a character screen, a computer that adopts a method of realizing simple blinking for a character of a single color has been generally used.
従って従来の方式では、キャラクタ画面におけるブリ
ンキング様式は、キャラクタに与えられた色と背景色を
交互に表示するという単純な形態しか許されなかった。Therefore, in the conventional system, the blinking style on the character screen is limited to a simple form of alternately displaying the color given to the character and the background color.
本発明の目的は、より複雑な形態のブリンキング表示
を可能とするブリンキング制御装置を提供することにあ
る。An object of the present invention is to provide a blinking control device that enables a more complicated form of blinking display.
本発明のブリンキング制御装置は、 CRT表示用の垂直同期信号を入力とし、これを分周し
て基本クロックを生成する基本クロック生成手段と、 基本クロックの波長の値を記憶する波長記憶手段と、 波長記憶手段と基本クロック生成手段の出力を比較し
値が一致した時点で、基本クロック生成手段を０にリセ
ットする信号を出力する第１の比較手段と、 第１の比較手段の出力に従って基本クロックの計数を
行う計数手段と、 計数手段がリセットされる際にロードする値を記憶す
る計数開始番号記憶手段と、 計数終了番号を示す値を記憶する計数終了番号記憶手
段と、 計数手段の出力と計数終了番号記憶手段に記憶された
値を比較し、一致した時点で計数手段をリセットし、計
数開始番号記憶手段に記憶された値を計数手段にロード
する第２の比較手段と、 計数手段の計数方向を制御する計数方向制御手段と、 属性情報としてブリンキング表示が指定されている画
素に対して、フレームメモリから読み出されたルックア
ップテーブル参照番号の情報の内、特定のビットの情報
を計数手段の出力に置き換え、ルックアップテーブルに
出力する情報置換手段を備えることを特徴とする。The blinking control device according to the present invention includes: a basic clock generating unit that receives a vertical synchronization signal for CRT display, divides the frequency, generates a basic clock, and a wavelength storage unit that stores a wavelength value of the basic clock. A first comparing means for comparing the outputs of the wavelength storage means and the basic clock generating means and outputting a signal for resetting the basic clock generating means to 0 when the values coincide with each other; Counting means for counting clocks; counting start number storage means for storing a value to be loaded when the counting means is reset; counting end number storage means for storing a value indicating a counting end number; output of the counting means And the value stored in the counting end number storage means is compared. When the values match, the counting means is reset, and the value stored in the counting start number storage means is loaded into the counting means. Comparison means; counting direction control means for controlling the counting direction of the counting means; and information of the lookup table reference number read out from the frame memory for the pixels for which blinking display is designated as attribute information. , The information of a specific bit is replaced by the output of the counting means, and the information is output to a look-up table.
本発明のブリンキング制御装置は、カラールックアッ
プテーブルを持つビットマップフレームメモリにおい
て、表示を行うルックアップテーブル参照番号を順次切
り換えることにより自由なブリンキングの形態を実現す
るものである。本発明により自由なブリンキングの形態
をとりうる理由について述べる。The blinking control device according to the present invention realizes a free blinking mode by sequentially switching lookup table reference numbers for display in a bitmap frame memory having a color lookup table. The reason why the present invention can take the form of free blinking will be described.
本発明ではルックアップテーブルの内、ブリンキング
用として割り当てられた番地の数だけブリンキングの表
示色を変化させることができる。表示色が多くとれれば
時間的なグラヂェエーションによる滑らかなブリンキン
グが表現できる。また、波長記憶手段に記憶する値に従
って、CRTの垂直同期信号の何倍（整数倍）の周期で計
数手段の計数を行うかを指定することができるので、表
示色の変化のスピードを任意に選ぶことができる。さら
に、計数方向制御手段で計数手段の計数方向を上昇方
向，下降方向，上昇と下降の交互の繰り返しのいずれを
とるかを指定することによって、表示色の変還の形態を
選ぶことができる。According to the present invention, the display color of blinking can be changed by the number of addresses assigned for blinking in the look-up table. If there are many display colors, smooth blinking due to temporal gradation can be expressed. In addition, according to the value stored in the wavelength storage means, it is possible to specify how many (integer) cycles of the vertical synchronization signal of the CRT to perform counting by the counting means. You can choose. Further, by specifying whether the counting direction of the counting means is to be in the ascending direction, in the descending direction, or alternately between ascending and descending, the counting direction control means can select the form of conversion of the display color.
第１図は、本発明の一実施例のブロック図である。 FIG. 1 is a block diagram of one embodiment of the present invention.
本実施例のブリンキング制御装置は、基本クロック生
成手段１と、波長記憶手段２と、第１の比較手段３と、
計数手段４と、表示開始層記憶手段５と、表示終了層記
憶手段６と、第２の比較手段７と、計数方向制御手段８
と、情報置換手段９とから構成されている。The blinking control device of the present embodiment includes a basic clock generation unit 1, a wavelength storage unit 2, a first comparison unit 3,
Counting means 4, display start layer storage means 5, display end layer storage means 6, second comparing means 7, counting direction control means 8
And information replacement means 9.
基本クロック生成手段１は、CRT表示用の垂直同期信
号Vsyncを入力とし、これを分周して基本クロックを生
成する手段である。The basic clock generating means 1 is a means for receiving a vertical synchronizing signal Vsync for CRT display, dividing the frequency, and generating a basic clock.
波長記憶手段２は、基本クロックの波長の値を記憶す
る手段である。The wavelength storage means 2 is a means for storing the value of the wavelength of the basic clock.
第１の比較手段３は、波長記憶手段２と基本クロック
生成手段１の出力を比較し、値が一致した時点で、基本
クロック生成手段１を０にリセットする信号を出力する
手段である。The first comparing means 3 is a means for comparing the outputs of the wavelength storage means 2 and the basic clock generating means 1 and outputting a signal for resetting the basic clock generating means 1 to 0 when the values match.
計数手段４は、第１の比較手段３の出力に従って基本
クロックの計数を行う手段である。The counting means 4 is means for counting the number of basic clocks according to the output of the first comparing means 3.
表示開始層記憶手段５は、計数手段４がリセットされ
る際にロードする値を記憶する手段である。The display start layer storage means 5 is a means for storing a value to be loaded when the counting means 4 is reset.
表示終了層記憶手段６は、表示終了層を示す値を記憶
する手段である。The display end layer storage means 6 is a means for storing a value indicating the display end layer.
第２の比較手段７は、計数手段４の出力と表示終了層
記憶手段６に記憶されている値とを比較し、一致した時
点で計数手段４をリセットし、表示開始層記憶手段５の
値を計数手段４にロードする手段である。The second comparing means 7 compares the output of the counting means 4 with the value stored in the display end layer storage means 6, resets the counting means 4 at the time of coincidence, and resets the value of the display start layer storage means 5 Is loaded into the counting means 4.
計数方向制御手段８は、計数手段４の計数方向を制御
する、すなわち計数方向を上昇方向，下降方向，上昇と
下降の交互の繰り返しのいずれをとるかを指定する手段
である。The counting direction control means 8 is a means for controlling the counting direction of the counting means 4, that is, for specifying whether the counting direction is to be one of an ascending direction, a descending direction, and an alternate repetition of ascending and descending.
情報置換手段９は、計数手段４の出力に従って、属性
情報としてブリンキング表示が指定されている画素に対
して、フレームメモリから読み出されたルックアップテ
ーブル参照番号の情報の内、特定のビットの情報を計数
手段４の出力に置き換え、ルックアップテーブルに出力
する手段である。According to the output of the counting means 4, the information replacing means 9 determines, for the pixels for which blinking display is designated as the attribute information, a specific bit of the information of the lookup table reference number read from the frame memory. This is a means for replacing the information with the output of the counting means 4 and outputting it to a look-up table.
第２図に、第１図の実施例の具体的な回路例を示す。
なお、ここではフレームメモリとして１ピクセル８ビッ
ト（同時表示256色）からなり、ブリンキング表示を指
定した画素だけは下位４ビットを固定し、上位４ビット
を変化させる、同時表示16色となるシステムの例を示
す。FIG. 2 shows a specific circuit example of the embodiment of FIG.
In this case, the frame memory is composed of 8 bits per pixel (256 colors for simultaneous display), and only pixels for which blinking display is specified have the lower 4 bits fixed and the upper 4 bits are changed. Here is an example.
フレームメモリ120は、１ピクセルあたりの８プレー
ン121と、ブリンキング指定用プレーン122とから成るも
のとする。The frame memory 120 includes eight planes 121 per pixel and a blinking designation plane 122.
この具体回路例においては、基本クロック生成手段１
をカウンタ101で、波長記憶手段２をレジスタ102で、第
１の比較手段３をコンパレータ103で、計数手段４をカ
ウンタ104で、表示開始層記憶手段５をレジスタ105で、
表示終了層記憶手段６をレジスタ106で、第２の比較手
段７をコンパレータ107で、計数方向制御手段８をカウ
ンタ108,マルチプレクサ110,レジスタ109で、情報置換
手段９をマルチプレクサ112,113,114,115で構成する。
マルチプレクサ112,113,114,115は、フレームメモリ120
から読み出された各層の表示情報および属性情報から、
ブリンキングが指定された属性を持つ画素の８ビット情
報に対して、上位４ビットをカウンタ104のカウンタ出
力に置換してルックアップテーブルに出力する２−to−
１のマルチプレクサである。In this specific circuit example, the basic clock generation means 1
With the counter 101, the wavelength storage means 2 with the register 102, the first comparison means 3 with the comparator 103, the counting means 4 with the counter 104, the display start layer storage means 5 with the register 105, and the like.
The display end layer storage means 6 comprises a register 106, the second comparison means 7 comprises a comparator 107, the counting direction control means 8 comprises a counter 108, a multiplexer 110, a register 109, and the information replacement means 9 comprises multiplexers 112, 113, 114, 115.
The multiplexers 112, 113, 114, and 115 are connected to the frame memory 120.
From the display information and attribute information of each layer read from
For the 8-bit information of the pixel having the attribute designated as blinking, the upper 4 bits are replaced with the counter output of the counter 104 and output to the lookup table.
1 is a multiplexer.
第２図のブリンキング制御装置は、デコーダ111を備
えており、このデコーダは、ホストコンピュータのアド
レスバス131の信号をデコードして各レジスタに読み書
きの命令を与える。また、各レジスタは、ホストコンピ
ュータのデータバス132に接続されている。The blinking control device shown in FIG. 2 includes a decoder 111, which decodes a signal on an address bus 131 of a host computer and gives a read / write instruction to each register. Each register is connected to the data bus 132 of the host computer.
次に、第２図の実施例の動作を説明する。 Next, the operation of the embodiment shown in FIG. 2 will be described.
カウンタ101は、CRT表示用の垂直同期信号（Vsync）
を、インクリメントする。レジスタ102は、基本クロッ
クの波長を記憶しており、コンパレータ103は、カウン
タ101のカウンタ出力とレジスタ102のレジスタ出力を比
較し、一致したとき、カウンタ101の値を０にリセット
する信号とカウンタ104へ入力する信号を出力する。以
上のようにしてカウンタ101は、垂直同期信号を分周し
て基本クロックを生成し、これをカウンタ104に送る。
カウンタ104は、コンパレータ103の出力によって、カウ
ンタ101からの基本クロックをインクリメントあるいは
デクリメントする。The counter 101 is a vertical synchronization signal ( Vsync ) for CRT display.
Is incremented. The register 102 stores the wavelength of the basic clock. The comparator 103 compares the counter output of the counter 101 with the register output of the register 102, and when they match, a signal for resetting the value of the counter 101 to 0 and a counter 104. Outputs the signal to be input to. As described above, the counter 101 generates a basic clock by dividing the frequency of the vertical synchronization signal, and sends the generated basic clock to the counter 104.
The counter 104 increments or decrements the basic clock from the counter 101 according to the output of the comparator 103.
レジスタ105は、カウンタ104がコンパレータ107によ
ってリセットされるときカウンタ104にロードされる
値、すなわちカウンタ104がカウントを始める初期値を
記憶している。The register 105 stores a value loaded to the counter 104 when the counter 104 is reset by the comparator 107, that is, an initial value at which the counter 104 starts counting.
一方、レジスタ106は、カウンタ104がカウントを終了
する値を記憶している。On the other hand, the register 106 stores a value at which the counter 104 stops counting.
コンパレータ107は、カウンタ104のカウンタ出力とレ
ジスタ106のレジスタ出力とを比較しており、これら出
力が一致したときに、カウンタ104にレジスタ105の値を
ロードさせる。The comparator 107 compares the counter output of the counter 104 with the register output of the register 106, and when the outputs match, causes the counter 104 to load the value of the register 105.
カウンタ108は、コンパレータ107の出力によってイン
クリメントされる１ビットのカウンタであり、コンパレ
ータ107からの信号を受ける度に出力が交互に変化す
る。The counter 108 is a one-bit counter that is incremented by the output of the comparator 107, and the output alternately changes each time a signal from the comparator 107 is received.
レジスタ109は、カウンタ出力が三角波状に遷移する
か、のこぎり波状に遷移するかを選択するためのビット
（ビットＡ）と、ビットＡを後者に選んだ場合、カウン
タ104の計数方向を上昇方向にとるか下降方向にとるか
を選択するためのビット（ビットＢ）の２ビットからな
るレジスタである。The register 109 includes a bit (bit A) for selecting whether the counter output transitions in a triangular waveform or a sawtooth waveform, and when the bit A is selected for the latter, the counting direction of the counter 104 is increased. This register is a two-bit register (bit B) for selecting whether to take in the downward direction.
マルチプレクサ110は、２−to−１のマルチプレクサ
であり、レジスタ109のビットＢとカウンタ108の出力を
２つの入力として、レジスタ109のビットＡによってカ
ウンタ104の計数方向選択用の信号としてどちらの入力
をとるか切り換える。カウンタ104は、マルチプレクサ1
10の出力により計数方向が制御される。The multiplexer 110 is a 2-to-1 multiplexer. The bit B of the register 109 and the output of the counter 108 are used as two inputs, and the input is used as a signal for selecting the counting direction of the counter 104 by the bit A of the register 109. Take or switch. The counter 104 is a multiplexer 1
The output direction of 10 controls the counting direction.
カウンタ104の出力は、マルチプレクサ112,113,114,1
15に入力される。これらマルチプレクサは２−to−１の
マルチプレクサであり、フレームメモリ120から読み出
された各層の表示情報および属性情報から、ブリンキン
グが指定された属性を持つ画素の８ビット情報に対し
て、上位４ビットをカウンタ104の出力に置換する。下
位４ビットは固定とする。このような上位４ビットおよ
び下位４ビットよりなる８ビットは、ルックアップテー
ブルに出力される。The output of the counter 104 is a multiplexer 112, 113, 114, 1
Entered in 15. These multiplexers are 2-to-1 multiplexers. From the display information and attribute information of each layer read from the frame memory 120, the upper 4 bits are assigned to 8-bit information of a pixel having an attribute designated blinking. Replace the bits with the output of counter 104. The lower 4 bits are fixed. The eight bits consisting of the upper four bits and the lower four bits are output to a look-up table.
以上のようにして、ルックアップテーブルを持つフレ
ームメモリにおいて、表示を行うルックアップテーブル
参照番号を順次切り換えることにより自由なブリンキン
グの形態を実現できる。すなわち、ルックアップテーブ
ルの内、ブリンキング用として割り当てられた番地の数
だけブリンキングの表示色を変化させることができ、表
示色が多くとれれば時間的なグラヂェエーションによる
滑らかなブリンキングが表現できる。また、CRTの垂直
同期信号の何倍（整数倍）の周期で計数手段の整数を行
うか指定することができるので、表示色の変化のスピー
ドを任意に選ぶことができる。さらに、計数方向制御手
段により、計数手段の計数方向を上昇方向，下降方向，
上昇と下降の交互の繰り返しのいずれをとるかを指定す
ることによって、表示色の変還の形態を選ぶことができ
る。As described above, in a frame memory having a lookup table, a free blinking mode can be realized by sequentially switching the lookup table reference numbers for display. In other words, the display color of blinking can be changed by the number of addresses assigned for blinking in the look-up table, and if there are many display colors, smooth blinking by temporal gradation is expressed. it can. Further, since it is possible to specify how many times (an integer multiple) the cycle of the vertical synchronizing signal of the CRT the integer of the counting means is performed, the speed of change of the display color can be arbitrarily selected. Further, the counting direction control means sets the counting direction of the counting means in the ascending direction, the descending direction,
By designating whether to alternate between ascending and descending, the form of conversion of the display color can be selected.
以上説明したように本発明によれば、コンピュータの
出力画面において、任意の形状の領域に対し、任意の周
期で表示色を変化させるブリンキング表示を実現するこ
とができる。As described above, according to the present invention, it is possible to realize a blinking display in which a display color is changed at an arbitrary cycle in an area of an arbitrary shape on an output screen of a computer.
第１図は本発明の一実施例のブロック図、 第２図は第１図のブリンキング制御装置の具体的回路を
示すブロック図である。 １……基本クロック生成手段 ２……波長記憶手段 ３……第１の比較手段 ４……計数手段 ５……表示開始層記憶手段 ６……表示終了層記憶手段 ７……第２の比較手段 ８……計数方向制御手段 ９……情報置換手段FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a block diagram showing a specific circuit of the blinking control device of FIG. DESCRIPTION OF SYMBOLS 1 ... Basic clock generation means 2 ... Wavelength storage means 3 ... First comparison means 4 ... Counting means 5 ... Display start layer storage means 6 ... Display end layer storage means 7 ... Second comparison means 8 ... counting direction control means 9 ... information replacement means
Claims (1)
れを分周して基本クロックを生成する基本クロック生成
手段と、 基本クロックの波長の値を記憶する波長記憶手段と、 波長記憶手段と基本クロック生成手段の出力を比較し値
が一致した時点で、基本クロック生成手段を０にリセッ
トする信号を出力する第１の比較手段と、 第１の比較手段の出力に従って基本クロックの計数を行
う計数手段と、 計数手段がリセットされる際にロードする値を記憶する
計数開始番号記憶手段と、 計数終了番号を示す値を記憶する計数終了番号記憶手段
と、 計数手段の出力と計数終了番号記憶手段に記憶された値
を比較し、一致した時点で計数手段をリセットし、計数
開始番号記憶手段に記憶された値を計数手段にロードす
る第２の比較手段と、 計数手段の計数方向を制御する計数方向制御手段と、 属性情報としてブリンキング表示が指定されている画素
に対して、フレームメモリから読み出されたルックアッ
プテーブル参照番号の情報の内、特定のビットの情報を
計数手段の出力に置き換え、ルックアップテーブルに出
力する情報置換手段を備えることを特徴とするブリンキ
ング制御装置。1. A basic clock generating means for receiving a vertical synchronizing signal for CRT display, dividing the frequency and generating a basic clock, a wavelength storing means for storing a wavelength value of the basic clock, and a wavelength storing means. And a first comparing means for outputting a signal for resetting the basic clock generating means to 0 when the output values of the basic clock generating means coincide with each other, and counting the number of basic clocks according to the output of the first comparing means. Counting means for performing counting, a counting start number storing means for storing a value to be loaded when the counting means is reset, a counting end number storing means for storing a value indicating a counting end number, an output of the counting means and a counting end number. Second comparing means for comparing the values stored in the storage means, resetting the counting means at the time of coincidence, and loading the value stored in the counting start number storage means into the counting means; Counting direction control means for controlling the counting direction of the pixel; and information of a specific bit among the information of the lookup table reference number read from the frame memory for the pixel for which blinking display is designated as the attribute information. Characterized in that the information is replaced by an output of a counting means, and the information is replaced by an information replacing means for outputting to a look-up table.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253989A JP2606323B2 (en) | 1988-10-07 | 1988-10-07 | Blinking control device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63253989A JP2606323B2 (en) | 1988-10-07 | 1988-10-07 | Blinking control device |
Publications (2)
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|---|---|
| JPH02100097A JPH02100097A (en) | 1990-04-12 |
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|---|---|---|---|---|
| JP5046569B2 (en) * | 2006-06-20 | 2012-10-10 | バブコック日立株式会社 | Target device |
-
1988
- 1988-10-07 JP JP63253989A patent/JP2606323B2/en not_active Expired - Fee Related
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| JPH02100097A (en) | 1990-04-12 |
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