JP2605699B2 - Display control circuit and color image display device - Google Patents
Display control circuit and color image display deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶等を用いたカラー画像表示装置、特にそ
の列方向を駆動制御する表示制御回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a color image display device using a liquid crystal or the like, and more particularly, to a display control circuit for driving and controlling a column direction thereof.
液晶等を表示材料として用いたカラー表示装置での色
画素の配置としては第3図(a),(b)に示したごと
き配列が一般的であった。ここでRは赤、Gは緑、Bは
青の各色画素を示す。第3図(a)は縦方向に同色画素
を配列し、横方向にR,G,B各色画素を交互に配列してい
る。しかし、この色画素の配置では縦方向の解像度が劣
る。第3図(b)では縦,横両方向にR,G,B各色画素を
交互に並列し、第3図(a)での問題点を解消してい
る。しかし、この色画素の配置では斜め方向(第3図
(b)では左下りの斜め)の解像度が劣る。As an arrangement of color pixels in a color display device using a liquid crystal or the like as a display material, an arrangement as shown in FIGS. 3A and 3B was generally used. Here, R indicates red, G indicates green, and B indicates blue pixels. In FIG. 3A, pixels of the same color are arranged in the vertical direction, and R, G, B color pixels are alternately arranged in the horizontal direction. However, with this arrangement of color pixels, the resolution in the vertical direction is inferior. In FIG. 3B, the R, G, and B color pixels are alternately arranged in both the vertical and horizontal directions to solve the problem in FIG. 3A. However, in this arrangement of the color pixels, the resolution in the oblique direction (in FIG. 3B, the obliquely downward left) is inferior.
以上のごとき従来の色画素の配列による画像表示上の
欠点を補償するために、第4図のごとき色画素の配列を
有するカラー画像表示装置が提案されている。すなわ
ち、各行で画素をずらして、しかも横方向にR,G,B各色
画素を交互に配列させ、縦,横,斜めのいずれの方向に
も単色画素が連続しないようにしている。第4図では第
j行と第j+1行のずれは1/2画素である。In order to compensate for the drawback in image display due to the conventional arrangement of color pixels as described above, a color image display device having an arrangement of color pixels as shown in FIG. 4 has been proposed. That is, the pixels are shifted in each row, and the R, G, B color pixels are alternately arranged in the horizontal direction so that the single color pixels do not continue in any of the vertical, horizontal, and diagonal directions. In FIG. 4, the shift between the j-th row and the j + 1-th row is 1/2 pixel.
第4図のごとき色画素のカラー画像表示装置の従来の
列方向駆動について説明する。列方向では駆動回路から
映像データが駆動信号として出力される、第5図の501
はテレビを例とした映像信号である。第jH目(H:水平同
期信号期間)の映像信号と第(j+1)H目の映像信号
とは近接しているため、一般的にはほぼ同一の映像デー
タとなっている。502は501の一部を拡大したものであ
る。503は映像データをサンプリングするためのサンプ
リング・クロック信号であり、その一周期は一画素に対
応する時間と同一である。サンプリングはサンプリング
・クロックの立下りでなされるものとする。第j行で
は、aの画素に第jH目の映像信号のAの映像データが、
Cの画素には同じくCの映像データが書きこまれる。し
かして、第(j+1)行目では第(j+1)H目の映像
データB,Dがb,dの各画素に書きこまれるべきところが、
常にサンプリング・クロック503の立下りで映像データ
がサンプリングされるため、映像データA,Cがb,dの各画
素に書きこまれることになる。これは画像の横方向の解
像度を落とすこととなる。A conventional column-direction drive of a color image display device of color pixels as shown in FIG. 4 will be described. In the column direction, video data is output from the drive circuit as a drive signal.
Is a video signal using a television as an example. Since the video signal of the jH-th (H: horizontal synchronizing signal period) and the video signal of the (j + 1) -th H are close to each other, generally they are almost the same video data. 502 is an enlargement of a portion of 501. Reference numeral 503 denotes a sampling clock signal for sampling video data, one cycle of which is the same as the time corresponding to one pixel. Sampling is performed at the falling edge of the sampling clock. In the j-th row, the video data of A of the jH-th video signal is stored in the pixel of a,
Similarly, C video data is written in the C pixel. Thus, in the (j + 1) th row, the (j + 1) Hth video data B and D should be written into each pixel of b and d.
Since the video data is always sampled at the falling edge of the sampling clock 503, the video data A and C are written to the pixels b and d. This will reduce the horizontal resolution of the image.
本発明は前記のごとき従来技術の問題点に鑑みて、第
4図のような色画素の配置されたカラー画像表示装置に
おいて、横方向の解像度を上げることを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art, and has as its object to increase the resolution in the horizontal direction in a color image display device in which color pixels are arranged as shown in FIG.
上記目的を達成するために、 第1に、各色画素が横方向に順次配列された第1の画
素行と、該第1の画素行に対して配列位置がずらされた
各色画素が横方向に順次配列された第2の画素行とが、
縦方向に交互に配列されてなるカラー画像表示体の各画
素行に駆動信号を供給する表示制御回路において、 シフトデータをクロック信号に応じて転送するシフト
レジスタと、該シフトレジスタの出力に応じて、画素行
に供給する前記駆動信号を形成させる画像データを順次
取り込むデータ取り込み手段と、前記シフトデータの発
生に応じて、前記シフトレジスタに供給する前記クロッ
ク信号の位相を交互に反転させる位相反転手段とを備
え、 前記第1の画素行に供給する駆動信号を形成させる前
記画像データを取り込むときと、前記第2の画素行に供
給する駆動信号を形成させる前記画像データを取り込む
ときでは、前記シフトレジスタに供給する前記クロック
信号の位相を反転させてなることを特徴とする。In order to achieve the above object, first, a first pixel row in which each color pixel is sequentially arranged in a horizontal direction and each color pixel whose arrangement position is shifted with respect to the first pixel row are horizontally arranged. The second pixel row sequentially arranged is
In a display control circuit that supplies a drive signal to each pixel row of a color image display body that is alternately arranged in a vertical direction, a shift register that transfers shift data according to a clock signal, and a shift register that outputs shift data according to an output of the shift register A data capturing means for sequentially capturing image data for forming the drive signal to be supplied to a pixel row; and a phase inverting means for alternately inverting the phase of the clock signal supplied to the shift register in accordance with the generation of the shift data. Wherein the shift is performed when capturing the image data for forming a drive signal to be supplied to the first pixel row and when capturing the image data for forming a drive signal to be supplied to the second pixel row. The phase of the clock signal supplied to the register is inverted.
第2に、各色画素が横方向に順次配列された第1の画
素行と、該第1の画素行に対して配列位置がずらされた
各色画素が横方向に順次配列された第2の画素行とが、
縦方向に交互に配列されてなるカラー画像表示体を有
し、各画素行に駆動信号が供給されてなるカラー画像表
示装置において、 シフトデータをクロック信号に応じて転送するシフト
レジスタと、該シフトレジスタの出力に応じて、画素行
に供給する前記駆動信号を形成させる画像データを順次
取り込むデータ取り込み手段と、前記シフトデータの発
生に応じて、前記シフトレジスタに供給する前記クロッ
ク信号の位相を交互に反転させる位相反転手段とを備
え、 前記第1の画素行に供給する駆動信号を形成させる前
記画像データを取り込むときと、前記第2の画素行に供
給する駆動信号を形成させる前記画像データを取り込む
ときでは、前記クロック信号の位相を反転させてなるこ
とを特徴とする。Second, a first pixel row in which each color pixel is sequentially arranged in the horizontal direction, and a second pixel in which each color pixel whose arrangement position is shifted with respect to the first pixel row are sequentially arranged in the horizontal direction Line and
In a color image display device having a color image display body alternately arranged in a vertical direction and a drive signal being supplied to each pixel row, a shift register for transferring shift data according to a clock signal; A data capturing unit for sequentially capturing image data for forming the drive signal to be supplied to a pixel row according to an output of a register; and a phase of the clock signal supplied to the shift register alternately according to generation of the shift data. Phase inverting means for inverting the image data when forming the drive signal to be supplied to the first pixel row, and when converting the image data to form the drive signal to be supplied to the second pixel row. When taking in, the phase of the clock signal is inverted.
以下に図面に基づき、本発明の実施例について説明す
る。Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(第一の実施例) 第1図は本発明の第一の実施例の構成ブロック図であ
る。第6図はそのタイムチャート図である。101は赤
(R)画像データサンプリング回路である。同回路はA/
Dコンバータ104とエンコーダ107よりなる。A/Dコンバー
タ104はさらにコンパレータ105とサンプリング・スイッ
チ106からなる。コンパレータ105は二つの入力を持ち、
片側にR信号、もう片側には所望の階調数だけの電圧を
発生するように直列に接続された抵抗r群のうちの一つ
のタップ端子が接続されている。コンパレータ105では
両方の入力を比較して、R信号のレベルを判定してディ
ジタル信号を出力する。サンプリング・スイッチ106
は、そのA/D変換されたディジタル信号を111のEX-NORゲ
ートの出力信号により、サンプリングする。そのタイミ
ングは第6図に示すように111信号の立上りで変化す
る。A/Dコンバータ104は、所望の階調数だけ存在し、例
えば16階調の場合には16個の出力が107のエンコーダへ
入力され、4ビットコードにエンコードされる。102の
緑(G)画像データサンプリング回路、103の青(B)
画像データサンプリング回路も101と同一の構成をと
る。(First Embodiment) FIG. 1 is a configuration block diagram of a first embodiment of the present invention. FIG. 6 is a time chart thereof. 101 is a red (R) image data sampling circuit. The circuit is A /
It comprises a D converter 104 and an encoder 107. The A / D converter 104 further includes a comparator 105 and a sampling switch 106. Comparator 105 has two inputs,
One side is connected to one tap terminal of a resistor r group connected in series so as to generate an R signal and the other side to generate a voltage of a desired number of gradations. The comparator 105 compares both inputs, determines the level of the R signal, and outputs a digital signal. Sampling switch 106
Samples the A / D-converted digital signal by the output signal of the 111 EX-NOR gate. The timing changes at the rising edge of the 111 signal as shown in FIG. The A / D converter 104 has a desired number of gradations. For example, in the case of 16 gradations, 16 outputs are input to the 107 encoders and encoded into 4-bit codes. 102 green (G) image data sampling circuit, 103 blue (B)
The image data sampling circuit also has the same configuration as 101.
4ビットにディジタル化されたR,G,Bの画像データ108
は109のマルチプレクサへ入力される。マルチプレクサ1
09では、カラー画像表示体の横方向、縦方向の色画素の
配置に対応して、画像データ108をマルチプレックス
し、4ビットの画像データ117を第一メモリ群114へ出力
する。R, G, B image data 108 digitized to 4 bits
Are input to the multiplexer 109. Multiplexer 1
At 09, the image data 108 is multiplexed according to the arrangement of the color pixels in the horizontal and vertical directions of the color image display, and 4-bit image data 117 is output to the first memory group 114.
113はシフトレジスタであって、シフトデータDをシ
フトクロックφによって転送してゆく。114は第一メモ
リ群であって、それぞれのメモリは、例えば4ビットの
ラッチから構成されており、4ビット画像データ117を
取りこむ構成となっている。画像データの取り込みは、
シフトレジスタ113の各段の出力118でなされる。第二メ
モリ群115の各メモリも、例えば4ビットのラッチから
構成されており、第一メモリ群の対応するメモリの4ビ
ットの出力119を取りこむ構成となっている。119の取り
こみは第一メモリ群114で画像データ117の取りこみが終
了した後に発生するLOAD信号によりなされる。LOAD信号
によって取りこまれた4ビットの画像データ120はドラ
イバ116へ出力される。ドライバ116では、4ビットの画
像データ120により、外部から供給されるON電位VONとOF
F電位VOFFとの選択期間における割合を決定し、列方向
駆動信号121として、カラー画像表示体へ出力する。Reference numeral 113 denotes a shift register which transfers shift data D by a shift clock φ. Reference numeral 114 denotes a first memory group. Each of the memories is configured by, for example, a 4-bit latch and configured to capture 4-bit image data 117. Importing image data
This is performed by the output 118 of each stage of the shift register 113. Each memory of the second memory group 115 is also configured by, for example, a 4-bit latch, and is configured to receive the 4-bit output 119 of the corresponding memory of the first memory group. The loading of 119 is performed by a LOAD signal generated after the loading of the image data 117 in the first memory group 114 is completed. The 4-bit image data 120 captured by the LOAD signal is output to the driver 116. The driver 116 uses the 4-bit image data 120 to output the ON potential V ON and OF supplied from the outside.
The ratio in the selection period to the F potential V OFF is determined, and is output as the column direction drive signal 121 to the color image display.
110はトグルF/F(フリップ・フロップ)であって、ト
グル信号として信号Dが入力されている。Dはシフトレ
ジスタ113のシフトデータ信号でもある。Dは例えば第
6図のように1H周期の短パルスであって、1H中の画像情
報の開始位置に近接している。LOAD信号は、Dに対して
わずかながら先行している。トグルF/F110のQ出力はD
を分周した信号であり、1H毎に「1」,「0」を繰り返
す。CLはクロック信号であって、その一周期が一画素の
時間に対応する。111はEX-NORゲートであり、CL信号と1
10Q出力信号を入力としている。したがって111の出力
は、第6図のように1H毎にCL信号と同相,逆相を繰り返
すことになる。R,G,Bの各サンプリング回路では信号111
をサンプリング信号しているため、マルチプレクサ109
からの4ビット画像データ117は、第jHでは映像信号の
A,Cの順となる。そして117の画像データはシフトレジス
タ113の各段の出力118で、第一メモリ群114へ取りこま
れる。第j+1Hでは4ビット画像データ117は映像信号
のB,Dの順となり、シフトレジスタ113の各段の出力118
で、第一メモリ群114へ取りこまれる。Reference numeral 110 denotes a toggle F / F (flip flop) to which a signal D is input as a toggle signal. D is also a shift data signal of the shift register 113. D is a short pulse of 1H cycle as shown in FIG. 6, for example, and is close to the start position of the image information in 1H. The LOAD signal is slightly ahead of D. Q output of toggle F / F110 is D
Is divided, and “1” and “0” are repeated every 1H. CL is a clock signal, one cycle of which corresponds to the time of one pixel. 111 is an EX-NOR gate, which outputs a CL signal and 1
10Q output signal is input. Therefore, the output of 111 repeats the same phase and the opposite phase with the CL signal every 1H as shown in FIG. In each sampling circuit of R, G, B, the signal 111
Multiplexer 109
The 4-bit image data 117 from
A, then C. Then, the image data 117 is loaded into the first memory group 114 at the output 118 of each stage of the shift register 113. In the (j + 1) H, the 4-bit image data 117 is in the order of B and D of the video signal, and the output 118 of each stage of the shift register 113 is output.
Then, it is taken into the first memory group 114.
その結果、第4図j行のa,cの画素には映像データの
A,Cが、j+1位のb,dの画素には同じくB,Dが書きこま
れ、横方向の解像度を上げることができる。As a result, pixels a and c in row j of FIG.
A and C are written in the pixels of b and d in the (j + 1) th order in the same manner as B and D, so that the resolution in the horizontal direction can be increased.
(第二の実施例) 第2図は本発明の第二の実施例の構成ブロック図であ
る。第7図はそのタイムチャート図である。203はマル
チプレクサであって、R,G,Bの各色信号が入力されてい
る。203ではカラー画像表示体の横方向、縦方向の色画
素の配置に対応して、画像データをマルチプレックスす
る。204はシフトレジスタであって、シフトデータDを
シフトクロックφによって転送してゆく。205はサンプ
リングホールド回路である。その一段はアナログスイッ
チ206、容量207、バッファアンプ208から構成されてい
る。アナログスイッチ206は制御信号210がシフトレジス
タ204の各段から210として出力されており、一端がマル
チプレクサ203からの画像データ線と接続され、他端が
容量207(その一端は接地されている)とバッファアン
プ208と接続されている。208の出力が列方向駆動信号21
1である。その動作を説明すると、シフトレジスタ204の
各段の出力210で、アナログスイッチ206はONして、その
時の画像データが容量207へ書きこまれる。容量207へ書
きこまれた画像データによりバッファアンプ208は列方
向駆動信号211を形成する。(Second Embodiment) FIG. 2 is a configuration block diagram of a second embodiment of the present invention. FIG. 7 is a time chart thereof. Reference numeral 203 denotes a multiplexer to which R, G, and B color signals are input. At 203, the image data is multiplexed according to the arrangement of the color pixels in the horizontal and vertical directions of the color image display. Reference numeral 204 denotes a shift register which transfers shift data D by a shift clock φ. 205 is a sampling hold circuit. One stage includes an analog switch 206, a capacitor 207, and a buffer amplifier 208. The analog switch 206 has a control signal 210 output from each stage of the shift register 204 as 210, one end connected to the image data line from the multiplexer 203, the other end connected to a capacitor 207 (one end of which is grounded). It is connected to the buffer amplifier 208. The output of 208 is the column drive signal 21
Is one. Explaining the operation, the analog switch 206 is turned on at the output 210 of each stage of the shift register 204, and the image data at that time is written to the capacitor 207. The buffer amplifier 208 forms a column direction drive signal 211 based on the image data written in the capacitor 207.
201はトグルF/Fであって、トグル信号として信号Dが
入力されている。Dはシフトレジスタ204のシフトデー
タ信号でもある。Dは第7図のように、1H周期の短パル
スであって、1H中の画像情報の開始位置に近接してい
る。トグルF/F201のQ出力209はDを分周した信号であ
って、1H毎に「1」,「0」を繰り返す。CLはクロック
信号であって、その周期が一画素の時間に対応する。20
2はEX-NORゲートであり、CL信号と201のQ出力信号209
を入力している。202の出力はシフトレジスタ204のシフ
トクロックφとなっている。よって204φは第7図のよ
うに1H毎にCL信号に対して同相、逆相を繰り返すことに
なる。シフトレジスタ204ではシフトデータDは、シフ
トクロックφの立下りで転送される。したがって、第jH
では映像信号のA,Cの順序で画像データをサンプリング
し、第j+1HではB,Dの順序で画像データをサンプリン
グする。A toggle F / F 201 receives a signal D as a toggle signal. D is also a shift data signal of the shift register 204. D is a short pulse of 1H cycle as shown in FIG. 7, and is close to the start position of the image information in 1H. The Q output 209 of the toggle F / F 201 is a signal obtained by dividing D, and repeats “1” and “0” every 1H. CL is a clock signal whose cycle corresponds to the time of one pixel. 20
Reference numeral 2 denotes an EX-NOR gate, which is a CL signal and a Q output signal 209 of 201.
Is entered. The output of 202 is the shift clock φ of the shift register 204. Therefore, 204φ repeats the same phase and the opposite phase with respect to the CL signal every 1H as shown in FIG. In the shift register 204, the shift data D is transferred at the falling edge of the shift clock φ. Therefore, jH
Sample the image data in the order of A and C of the video signal, and j + 1H sample the image data in the order of B and D.
その結果、第4図j行のa,cの画素には映像データの
A,Cが、j+1行のb,dの画素には同じくB,Dが書きこま
れ、横方向の解像度を上げることができる。As a result, pixels a and c in row j of FIG.
A and C are written in the pixels of b and d in the (j + 1) th row in the same manner as B and D, so that the resolution in the horizontal direction can be increased.
以上説明したように本発明によれば、一行毎に一画素
以下の画素ずれをもたせたカラー画像表示体の列方向駆
動回路において、それぞれの行に対応する映像信号をサ
ンプリングするタイミングを画素ずれに対応する時間だ
け各行でずらせることにより、横方向の解像度を損なう
ことのないカラー画像表示装置が提供される。また、サ
ンプリングする(取り込む)タイミングをずらす構成
を、サンプリング・タイミングの信号を発生するシフト
レジスタに供給するシフトデータとクロック信号の発生
を効率的に利用し、シフトデータの発生に応じてクロッ
ク位相を反転させる簡単な付加回路を設けるだけで達成
できる。なお本発明では、各行の画素ずれを1/2画素と
して説明しているが、それ以外の1画素以下のずれで
も、同様な構成で本発明によるカラー画像表示装置を実
現できることは明らかである。As described above, according to the present invention, in a column-direction drive circuit of a color image display having a pixel shift of one pixel or less for each row, the timing of sampling a video signal corresponding to each row is adjusted to a pixel shift. By shifting each line by the corresponding time, a color image display device without losing the horizontal resolution is provided. In addition, the configuration in which the sampling (acquisition) timing is shifted is realized by efficiently utilizing the shift data supplied to the shift register that generates the sampling timing signal and the generation of the clock signal, and changing the clock phase according to the generation of the shift data. This can be achieved only by providing a simple additional circuit for inversion. In the present invention, the pixel shift in each row is described as half a pixel. However, it is apparent that a color image display device according to the present invention can be realized with the same configuration even with other shifts of one pixel or less.
第1図……本発明による第一の実施例の構成ブロック図 第2図……本発明による第二の実施例の構成ブロック図 第3図(a),(b)……カラー画像表示体での色画素
配置図 第4図……本発明での前提となるカラー画像表示体での
色画素配置図 第5図……従来の映像信号サンプリングのタイムチャー
ト図 第6図……第1図各部のタイムチャート図 第7図……第2図各部のタイムチャート図FIG. 1 is a block diagram of a first embodiment of the present invention. FIG. 2 is a block diagram of a second embodiment of the present invention. FIGS. 3A and 3B are color image display members. 4............. FIG. 5... Conventional video signal sampling time chart FIG. 6. Time chart of each part Fig. 7 ... Fig. 2 Time chart of each part
Claims (6)
画素行と、該第1の画素行に対して配列位置がずらされ
た各色画素が横方向に順次配列された第2の画素行と
が、縦方向に交互に配列されてなるカラー画像表示体の
各画素行に駆動信号を供給する表示制御回路において、 シフトデータをクロック信号に応じて転送するシフトレ
ジスタと、該シフトレジスタの出力に応じて、画素行に
供給する前記駆動信号を形成させる画像データを順次取
り込むデータ取り込み手段と、前記シフトデータの発生
に応じて、前記シフトレジスタに供給する前記クロック
信号の位相を交互に反転させる位相反転手段とを備え、 前記第1の画素行に供給する駆動信号を形成させる前記
画像データを取り込むときと、前記第2の画素行に供給
する駆動信号を形成させる前記画像データを取り込むと
きでは、前記シフトレジスタに供給する前記クロック信
号の位相を反転させてなることを特徴とする表示制御回
路。1. A first pixel row in which each color pixel is sequentially arranged in a horizontal direction, and a second pixel row in which each color pixel whose arrangement position is shifted with respect to the first pixel row is sequentially arranged in a horizontal direction. A display control circuit for supplying a drive signal to each pixel row of a color image display body in which pixel rows are alternately arranged in a vertical direction; a shift register for transferring shift data in response to a clock signal; A data capturing means for sequentially capturing image data for forming the drive signal to be supplied to a pixel row according to the output of the pixel row, and a phase of the clock signal supplied to the shift register alternately according to the generation of the shift data. And a phase inverting means for inverting the image signal, wherein the image data for forming the drive signal to be supplied to the first pixel row is captured and the drive signal supplied to the second pixel row is formed. In the case of capturing the image data to be display control circuit characterized by comprising by inverting the clock signal of the phase supplied to the shift register.
像データを取り込むメモリ群からなることを特徴とする
特許請求の範囲第1項記載の表示制御回路。2. The display control circuit according to claim 1, wherein said data fetch means comprises a group of memories for fetching digital image data.
サンプリングするスイッチ群と、サンプリングされた画
像データを保持する容量群とからなることを特徴とする
特許請求の範囲第1項記載の表示制御回路。3. The display control circuit according to claim 1, wherein said data capturing means comprises a group of switches for sampling image data and a group of capacitors for holding the sampled image data. .
画素行と、該第1の画素行に対して配列位置がずらされ
た各色画素が横方向に順次配列された第2の画素行と
が、縦方向に交互に配列されてなるカラー画像表示体を
有し、各画素行に駆動信号が供給されてなるカラー画像
表示装置において、 シフトデータをクロック信号に応じて転送するシフトレ
ジスタと、該シフトレジスタの出力に応じて、画素行に
供給する前記駆動信号を形成させる画像データを順次取
り込むデータ取り込み手段と、前記シフトデータの発生
に応じて、前記シフトレジスタに供給する前記クロック
信号の位相を交互に反転させる位相反転手段とを備え、 前記第1の画素行に供給する駆動信号を形成させる前記
画像データを取り込むときと、前記第2の画素行に供給
する駆動信号を形成させる前記画像データを取り込むと
きでは、前記クロック信号の位相を反転させてなること
を特徴とするカラー画像表示装置。4. A first pixel row in which each color pixel is sequentially arranged in the horizontal direction, and a second pixel row in which each color pixel whose arrangement position is shifted with respect to the first pixel row is sequentially arranged in the horizontal direction. In a color image display device having a color image display in which pixel rows are alternately arranged in a vertical direction, and a drive signal is supplied to each pixel row, a shift for transferring shift data in response to a clock signal A register, data capturing means for sequentially capturing image data for forming the drive signal to be supplied to a pixel row in accordance with an output of the shift register, and the clock supplied to the shift register in response to generation of the shift data And a phase inverting means for alternately inverting the phase of the signal. The phase inverting means alternately inverts the phase of the signal. When capturing the image data for forming a drive signal for the color image display apparatus characterized by comprising by inverting the phase of the clock signal.
像データを取り込むメモリ群からなることを特徴とする
特許請求の範囲第4項記載のカラー画像表示装置。5. A color image display apparatus according to claim 4, wherein said data fetch means comprises a group of memories for fetching digital image data.
サンプリングするスイッチ群と、サンプリングされた画
像データを保持する容量群とからなることを特徴とする
特許請求の範囲第4項記載のカラー画像表示装置。6. A color image display according to claim 4, wherein said data capturing means comprises a group of switches for sampling image data and a group of capacitors for holding sampled image data. apparatus.
Priority Applications (1)
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP61230751A JP2605699B2 (en) | 1986-09-29 | 1986-09-29 | Display control circuit and color image display device |
Related Child Applications (1)
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-
1986
- 1986-09-29 JP JP61230751A patent/JP2605699B2/en not_active Expired - Lifetime
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